M44C090

M44C090 ATMEL | Alldatasheet

Document overview

• Manufacturer or author: Provided By ALLDATASHEET.COM(FREE DATASHEET DOWNLOAD SITE)
• PDF pages: 63

Technical content

Rev.A4, 14-Dec-01 3 (63) Table of Contents

Rev.A4, 14-Dec-014 (63) Table of Contents (continued)

1 Introduction

Table 2 provides an overview of the available variants.

4 Kbyte EEPROM

2 Kbyte mask ROM

2 MARC4 Architecture

2.1 General Description

Figure 3. MARC4 core

2.2 Components of MARC4 Core

Figure 4. ROM map of M44C090

2.2.1 ROM

The corresponding memory map is shown in figure 4.

2.2.2 RAM

four 8-bit wide RAM address registers SP , RP , X and Y . for temporary storage of data. definable location and maximum depth.

Figure 5. RAM map

2.2.3 Registers

in the following programming model. Figure 6. Programming model

Rev.A4, 14-Dec-018 (63) RAM Address Registers The RAM is addressed with the four 8-bit wide RAM address registers: SP , RP , X and Y . These registers allow access to any of the 256 RAM nibbles. Expression Stack Pointer (SP) The stack pointer (SP) contains the address of the next-to- top 4-bit item (TOS–1) of the expression stack. The pointer is automatically pre-incremented if a nibble is moved onto the stack or post-decremented if a nibble is removed from the stack. Every post-decrement operation moves the item (TOS–1) to the TOS register before the SP is decremented. After a reset the stack pointer has to be initialized with ” >SP S0 ” to allocate the start address of the expression stack area. Return Stack Pointer (RP) The return stack pointer points to the top element of the 12-bit wide return stack. The pointer automatically pre- increments if an element is moved onto the stack, or it post-decrements if an element is removed from the stack. The return stack pointer increments and decrements in steps of 4. This means that every time a 12-bit element is stacked, a 4-bit RAM location is left unwritten. This location is used by the qFORTH compiler to allocate 4-bit variables. After a reset the return stack pointer has to be initialized via ”>RP FCh ”. RAM Address Registers (X and Y) The X and Y registers are used to address any 4-bit item in the RAM. A fetch operation moves the addressed nibble onto the TOS. A store operation moves the TOS to the addressed RAM location. By using either the pre–increment or post–decrement addressing mode arrays in the RAM can be compared, filled or moved. Top Of Stack (TOS) The top of stack register is the accumulator of the MARC4. All arithmetic/logic, memory reference and I/O operations use this register. The TOS register receives data from the ALU, ROM, RAM or I/O bus. Condition Code Register (CCR) The 4-bit wide condition code register contains the branch, the carry and the interrupt enable flag. These bits indicate the current state of the CPU. The CCR flags are set or reset by ALU operations. The instructions SET_BCF, TOG_BF, CCR! and DI allow direct manipulation of the condition code register. Carry/Borrow (C) The carry/borrow flag indicates that the borrowing or carrying out of arithmetic logic unit (ALU) occurred during the last arithmetic operation. During shift and rotate operations, this bit is used as a fifth bit. Boolean operations have no affect on the C-flag. Branch (B) The branch flag controls the conditional program branching. Should the branch flag have been set by a previous instruction a conditional branch will cause a jump. This flag is affected by arithmetic, logic, shift, and rotate operations. Interrupt Enable (I) The interrupt enable flag globally enables or disables the triggering of all interrupt routines with the exception of the non-maskable reset. After a reset or on executing the DI instruction, the interrupt enable flag is reset thus disabling all interrupts. The core will not accept any further interrupt requests until the interrupt enable flag has been set again by either executing an EI, RTI or SLEEP instruction.

2.2.4 ALU

Figure 7. ALU zero-address operations and branch flag in the condition code register (CCR).

2.2.5 I/O Bus

MARC4 emulation (see also the section ”Emulation”).

2.2.6 Instruction Set

compiler to generate a fast and compact program code. same time as the present instruction is being executed. implicitly performed on the data placed on the stack.

2.2.7 Interrupt Structure

appropriate control register of the interrupting module. (see section ”Peripheral Modules”).

0 Priority level

Figure 8. Interrupt handling routine is not yet finished). by the application program and restored before the RTI. and interrupt active register are all reset.

Rev.A4, 14-Dec-01 11 (63) Table 3 Interrupt priority table Interrupt Priority ROM Address Interrupt Opcode Function ÁÁÁÁ INT0 ÁÁÁÁÁ lowest ÁÁÁÁÁ 040h ÁÁÁÁÁÁÁ C8h (SCALL 040h) ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Software interrupt (SWI0) ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ INT1 ÁÁÁÁÁ Á ÁÁÁ Á ÁÁÁÁÁ ÁÁÁÁÁ Á ÁÁÁÁ ÁÁÁÁÁ 080h ÁÁÁÁÁÁÁ ÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ D0h (SCALL 080h) ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ External hardware interrupt, any edge at BP52 or BP53 ÁÁÁÁ ÁÁÁÁ INT2 ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ 0C0h ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ D8h (SCALL 0C0h) ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Timer 1 interrupt ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ INT3 ÁÁÁÁÁ Á ÁÁÁ Á ÁÁÁÁÁ ÁÁÁÁÁ Á ÁÁÁÁ ÁÁÁÁÁ 100h ÁÁÁÁÁÁÁ ÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ E8h (SCALL 100h) ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ SSI interrupt or external hardware interrupt at BP40 or BP43 ÁÁÁÁ INT4 ÁÁÁÁÁ ÁÁÁÁÁ 140h ÁÁÁÁÁÁÁ E8h (SCALL 140h) ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Timer 2 interrupt ÁÁÁÁ ÁÁÁÁ INT5 ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ 180h ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ F0h (SCALL 180h) ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Software interrupt (SW15) ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ INT6 ÁÁÁÁÁ Á ÁÁÁ Á ÁÁÁÁÁ ÁÁÁÁÁ Á ÁÁÁÁ ÁÁÁÁÁ 1C0h ÁÁÁÁÁÁÁ ÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ F8h (SCALL 1C0h) ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ External hardware interrupt, at any edge at BP50 or BP51 ÁÁÁÁ ÁÁÁÁ INT7 ÁÁÁÁÁ ÁÁÁÁÁ highest ÁÁÁÁÁ ÁÁÁÁÁ 1E0h ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ FCh (SCALL 1E0h) ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ V oltage monitor (VM) interrupt Table 4 Hardware interrupts Interrupt Interrupt Mask Interrupt Source Register Bit ÁÁÁÁÁÁ ÁÁÁÁÁÁ INT1 ÁÁÁÁÁ ÁÁÁÁÁ P5CR ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ P52M1, P52M2 P53M1, P53M2 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Any edge at BP52 any edge at BP53 ÁÁÁÁÁÁ ÁÁÁÁÁÁ INT2 ÁÁÁÁÁ ÁÁÁÁÁ T1M ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ T1IM ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Timer 1 ÁÁÁÁÁÁ ÁÁÁÁÁÁ INT3 ÁÁÁÁÁ ÁÁÁÁÁ SISC ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ SIM ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ SSI buffer full / empty or BP40/BP43 interrupt ÁÁÁÁÁÁ ÁÁÁÁÁÁ INT4 ÁÁÁÁÁ ÁÁÁÁÁ T2CM ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ T2IM ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Timer 2 compare match / overflow ÁÁÁÁÁÁ Á ÁÁÁÁ Á ÁÁÁÁÁÁ INT6 ÁÁÁÁÁ Á ÁÁÁ Á ÁÁÁÁÁ P5CR ÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁ P50M1, P50M2 P51M1, P51M2 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Any edge at BP50, any edge at BP51 ÁÁÁÁÁÁ INT7 ÁÁÁÁÁ VCM ÁÁÁÁÁÁÁÁ VIM ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ External / internal voltage monitoring Software Interrupts The programmer can generate interrupts by using the software interrupt instruction (SWI) which is supported in qFORTH by predefined macros named SWI0...SWI7. The software triggered interrupt operates exactly like any hardware triggered interrupt. The SWI instruction takes the top two elements from the expression stack and writes the corresponding bits via the I/O bus to the interrupt pending register. Therefore, by using the SWI instruction, interrupts can be re-prioritized or lower priority processes scheduled for later execution. Hardware Interrupts In the M44C090, there are eleven hardware interrupt sources with seven different levels. Each source can be masked individually by mask bits in the corresponding control registers. An overview of the possible hardware configurations is shown in table 4.

2.3 Master Reset

The master reset forces the CPU into a well-defined condition. It is unmaskable and is activated independent of the current program state. It can be triggered by either initial supply power-up, a short collapse of the power sup- ply, brown-out detection circuitry, watchdog time-out, or an external input clock supervisor stage (see figure 9). A master reset activation will reset the interrupt enable flag, the interrupt pending register and the interrupt active register. During the power-on reset phase the I/O bus con- trol signals are set to ’reset mode’ thereby initializing all on-chip peripherals. All bidirectional ports are set to input mode. Attention: During any reset phase, the BP20/NTE input is driven towards V DD by a strong pull-up transistor. Releasing the reset results in a short call instruction (opcode C1h) to the ROM address 008h. This activates the initialization routine $RESET which in turn has to initialize all necessary RAM variables, stack pointers and peripheral configuration registers (see table 7).

Figure 9. Reset configuration

2.3.1 Power-on Reset and Brown-out

generation no external components are needed . programmable via the BOT-bit in the SC-register. BOT = 1, low brown-out voltage threshold. (1.7 V) is reset value. BOT = 0, high brown-out voltage threshold (1.9 V). Figure 10. Brown-out detection

description for BOT programming.

2.3.2 Watchdog Reset

stimulus from any of the above sources.

2.3.3 External Clock Supervisor

CM- and SC-registers of the clock module. stimulus from any of the above sources.

2.4 Voltage Monitor

Figure 11. V oltage monitor

2.4.1 Voltage Monitor Control / Status Register

Figure 12. Internal supply voltage supervisor Figure 13. External input voltage supervisor

2.5 Clock Generation

2.5.1 Clock Module

selected to generate the system clock (SYSCL). full operating temperature and voltage range. Figure 14. Clock module

register and the CCS-bit in the CM-register.

2.5.2 Oscillator Circuits and External

Figure 15. RC-oscillator 1 stage contains a supervisory circuit for the input clock. is less than 500 kHz for more than 1 ms. Figure 16. External input clock ext = 360 kΩ (see figure 17). Figure 17. RC-oscillator 2 crystal, resonator, C3 and C4 are integrated on-chip.

4 MHz

Figure 18. 4-MHz crystal oscillator Figure 19. Ceramic resonator Figure 20. 32-kHz crystal oscillator

2.5.3 Clock Management

triggers the synchronization cycle.

Rev.A4, 14-Dec-0118 (63) System Configuration Register (SC) Primary register address: ’3’hex Bit 3 Bit 2 Bit 1 Bit 0 ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ SC: write ÁÁÁÁ ÁÁÁÁ BOT ÁÁÁÁ ÁÁÁÁ ––– ÁÁÁÁ ÁÁÁÁ OS1 ÁÁÁÁ ÁÁÁÁ OS0 ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ Reset value: 1x11b ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ BOT ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ B rown-O ut T hreshold BOT = 1, low brown-out voltage threshold (1.7 V) BOT = 0, high brown-out voltage threshold (2.0 V) ÁÁÁÁ ÁÁÁÁ OS1 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ O scillator Select 1 ÁÁÁÁ ÁÁÁÁ OS0 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ O scillator Select 0 Mode OS1 OS0 Input for SUBCL Selected Oscillators ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ C in / 16 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ RC –oscillator 1 and external input clock ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ C in / 16 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ RC-oscillator 1 and RC-oscillator 2 ÁÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁ C in / 16 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ RC-oscillator 1 and 4-MHz crystal oscillator ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ 32 kHz ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ RC-oscillator 1 and 32-kHz crystal oscillator If the bit CCS = 0 in the CM-register the RC-oscillator 1 always stops.

2.6 Power-down Modes

The sleep mode is a shut-down condition which is used to reduce the average system power consumption in applica- tions where the µC is not fully utilized. In this mode, the system clock is stopped. The sleep mode is entered via the SLEEP instruction. This instruction sets the interrupt en- able bit (I) in the condition code register to enable all interrupts and stops the core. During the sleep mode the peripheral modules remain active and are able to generate interrupts. The µC exits the sleep mode by carrying out any interrupt or a reset. The sleep mode can only be kept when none of the inter- rupt pending or active register bits are set. The application of the $AUTOSLEEP routine ensures the correct function of the sleep mode. For standard applications use the $AU- TOSLEEP routine to enter the power-down mode. Using the SLEEP instruction instead of the $AUTOSLEEP fol- lowing an I/O instruction requires to insert 3 non I/O instruction cycles (for example NOP NOP NOP) between the IN or OUT command and the SLEEP command. The total power consumption is directly proportional to the active time of the µC. For a rough estimation of the expected average system current consumption, the fol- lowing formula should be used: I total (VDD ,fsyscl) = ISleep + (IDD /C0032 tactive / ttotal) IDD depends on VDD and fsyscl. The M44C090 / M44C890 has various power-down modes. During the sleep mode the clock for the MARC4 core is stopped. With the NSTOP-bit in the clock manage- ment register (CM) it is programmable if the clock for the on–chip peripherals is active or stopped during the sleep mode. If the clock for the core and the peripherals is stopped the selected oscillator is switched off. An excep- tion is the 32-kHz oscillator, if it is selected it runs continously independent of the NSTOP-bit. If the oscilla- tor is stopped or the 32 kHz oscillator is selected, power consumption is extremely low. Table 6 Power-down modes Mode CPU Core Osc-Stop* Brown-out Function RC-Oscillator 1 RC-Oscillator 2 4-MHz Oscillator 32-kHz Oscillator External Input Clock ÁÁÁÁÁ ÁÁÁÁÁ Active ÁÁÁÁÁ ÁÁÁÁÁ RUN ÁÁÁÁ ÁÁÁÁ NO ÁÁÁÁÁ ÁÁÁÁÁ Active ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ RUN ÁÁÁÁÁÁ ÁÁÁÁÁÁ RUN ÁÁÁÁÁÁ ÁÁÁÁÁÁ YES ÁÁÁÁÁ ÁÁÁÁÁ Power-down ÁÁÁÁÁ ÁÁÁÁÁ SLEEP ÁÁÁÁ ÁÁÁÁ NO ÁÁÁÁÁ ÁÁÁÁÁ Active ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ RUN ÁÁÁÁÁÁ ÁÁÁÁÁÁ RUN ÁÁÁÁÁÁ ÁÁÁÁÁÁ YES ÁÁÁÁÁ ÁÁÁÁÁ SLEEP ÁÁÁÁÁ ÁÁÁÁÁ SLEEP ÁÁÁÁ ÁÁÁÁ YES ÁÁÁÁÁ ÁÁÁÁÁ STOP ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ STOP ÁÁÁÁÁÁ ÁÁÁÁÁÁ RUN ÁÁÁÁÁÁ ÁÁÁÁÁÁ STOP * Osc-Stop = SLEEP & NSTOP & WDL

3 Peripheral Modules

3.1 Addressing Peripherals

a larger number of registers, extended addressing is used. data from or writes data to the addressed subport. Prim._Data = data to be written into Primary Register. Figure 21. Example of I/O addressing

Rev.A4, 14-Dec-0120 (63) Table 7 Peripheral addresses Port Address Name Write /Read Reset Value Register Function Module Type See Page ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ –––– ÁÁÁ ÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Reserved ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ P2DAT ÁÁÁ ÁÁÁ W/R ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Port 2 – data register / pin data ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ Aux. ÁÁÁÁÁ ÁÁÁÁÁ P2CR ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Port 2 – control register ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ SC ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1x11b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Port 3 – system configuration register ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁÁ CWD ÁÁÁ R ÁÁÁÁÁÁ xxxxb ÁÁÁÁÁÁÁÁÁÁÁÁ Watchdog reset ÁÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ Aux. ÁÁÁÁÁ ÁÁÁÁÁ CM ÁÁÁ ÁÁÁ W/R ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Port 3 – clock management register ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ P4DAT ÁÁÁ ÁÁÁ W/R ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Port 4 – data register / pin data ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ Aux. ÁÁÁÁÁ ÁÁÁÁÁ P4CR ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Port 4 – control register (byte) ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ P5DAT ÁÁÁ ÁÁÁ W/R ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Port 5 – data register / pin data ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁÁÁ Aux. ÁÁÁÁÁ P5CR ÁÁÁ W ÁÁÁÁÁÁ 1111 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ Port 5 – control register (byte) ÁÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ –––– ÁÁÁ ÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Reserved ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ T12SUB ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ –––– ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Data to Timer 1/2 subport ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Subport address ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁ ÁÁÁÁÁ T2C ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ 0000b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Timer 2 control register ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁ ÁÁÁÁÁ T2M1 ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Timer 2 mode register 1 ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁÁÁ T2M2 ÁÁÁ W ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ Timer 2 mode register 2 ÁÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁ ÁÁÁÁÁ T2CM ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ 0000b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Timer 2 compare mode register ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁ ÁÁÁÁÁ T2CO1 ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Timer 2 compare register 1 ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁ ÁÁÁÁÁ T2CO2 ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Timer 2 compare register 2 (byte) ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁ ÁÁÁÁÁ –––– ÁÁÁ ÁÁÁ –––– ÁÁÁÁÁÁ ÁÁÁÁÁÁ –––– ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Reserved ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁÁ ÁÁ ÁÁÁÁÁ –––– ÁÁÁ –––– ÁÁÁÁÁÁ –––– ÁÁÁÁÁÁÁÁÁÁÁÁ Reserved ÁÁÁÁ ÁÁÁÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁ ÁÁÁÁÁ T1C1 ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Timer 1 control register 1 ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁ ÁÁÁÁÁ T1C2 ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ x111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Timer 1 control register 2 ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ A ÁÁÁÁÁ ÁÁÁÁÁ WDC ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Watchdog control register ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ B-F ÁÁÁÁÁÁ ÁÁÁÁÁÁ –––– ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Reserved ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ASW ÁÁÁ W ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ Auxiliary / switch register ÁÁÁÁ ASW ÁÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ STB ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ xxxx xxxxb ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Serial transmit buffer (byte) ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ SRB ÁÁÁ ÁÁÁ R ÁÁÁÁÁÁ ÁÁÁÁÁÁ xxxx xxxxb ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Serial receive buffer (byte) ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ Aux. ÁÁÁÁÁ ÁÁÁÁÁ SIC1 ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Serial interface control register 1 ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ A ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ SISC ÁÁÁ ÁÁÁ W/R ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1x11b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Serial interface status / control register ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ Aux. ÁÁÁÁÁ ÁÁÁÁÁ SIC2 ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Serial interface control register 2 ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ B ÁÁÁÁ ÁÁÁÁÁ –––– ÁÁÁ ÁÁÁÁÁÁ –––– ÁÁÁÁÁÁÁÁÁÁÁÁ Reserved ÁÁÁÁ ÁÁÁÁÁ ÁÁ C ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ –––– ÁÁÁ ÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁ –––– ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Reserved ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁ D ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ––– ÁÁÁ ÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁ –––– ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Reserved ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁ E ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ––– ÁÁÁ ÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁ –––– ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Reserved ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁ F ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ VMC ÁÁÁ ÁÁÁ W ÁÁÁÁÁÁ ÁÁÁÁÁÁ 1111b ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ V oltage monitor control register ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁÁ VMST ÁÁÁ R ÁÁÁÁÁÁ xx11b ÁÁÁÁÁÁÁÁÁÁÁÁ V oltage monitor status register ÁÁÁÁ ÁÁÁ

3.2 Bidirectional Ports

All ports (2, 4 and 5) are 4 bits wide. All ports may be used for data input or output. All ports are equipped with Schmitt trigger inputs and a variety of mask options for open drain, open source, full complementary outputs, pull up and pull down transistors. All Port Data Registers (PxDA T) are I/O mapped to the primary address register of the respective port address and the Port Control Regis- ter (PxCR), to the corresponding auxiliary register. There are three different directional ports available: Port 2 4-bit wide bitwise-programmable I/O port. Port 5 4-bit wide bitwise-programmable bidirectional port with optional strong pull-ups and program- mable interrupt logic. Port 4 4-bit wide bitwise-programmable bidirectional port also provides the I/O interface to Timer 2, SSI, voltage monitor input and external interrupt input.

3.2.1 Bidirectional Port 2

for self testing and for serial bus applications. Figure 22. Bidirectional Port 2

3.2.2 Bidirectional Port 5

for self testing and for serial bus applications. (see section 2.1 ”Addressing peripherals”). Figure 23. Bidirectional Port 5 Figure 24. Port 5 external interrupts

Rev.A4, 14-Dec-01 23 (63) Port 5 Data Register (P5DAT) Primary register address: ’5’hex ÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ Bit 3 ÁÁÁÁ ÁÁÁÁ Bit 2 ÁÁÁÁÁ ÁÁÁÁÁ Bit 1 ÁÁÁÁÁ ÁÁÁÁÁ Bit 0 ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁ P5DAT ÁÁÁÁÁ ÁÁÁÁÁ P5DAT3 ÁÁÁÁ ÁÁÁÁ P5DAT2 ÁÁÁÁÁ ÁÁÁÁÁ P5DAT1 ÁÁÁÁÁ ÁÁÁÁÁ P5DAT0 ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Reset value: 1111b ÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Port 5 Control Register (P5CR) Byte Write Auxiliary register address: ’5’hex ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ Bit 3 ÁÁÁÁ ÁÁÁÁ Bit 2 ÁÁÁÁ ÁÁÁÁ Bit 1 ÁÁÁÁÁ ÁÁÁÁÁ Bit 0 ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁ P5CR ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ First write cycle ÁÁÁÁ ÁÁÁÁ P51M2 ÁÁÁÁ ÁÁÁÁ P51M1 ÁÁÁÁ ÁÁÁÁ P50M2 ÁÁÁÁÁ ÁÁÁÁÁ P50M1 ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Reset value: 1111b ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ Bit 7 ÁÁÁÁ ÁÁÁÁ Bit 6 ÁÁÁÁ ÁÁÁÁ Bit 5 ÁÁÁÁÁ ÁÁÁÁÁ Bit 4 ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ Second write cycle ÁÁÁÁ ÁÁÁÁ P53M2 ÁÁÁÁ ÁÁÁÁ P53M1 ÁÁÁÁ ÁÁÁÁ P52M2 ÁÁÁÁÁ ÁÁÁÁÁ P52M1 ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Reset value: 1111b ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ P5xM2, P5xM1 – Port 5x Interrupt mode/direction code Auxiliary Address: ’5’hex First Write Cycle Second Write Cycle Code 3 2 1 0 Function Code 3 2 1 0 Function ÁÁÁÁ x x 1 1 ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP50 in input mode – interrupt disabled ÁÁÁÁÁ x x 1 1 ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP52 in input mode – interrupt disabled ÁÁÁÁ ÁÁÁÁ x x 0 1 ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP50 in input mode – rising edge interrupt Á Á ÁÁÁÁ ÁÁÁÁ x x 0 1 ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP52 in input mode – rising edge interrupt ÁÁÁÁ ÁÁÁÁ x x 1 0 ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP50 in input mode – falling edge interrupt Á Á ÁÁÁÁ ÁÁÁÁ x x 1 0 ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP52 in input mode – falling edge interrupt ÁÁÁÁ ÁÁÁÁ x x 0 0 ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP50 in output mode – interrupt disabled Á Á ÁÁÁÁ ÁÁÁÁ x x 0 0 ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP52 in output mode – interrupt disabled ÁÁÁÁ ÁÁÁÁ 1 1 x x ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP51 in input mode – interrupt disabled Á Á ÁÁÁÁ ÁÁÁÁ 1 1 x x ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP53 in input mode – interrupt disabled ÁÁÁÁ ÁÁÁÁ 0 1 x x ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP51 in input mode – rising edge interrupt Á Á ÁÁÁÁ ÁÁÁÁ 0 1 x x ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP53 in input mode – rising edge interrupt ÁÁÁÁ ÁÁÁÁ 1 0 x x ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP51 in input mode – falling edge interrupt Á Á ÁÁÁÁ ÁÁÁÁ 1 0 x x ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP53 in input mode – falling edge interrupt ÁÁÁÁ 0 0 x x ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP51 in output mode – interrupt disabled ÁÁÁÁÁ 0 0 x x ÁÁÁÁÁÁÁÁÁÁÁÁÁ BP53 in output mode – interrupt disabled

3.2.3 Bidirectional Port 4

Figure 25. Bidirectional Port 4

3.3 Universal Timer/Counter / Communication Module (UTCM)

put (T2I) and an output (T2O). serial interface can work together. Figure 26. UTCM block diagram

3.3.1 Timer 1

Timer 3, the serial interface and the watchdog function. grammed via the Timer 1 control register T1C1. counter that is supplied by a separate output of Timer 1. accomplish this by reading the CWD register. stopped by carrying out a system reset. watchdog control register (WDC). Figure 27. Timer 1 module Figure 28. Timer 1 and watchdog

Rev.A4, 14-Dec-01 27 (63) Timer 1 Control Register 1 (T1C1) Address: ’7’hex – Subaddress: ’8’hex Bit 3 * Bit 2 Bit 1 Bit 0 ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ T1C1 ÁÁÁÁ ÁÁÁÁ T1RM ÁÁÁÁ ÁÁÁÁ T1C2 ÁÁÁÁ ÁÁÁÁ T1C1 ÁÁÁÁ ÁÁÁÁ T1C0 ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ Reset value: 1111b ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ * Bit 3 –> MSB, Bit 0 –> LSB ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ T1RM ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 1 R estart M ode T1RM = 0, write access without Timer 1 restart T1RM = 1, write access with Timer 1 restart Note: if WDL = 0, Timer 1 restart is impossible ÁÁÁÁ ÁÁÁÁ T1C2 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 1 Control bit 2 ÁÁÁÁ ÁÁÁÁ T1C1 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 1 Control bit 1 ÁÁÁÁ ÁÁÁÁ T1C0 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 1 Control bit 0 The three bits T1C[2:0] select the divider for timer 1. The resulting time interval depends on this divider and the timer 1 input clock source. The timer input can be sup- plied by the system clock, the 32kHz oscillator or via the clock management. If the clock management generates the SUBCL, the selected input clock from the RC oscilla- tor, 4MHz oscillator or an external clock is divided by 16. T1C2 T1C1 T1C0 Divider Time Interval with SUBCL Time Interval with SUBCL = 32 kHz Time Interval with SYSCL = 2/1 MHz 0 0 0 2 SUBCL / 2 61 µs 1 µs / 2 µs 0 0 1 4 SUBCL / 4 122 µs 2 µs / 4 µs 0 1 0 8 SUBCL / 8 244 µs 4 µs / 8 µs 0 1 1 16 SUBCL / 16 488 µs 8 µs / 16 µs 1 0 0 32 SUBCL / 32 0.977 ms 16 µs / 32 µs 1 0 1 256 SUBCL / 256 7.812 ms 128 µs / 256 µs 1 1 0 2048 SUBCL / 2048 62.5 ms 1024 µs / 2048 µs 1 1 1 16384 SUBCL / 16384 500 ms 8192 µs / 16384 µs Timer 1 Control Register 2 (T1C2) Address: ’7’hex – Subaddress: ’9’hex Bit 3 * Bit 2 Bit 1 Bit 0 ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ T1C2 ÁÁÁÁ ÁÁÁÁ – – – ÁÁÁÁ ÁÁÁÁ T1BP ÁÁÁÁ ÁÁÁÁ T1CS ÁÁÁÁ ÁÁÁÁ T1IM ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ Reset value: x111b ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ * Bit 3 –> MSB, Bit 0 –> LSB ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ T1BP ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 1 SUBCL B yPassed T1BP = 1, TIOUT = T1MUX T1BP = 0, T1OUT = SUBCL ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ T1CS ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 1 input Clock Select T1CS = 1, CL1 = SUBCL (see figure 28) T1CS = 0, CL1 = SYSCL (see figure 28) ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ T1IM ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 1 Interrupt M ask T1IM = 1, disables Timer 1 interrupt T1IM = 0, enables Timer 1 interrupt

Rev.A4, 14-Dec-0128 (63) Watchdog Control Register (WDC) Address: ’7’hex – Subaddress: ’A’hex Bit 3 * Bit 2 Bit 1 Bit 0 ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ WDC ÁÁÁÁ ÁÁÁÁ WDL ÁÁÁÁ ÁÁÁÁ WDR ÁÁÁÁ ÁÁÁÁ WDT1 ÁÁÁÁ ÁÁÁÁ WDT0 ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ Reset value: 1111b ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ * Bit 3 –> MSB, Bit 0 –> LSB ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ WDL ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ W atchD og L ock mode WDL = 1, the watchdog can be enabled and disabled by using the WDR-bit WDL = 0, the watchdog is enabled and locked. In this mode the WDR-bit has no effect. After the WDL-bit is cleared, the watchdog is active until a system reset or power-on reset occurs. ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ WDR ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ W atchD og Run and stop mode WDR = 1, the watchdog is stopped / disabled WDR = 0, the watchdog is active / enabled ÁÁÁÁ ÁÁÁÁ WDT1 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ W atchD og Time 1 ÁÁÁÁ ÁÁÁÁ WDT0 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ W atchD og Time 0 Both these bits control the time interval for the watchdog reset WDT1 WDT0 Divider Delay Time to Reset with SUBCL = 32 kHz Delay Time to Reset with SYSCL = 2 / 1 MHz 0 0 512 15.625 ms 0.256 ms / 0.512 ms 0 1 2048 62.5 ms 1.024 ms / 2.048 ms 1 0 16384 0.5 s 8.2 ms / 16.4 ms 1 1 131072 4 s 65.5 ms / 131 ms

3.3.2 Timer 2

Features: 8/12 bit timer for /C0068Interrupt, square-wave, pulse and duty-cycle generation /C0068Baud-rate generation for the internal shift register /C0068Manchester and Biphase modulation together with the SSI /C0068Carrier frequency generation and modulation together with the SSI Timer 2 can be used as interval timer for interrupt generation, as signal generator or as baud-rate generator and modulator for the serial interface. It consists of a 4-bit and an 8-bit up counter stage which both have compare registers. The 4-bit counter stages of Timer 2 are cascadable as 12-bit timer or as 8-bit timer with 4-bit prescaler. The timer can also be configured as 8-bit timer and separate 4-bit prescaler. The Timer 2 input can be supplied via the system clock, the external input clock (T2I), the Timer 1 output clock or the shift clock of the serial interface. The external input clock T2I is not synchronized with SYSCL. Therefore it is possible to use Timer 2 with a higher clock speed than SYSCL. Furthermore with that input clock the Timer 2 operates in the power-down mode SLEEP (CPU core –> sleep and OSC–Stop –> yes) as well as in the POWER- DOWN (CPU core –> sleep and OSC–Stop –> no). All other clock sources supplied no clock signal in SLEEP . The 4-bit counter stages of Timer 2 have an additional clock output (POUT). Its output has a modulator stage that allows the generation of pulses as well as the generation and modulation of carrier frequencies. The Timer 2 output can modulate with the shift register internal data output to generate Biphase- or Manchester-code. If the serial interface is used to modulate a bitstream, the 4-bit stage of Timer 2 has a special task. The shift register can only handle bitstream lengths divisible by 8. For other lengths, the 4-bit counter stage can be used to stop the modulator after the right bitcount is shifted out. If the timer is used for carrier frequency modulation, the 4-bit stage works together with an additional 2-bit duty- cycle generator like a 6-bit prescaler to generate carrier frequency and duty cycle. The 8-bit counter is used to en- able and disable the modulator output for a programmable count of pulses.

Figure 41. PWM modulation Timer 2 has 6 control registers to configure the timer mode, the time interval, the input clock and its output function. Timer 2 modes require an input at T2I/BP41 or an output at T2O/BP42.

programmable prescaler for Timer 2. Figure 42. DCG output signals

Rev.A4, 14-Dec-0136 (63) Timer 2 Mode Register 2 (T2M2) Address: ’7’hex – Subaddress: ’2’hex Bit 3 Bit 2 Bit 1 Bit 0 ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ T2M2 ÁÁÁÁ ÁÁÁÁ T2TOP ÁÁÁÁ ÁÁÁÁ T2OS2 ÁÁÁÁ ÁÁÁÁ T2OS1 ÁÁÁÁ ÁÁÁÁ T2OS0 ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ Reset value: 1111b ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁ Á Á ÁÁÁ Á Á ÁÁÁ Á Á ÁÁÁ Á ÁÁÁÁÁ T2TOP ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 2 Toggle O utput Preset This bit allows the programmer to preset the Timer 2 output T2O. T2TOP = 0, resets the toggle outputs with the write cycle (M2 = 0) T2TOP = 1, sets toggle outputs with the write cycle (M2 = 1) Note: If T2R = 1, no output preset is possible ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ Á Á Á Á Á ÁÁÁÁÁÁ T2OS2 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 2 O utput Select bit 2 ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁ T2OS1 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 2 O utput Select bit 1 ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁ ÁÁÁÁÁ T2OS0 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 2 O utput Select bit 0 ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á Output Mode T2OS2 T2OS1 T2OS0 Clock Output (POUT) ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Toggle mode: a Timer 2 compare match toggles the output flip-flop (M2) –> T2O Á ÁÁÁÁÁÁ Á ÁÁÁ Á Á ÁÁÁ Á ÁÁÁÁÁ ÁÁÁ Á ÁÁ Á ÁÁ ÁÁÁ ÁÁÁ Á Á Á Á Á Á ÁÁÁ ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Duty-cycle burst generator 1: the DCG output signal (DCG0) is given to the output and gated by the output flip-flop (M2) Á Á Á Á ÁÁÁÁÁ Á ÁÁÁ Á ÁÁÁÁÁ ÁÁÁ Á ÁÁ ÁÁÁ ÁÁÁ Á Á Á ÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Duty-cycle burst generator 2: the DCG output signal (DCGO) is given to the output and gated by the SSI in- ternal data output (SO) Á Á Á ÁÁÁÁÁ Á ÁÁÁ Á ÁÁÁÁÁ ÁÁÁ Á ÁÁ ÁÁÁ ÁÁÁ Á Á Á ÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Biphase modulator: Timer 2 modulates the SSI internal data output (SO) to Biphase code Á Á Á ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Manchester modulator: Timer 2 modulates the SSI inter- nal data output (SO) to Manchester code Á ÁÁÁÁÁÁ Á ÁÁÁ Á ÁÁÁÁÁ ÁÁÁ Á ÁÁ ÁÁÁ ÁÁÁ Á Á Á ÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ SSI output: T2O is used directly as SSI internal data output (SO) Á Á Á ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ PWM mode: an 8/12-bit PWM mode Á ÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁ ÁÁÁ 8 ÁÁÁ ÁÁÁ 0 ÁÁÁÁ ÁÁÁÁ 0 ÁÁÁÁ ÁÁÁÁ 0 ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Not allowed Á ÁÁÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á If one of these output modes is used the T2O alternate function of Port 4 must also be activated.

Rev.A4, 14-Dec-01 37 (63) Timer 2 Compare and Compare Mode Registers Timer 2 has two separate compare registers, T2CO1 for the 4-bit stage and T2CO2 for the 8-bit stage of Timer 2. The timer compares the contents of the compare register current counter value and if it matches it generates an output signal. Dependent on the timer mode, this signal is used to generate a timer interrupt, to toggle the output flip-flop as SSI clock or as a clock for the next counter stage. In the 12-bit timer mode, T2CO1 contains bits 0 to 3 and T2CO2 bits 4 to 11 of the 12-bit compare value. In all other modes, the two compare registers work independently as a 4- and 8-bit compare register. When assigned to the compare register a compare event will be supressed. Timer 2 Compare Mode Register (T2CM) Address: ’7’hex – Subaddress: ’3’hex Bit 3 Bit 2 Bit 1 Bit 0 ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ T2CM ÁÁÁÁ ÁÁÁÁ T2OTM ÁÁÁÁ ÁÁÁÁ T2CTM ÁÁÁÁ ÁÁÁÁ T2RM ÁÁÁÁ ÁÁÁÁ T2IM ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ Reset value: 0000b ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁ Á Á ÁÁÁ Á Á ÁÁÁ Á ÁÁÁÁÁ T2OTM ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 2 O verflow Toggle M ask bit T2OTM = 0, disable overflow toggle T2OTM = 1, enable overflow toggle, a counter overflow (OVF2) toggles output flip-flop (TOG2). If the T2OTM-bit is set, only a counter overflow can generate an interrupt except on the Timer 2 output mode 7. Á Á Á Á ÁÁÁÁÁÁ Á ÁÁÁ Á Á ÁÁÁ Á Á ÁÁÁ Á ÁÁÁÁÁ T2CTM ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 2 C ompare Toggle M ask bit T2CTM = 0, disable compare toggle T2CTM = 1, enable compare toggle, a match of the counter with the compare register toggles out- put flip-flop (TOG2). In Timer 2 output mode 7 and when the T2CTM-bit is set, only a match of the counter with the compare register can generate an interrupt. Á Á Á Á Á ÁÁÁÁÁ Á ÁÁÁ Á Á ÁÁÁ Á ÁÁÁÁÁ T2RM ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 2 R eset M ask bit T2RM = 0, disable counter reset T2RM = 1, enable counter reset, a match of the counter with the compare register resets the counter Á Á Á Á ÁÁÁÁÁ Á ÁÁÁ Á ÁÁÁÁÁ T2IM ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T imer 2 Interrupt M ask bit T2IM = 0, disable Timer 2 interrupt T2IM = 1, enable Timer 2 interrupt Á Á Á ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Á Timer 2 Output Mode T2OTM T2CTM Timer 2 Interrupt Source ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ 1, 2, 3, 4, 5 and 6 ÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁ x ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Compare match (CM2) Á ÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ 1, 2, 3, 4, 5 and 6 ÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁ x ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Overflow (OVF2) Á ÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁ x ÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Compare match (CM2) Á ÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Á Timer 2 COmpare Register 1 (T2CO1) Address: ’7’hex – Subaddress: ’4’hex ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁ T2CO1 ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ Write cycle ÁÁÁÁ ÁÁÁÁ Bit 3 ÁÁÁÁ ÁÁÁÁ Bit 2 ÁÁÁÁ ÁÁÁÁ Bit 1 ÁÁÁÁÁ ÁÁÁÁÁ Bit 0 ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Reset value: 1111b ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ In prescaler mode the clock is bypassed if the compare register T2CO1 contains 0. Timer 2 COmpare Register 2 (T2CO2) Byte Write Address: ’7’hex – Subaddress: ’5’hex ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁ T2CO2 ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ First write cycle ÁÁÁÁ ÁÁÁÁ Bit 3 ÁÁÁÁ ÁÁÁÁ Bit 2 ÁÁÁÁ ÁÁÁÁ Bit 1 ÁÁÁÁÁ ÁÁÁÁÁ Bit 0 ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Reset value: 1111b ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ Second write cycle ÁÁÁÁ ÁÁÁÁ Bit 7 ÁÁÁÁ ÁÁÁÁ Bit 6 ÁÁÁÁ ÁÁÁÁ Bit 5 ÁÁÁÁÁ ÁÁÁÁÁ Bit 4 ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Reset value: 1111b ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ

3.3.3 Synchronous Serial Interface (SSI)

data line (SD) and BP40 as shift clock line (SC). the Timer 2 output stage (T2M2 configured in mode 6). of data modulation and functions (see Timer Section). modulated in one of the timer functional blocks. ports are available as conventional data ports. Figure 43. Block diagram of the synchronous serial interface

selected by the corresponding timer mode. External SSI clocking is not supported in these modes. buffer when the complete telegram has been received. register by reading it into the receive buffer (in RX mode). refers to the SC clock edge with which the SD changes. data is shifted in with the opposite edge. Figure 44. 8-bit synchronous mode

low phase and shifted in on the high phase. interrogating the ACT status. Figure 47. Example of I2C transmit dialog

Figure 48. Example of I2C receive dialog never expected or transmitted. contention will be omitted at this point. this address and compares it with it’s own unique address. telegram being acknowledged by the respective recipient. stop condition onto the bus.

Rev.A4, 14-Dec-01 45 (63) Serial Interface Registers Serial Interface Control Register 1 (SIC1) Auxiliary register address: ’9’hex Bit 3 Bit 2 Bit 1 Bit 0 ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ SIC1 ÁÁÁÁ ÁÁÁÁ SIR ÁÁÁÁ ÁÁÁÁ SCD ÁÁÁÁ ÁÁÁÁ SCS1 ÁÁÁÁ ÁÁÁÁ SCS0 ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ Reset value: 1111b ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁ Á Á ÁÁÁ Á SIR ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Serial Interface Reset SIR = 1, SSI inactive SIR = 0, SSI active ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á Á Á ÁÁÁÁÁÁ Á ÁÁÁ Á Á ÁÁÁ Á Á ÁÁÁ Á ÁÁÁÁÁ SCD ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Serial Clock Direction SCD = 1, SC line used as output SCD = 0, SC line used as input Note: This bit has to be set to ’1’ during the I 2C mode Á Á Á Á ÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁÁ SCS1 ÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ Serial Clock source Select bit 1 SCS1 SCS0 Internal Clock for SSI Á ÁÁÁÁÁÁ ÁÁÁÁÁ SCS0 ÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ Serial Clock source Select bit 0 ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ SYSCL / 2 Á ÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ T1OUT / 2 Á ÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ Note: with SCD = ’0’ the bits SCS1 ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ POUT / 2 Á ÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ and SCS0 are insignificant ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ TOG2 / 2 Á ÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ Á

• In Transmit mode (SDD = 1) shifting starts only if the transmit buffer has been loaded (SRDY = 1).
• Setting SIR-bit loads the contents of the shift register into the receive buffer (synchronous 8-bit mode only).
• In I2C modes, writing a 0 to SIR generates a start condition and writing a 1 generates a stop condition. Serial Interface Control Register 2 (SIC2) Auxiliary register address: ’A’hex Bit 3 Bit 2 Bit 1 Bit 0 ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ SIC2 ÁÁÁÁ ÁÁÁÁ MSM ÁÁÁÁ ÁÁÁÁ SM1 ÁÁÁÁ ÁÁÁÁ SM0 ÁÁÁÁ ÁÁÁÁ SDD ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ Reset value: 1111b ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁ Á Á ÁÁÁ Á ÁÁÁÁÁ MSM ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ M odular Stop M ode MSM = 1, modulator stop mode disabled (output masking off) MSM = 0, modulator stop mode enabled (output masking on) – used in modulation modes for generating bit streams which are not sub-multiples of 8 bit. Á Á Á ÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁÁ SM1 ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ Serial M ode control bit 1 Mode SM1 SM0 SSI Mode ÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁÁ SM0 ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ Serial M ode control bit 0 ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ 8-bit NRZ-Data changes with the rising edge of SC ÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ 8-bit NRZ-Data changes with the falling edge of SC ÁÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ 9-bit two-wire I2C compatible ÁÁ ÁÁÁÁÁÁÁ Á ÁÁÁ Á ÁÁÁÁÁ ÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁ ÁÁÁ Á Á Á ÁÁÁ ÁÁÁ Á Á Á ÁÁÁ ÁÁÁ Á Á Á ÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ 8-bit two-wire pseudo I2C compatible (no acknowledge) ÁÁ ÁÁ ÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ Á ÁÁÁ Á Á ÁÁÁ Á Á ÁÁÁ Á ÁÁÁÁÁ SDD ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Serial Data Direction SDD = 1, transmit mode – SD line used as output (transmit data). SRDY is set by a transmit buffer write access. SDD = 0, receive mode – SD line used as input (receive data). SRDY is set by a receive buffer read access Á Á Á Á Á Note: SDD controls port directional control and defines the reset function for the SRDY–flag

Rev.A4, 14-Dec-0146 (63) Serial Interface Status and Control Register (SISC) Primary register address: ’A’hex Bit 3 Bit 2 Bit 1 Bit 0 ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ SISC write ÁÁÁÁ ÁÁÁÁ MCL ÁÁÁÁ ÁÁÁÁ RACK ÁÁÁÁ ÁÁÁÁ SIM ÁÁÁÁ ÁÁÁÁ IFN ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ Reset value: 1111b ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ SISC read ÁÁÁÁ ÁÁÁÁ – – – ÁÁÁÁ ÁÁÁÁ TACK ÁÁÁÁ ÁÁÁÁ ACT ÁÁÁÁ ÁÁÁÁ SRDY ÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁ Reset value: xxxxb ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁ Á ÁÁÁ ÁÁÁÁ MCL ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ M ulti-C hip L ink activation MCL = 1, multi-chip link disabled. This bit has to be set to ’0’ during transactions to/from EEPROM of the M44C890 MCL = 0, connnects SC and SD additional to the internal multi-chip link pads Á Á Á ÁÁÁÁÁ Á ÁÁÁ Á ÁÁÁ ÁÁÁÁ RACK ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ R eceive ACK nowledge status/control bit for I2C mode RACK = 0, transmit acknowledge in next receive telegram RACK = 1, transmit no acknowledge in last receive telegram Á Á Á ÁÁÁÁÁ Á ÁÁÁ ÁÁÁÁ TACK ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ T ransmit ACK nowledge status/control bit for I2C mode TACK = 0, acknowledge received in last transmit telegram TACK = 1, no acknowledge received in last transmit telegram Á Á ÁÁÁÁÁ Á ÁÁÁ Á ÁÁÁ ÁÁÁÁ SIM ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Serial Interrupt M ask SIM = 1, disable interrupts SIM = 0, enable serial interrupt. An interrupt is generated. Á Á Á ÁÁÁÁÁ Á ÁÁÁ Á ÁÁÁ ÁÁÁÁ IFN ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Interrupt FuN ction IFN = 1, the serial interrupt is generated at the end of telegram IFN = 0, the serial interrupt is generated when the SRDY goes low (i.e., buffer becomes empty/full in transmit/receive mode) Á Á Á Á ÁÁÁÁ Á ÁÁÁ Á ÁÁÁ Á ÁÁÁ ÁÁÁÁ SRDY ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Serial interface buffer R eaDY status flag SRDY = 1, in receive mode: receive buffer empty in transmit mode: transmit buffer full SRDY = 0, in receive mode: receive buffer full in transmit mode: transmit buffer empty Á Á Á Á Á ÁÁÁÁ Á ÁÁÁ Á ÁÁÁ ÁÁÁÁ ACT ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Transmission ACT ive status flag ACT = 1, transmission is active, i.e., serial data transfer. Stop or start conditions are currently in progress. ACT = 0, transmission is inactive Á Á Á Á Serial Transmit Buffer (STB) – Byte Write Primary register address: ’9’hex ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁ STB ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ First write cycle ÁÁÁÁ ÁÁÁÁ Bit 3 ÁÁÁÁ ÁÁÁÁ Bit 2 ÁÁÁÁ ÁÁÁÁ Bit 1 ÁÁÁÁ ÁÁÁÁ Bit 0 ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Reset value: xxxxb ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ Second write cycle ÁÁÁÁ ÁÁÁÁ Bit 7 ÁÁÁÁ ÁÁÁÁ Bit 6 ÁÁÁÁ ÁÁÁÁ Bit 5 ÁÁÁÁ ÁÁÁÁ Bit 4 ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Reset value: xxxxb ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ The STB is the transmit buffer of the SSI. The SSI transfers the transmit buffer into the shift register and starts shifting with the most significant bit.

content into the receive buffer when complete telegram has been received.

3.3.4 Combination Modes

and serial interface can work together. timer and shift the data bits into or out of the shift register. Figure 53. Combination Timer 2 and SSI

4 M44C890

by setting the MCL-bit in the SISC-register. Figure 59. Link between M44C090 and U505M

4.1 U505M EEPROM

sumption makes it well suited for battery applications. Figure 60. Block diagram EEPROM

4.1.1 Serial Interface

clock for transmit and receive operations. interpreted as START or STOP condition. tion on the SDA-line while the SCL-line is high. on the SDA-line while the SCL-line is high. Figure 61. I2C protocol line is switched as input with pull-up resistor.

Rev.A4, 14-Dec-0152 (63)

4.1.2 EEPROM

The EEPROM has a size of 512 bits and is organized as 32 x 16-bit matrix. To read and write data to and from the EEPROM the serial interface must be used. The interface supports one and two byte write accesses and one to n-byte read accesses to the EEPROM. EEPROM – Operating Modes The operating modes of the EEPROM are defined via the control byte. The control byte contains the row address, the mode control bits and the read/not-write bit that is used to control the direction of the following transfer. A ”0” defines a write access and a ”1” a read access. The five address bits select one of the 32 rows of the EEPROM memory to be accessed. For all accesses the complete 16-bit word of the selected row is loaded into a buffer. The buffer must be read or overwritten via the serial interface. The two mode control bits C1 and C2 define in which or- der the accesses to the buffer are performed: High byte – low byte or low byte – high byte. The EEPROM also sup- ports autoincrement and autodecrement read operations. After sending the start address with the corresponding mode, consecutive memory cells can be read row by row without transmission of the row addresses. Two special control bytes enable the complete initialization of EEPROM with ”0” or with ”1. Write Operations The EEPROM permits 8-bit and 16-bit write operations. A write access starts with the START condition followed by a write control byte and one or two data bytes from the master. It is completed via the STOP condition from the master after the acknowledge cycle. The programming cycle consists of an erase cycle (write ”zeros”) and the write cycle (write ”ones”). Both cycles together take about 10 ms. Acknowledge Polling If the EEPROM is busy with an internal write cycle, all inputs are disabled and the EEPROM will not acknowledge until the write cycle is finished. This can be used to detect the end of the write cycle. The master must perform acknowledge polling by sending a start condition followed by the control byte. If the device is still busy with the write cycle, it will not return an acknowledge and the master has to generate a stop condition or perform fur- ther acknowledge polling sequences. If the cycle is complete, it returns an acknowledge and the master can proceed with the next read or write cycle. Write One Data Byte ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁÁÁÁÁ ÁÁ ÁÁÁ ÁÁÁ Start ÁÁÁÁÁ ÁÁÁÁÁ Control byte ÁÁ ÁÁ A ÁÁÁÁÁÁ ÁÁÁÁÁÁ Data byte 1 ÁÁ ÁÁ A ÁÁÁ ÁÁÁ Stop ÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁÁÁ Write Two Data Bytes ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁÁÁÁ ÁÁ ÁÁÁ ÁÁÁ Start ÁÁÁÁÁ ÁÁÁÁÁ Control byte ÁÁ ÁÁ A ÁÁÁÁÁÁ ÁÁÁÁÁÁ Data byte 1 ÁÁ ÁÁ A ÁÁÁÁÁ ÁÁÁÁÁ Data byte 2 ÁÁ ÁÁ A ÁÁÁ ÁÁÁ Stop ÁÁÁÁ ÁÁÁÁÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ Write Control Byte Only ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ Start ÁÁÁÁÁ ÁÁÁÁÁ Control byte ÁÁ ÁÁ A ÁÁÁÁ ÁÁÁÁ Stop ÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ Write Control Bytes ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ MSB ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ LSB ÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Write low byte first ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ R/NW ÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ Row address ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Byte order ÁÁÁÁÁ ÁÁÁÁÁ LB(R) ÁÁÁÁÁ ÁÁÁÁÁ HB(R) ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ MSB ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ LSB ÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Write high byte first ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ R/NW ÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ Row address ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Byte order ÁÁÁÁÁ ÁÁÁÁÁ HB(R) ÁÁÁÁÁ ÁÁÁÁÁ LB(R) ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ A –> acknowledge; HB: high byte; LB: low byte; R: row address

Rev.A4, 14-Dec-01 53 (63) Read Operations The EEPROM allows byte-, word- and current address read operations. The read operations are initiated in the same way as write operations. Every read access is initi- ated by sending the START condition followed by the control byte which contains the address and the read mode. After the device receives a read command it re- turns an acknowledge, loads the addressed word into the read\\write buffer and sends the selected data byte to the master. The master has to acknowledge the received byte if it wants to proceed the read operation. If two bytes are read out from the buffer the device increments respec- tively decrements the word address automatically and loads the buffer with the next word. The read mode bits determines if the low or high byte is read first from the buffer and if the word address is incremented or decre- mented for the next read access. If the memory address limit is reached, the data word address will ”roll over” and the sequential read will continue. The master can termi- nate the read operation after every byte by not responding with an acknowledge (N) and by issuing a stop condition. Read One Data Byte ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁÁÁÁÁ ÁÁ ÁÁÁ ÁÁÁ Start ÁÁÁÁÁ ÁÁÁÁÁ Control byte ÁÁ ÁÁ A ÁÁÁÁÁÁ ÁÁÁÁÁÁ Data byte 1 ÁÁ ÁÁ N ÁÁÁ ÁÁÁ Stop ÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁÁÁ Read Two Data Bytes ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁ ÁÁ ÁÁÁ ÁÁÁ Start ÁÁÁÁÁ ÁÁÁÁÁ Control byte ÁÁ ÁÁ A ÁÁÁÁÁÁ ÁÁÁÁÁÁ Data byte 1 ÁÁ ÁÁ A ÁÁÁÁÁ ÁÁÁÁÁ Data byte 2 ÁÁ ÁÁ N ÁÁÁ ÁÁÁ Stop ÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁÁ Read n Data Bytes ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁÁ ÁÁ ÁÁÁ ÁÁÁ Start ÁÁÁÁÁ ÁÁÁÁÁ Control byte ÁÁ ÁÁ A ÁÁÁÁÁÁ ÁÁÁÁÁÁ Data byte 1 ÁÁ ÁÁ A ÁÁÁÁÁ ÁÁÁÁÁ Data byte 2 ÁÁ ÁÁ A ÁÁÁÁ ÁÁÁÁ – – – – ÁÁÁÁÁ ÁÁÁÁÁ Data byte n ÁÁ ÁÁ N ÁÁÁ ÁÁÁ Stop ÁÁ ÁÁÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁ ÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ Read Control Bytes ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ MSB ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ LSB ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Read low byte first, address increment ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ R/NW ÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ Row address ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁ Byte order ÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ LB(R) ÁÁÁÁ ÁÁÁÁ HB(R) ÁÁÁÁ ÁÁÁÁ LB(R+1) ÁÁÁÁÁ ÁÁÁÁÁ HB(R+1) ÁÁÁÁ ÁÁÁÁ – – – ÁÁÁÁ ÁÁÁÁ LB(R+n) ÁÁÁÁ ÁÁÁÁ HB(R+n) ÁÁ ÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ MSB ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ LSB ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁ Read high byte first, addr. decrement ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ R/NW ÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁ Row address ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁ Byte order ÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁ HB(R) ÁÁÁÁ ÁÁÁÁ LB(R) ÁÁÁÁ ÁÁÁÁ HB(R –1) ÁÁÁÁÁ ÁÁÁÁÁ LB(R –1) ÁÁÁÁ ÁÁÁÁ – – – ÁÁÁÁ ÁÁÁÁ HB(R –n) ÁÁÁÁ ÁÁÁÁ LB(R –n) ÁÁ ÁÁÁÁÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁ A –> acknowledge, N –> no acknowledge; HB: high byte; LB: low byte, R: row address Initialization after a Reset Condition The EEPROM with the serial interface has its own reset circuitry. In systems with microcontrollers that have their own reset circuitry for power on reset, watchdog reset or brown-out reset, it may be necessary to bring the U505M into a known state independent of its internal reset. This is performed by writing: ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁ ÁÁ ÁÁÁ ÁÁÁ Start ÁÁÁÁÁ ÁÁÁÁÁ Control byte ÁÁ ÁÁ A ÁÁÁÁÁÁ ÁÁÁÁÁÁ Data byte 1 ÁÁ ÁÁ N ÁÁÁ ÁÁÁ Stop ÁÁÁÁ ÁÁÁÁÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁ ÁÁÁ ÁÁÁÁ to the serial interface. If the U505M acknowledges this sequence it is in a defined state. Maybe it is necessary to perform this sequence twice.

Rev.A4, 14-Dec-0154 (63)

5 Electrical Characteristics

5.1 Absolute Maximum Ratings

V oltages are given relative to VSS Parameters Symbol Value Unit ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Supply voltage ÁÁÁÁÁ ÁÁÁÁÁ V DD ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ –0.3 to + 6.5 ÁÁÁÁÁ ÁÁÁÁÁ V ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Input voltage (on any pin) ÁÁÁÁÁ ÁÁÁÁÁ V IN ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ V SS –0.3 /C0020V IN /C0020V DD +0.3 ÁÁÁÁÁ ÁÁÁÁÁ V ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Output short circuit duration ÁÁÁÁÁ ÁÁÁÁÁ tshort ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ indefinite ÁÁÁÁÁ ÁÁÁÁÁ s ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Operating temperature range ÁÁÁÁÁ ÁÁÁÁÁ Tamb ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ –40 to +85 ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Storage temperature range ÁÁÁÁÁ ÁÁÁÁÁ Tstg ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ –40 to +130 ÁÁÁÁÁ ÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Thermal resistance (SSO20) ÁÁÁÁÁ ÁÁÁÁÁ R thJA ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ 140 ÁÁÁÁÁ ÁÁÁÁÁ K/W ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Soldering temperature (t ≤ 10 s) ÁÁÁÁÁ ÁÁÁÁÁ Tsld ÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁ 260 ÁÁÁÁÁ ÁÁÁÁÁ Stresses greater than those listed under absolute maximum ratings may cause permanent damage to the device. This is a stress rating only and functional operation of the device at any condition above those indicated in the operational section of this specification is not implied. Exposure to absolute maximum rating condition for an extended period may affect device reliability. All inputs and outputs are protected against high electrostatic voltages or electric fields. However, precautions to minimize the build-up of electrostatic charges during handling are recommended. Reliability of operation is enhanced if unused inputs are connected to an appropriate logic voltage level (e.g. V DD ).

5.2 DC Operating Characteristics

V SS = 0 V , Tamb = –40 to 85°C unless otherwise specified. Parameters Test Conditions / Pins Symbol Min. Typ. Max. Unit ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Power supply Operating voltage at VDD V DD V POR 6.5 V ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ Active current CPU active ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ fSYSCL = 1 MHz V DD = 1.8 V V DD = 3.0 V V DD = 6.5 V ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ IDD ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ 150 220 600 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ 350 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ µA µA µA ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ Power down current (CPU sleep, RC oscillator active, 4-MHz quartz-osc. active) ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ fSYSCL = 1 MHz V DD = 1.8 V V DD = 3.0 V V DD = 6.5 V ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ IPD ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ 150 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ 100 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ µA µA µA ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ Sleep current (CPU sleep, 32-kHz quartz-osc. active 4-MHz quartz-osc. inactive) ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ V DD = 1.8 V V DD = 3.0 V V DD = 6.5 V ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ ISleep ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ 0.4 0.6 0.8 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ 1.3 1.8 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ µA µA µA ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ Sleep current (CPU sleep, 32-kHz quartz-osc. inactive 4-MHz quartz-osc. inactive) ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ V DD = 1.8 V for M44C090 V DD = 3.0 V for M44C090 V DD = 6.5 V for M44C090 V DD = 6.5 V for M44C890 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ ISleep ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ 0.1 0.3 0.5 0.6 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ 0.5 0.8 1.0 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ µA µA µA µA Pin capacitance Any pin to VSS C L 7 10 pF

Rev.A4, 14-Dec-01 55 (63) V SS = 0 V , Tamb = –40 to +85°C unless otherwise specified. Parameters Test Conditions / Pins Symbol Min. Typ. Max. Unit ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Power-on reset threshold voltage ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ POR threshold voltage ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ BOT = 1 ÁÁÁÁ ÁÁÁÁ V POR ÁÁÁÁ ÁÁÁÁ 1.6 ÁÁÁÁ ÁÁÁÁ 1.7 ÁÁÁÁ ÁÁÁÁ 1.8 ÁÁÁÁ ÁÁÁÁ V ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ POR threshold voltage ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ BOT = 0 ÁÁÁÁ ÁÁÁÁ V POR ÁÁÁÁ ÁÁÁÁ 1.75 ÁÁÁÁ ÁÁÁÁ 1.9 ÁÁÁÁ ÁÁÁÁ 2.05 ÁÁÁÁ ÁÁÁÁ V ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ POR hysteresis ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ V POR ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ mV ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Voltage monitor threshold voltage ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ VM high threshold voltage ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ V DD > VM, VMS = 1 ÁÁÁÁ ÁÁÁÁ V MThh ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ 3.0 ÁÁÁÁ ÁÁÁÁ 3.25 ÁÁÁÁ ÁÁÁÁ V ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ VM high threshold voltage ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ V DD < VM, VMS = 0 ÁÁÁÁ ÁÁÁÁ V MThh ÁÁÁÁ ÁÁÁÁ 2.8 ÁÁÁÁ ÁÁÁÁ 3.0 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ V ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ VM middle thresh. voltage ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ V DD > VM, VMS = 1 ÁÁÁÁ ÁÁÁÁ V MThm ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ 2.6 ÁÁÁÁ ÁÁÁÁ 2.8 ÁÁÁÁ ÁÁÁÁ V ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ VM middle thresh. voltage ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ V DD < VM, VMS = 0 ÁÁÁÁ ÁÁÁÁ V MThm ÁÁÁÁ ÁÁÁÁ 2.4 ÁÁÁÁ ÁÁÁÁ 2.6 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ V ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ VM low threshold voltage ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ V DD > VM, VMS = 1 ÁÁÁÁ ÁÁÁÁ V MThl ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ 2.2 ÁÁÁÁ ÁÁÁÁ 2.4 ÁÁÁÁ ÁÁÁÁ V ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ VM low threshold voltage ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ V DD < VM, VMS = 0 ÁÁÁÁ ÁÁÁÁ V MThl ÁÁÁÁ ÁÁÁÁ 2.0 ÁÁÁÁ ÁÁÁÁ 2.2 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ V ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ External input voltage ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ VMI ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ VMI > VBG, VMS = 1 ÁÁÁÁ ÁÁÁÁ V VMI ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ 1.3 ÁÁÁÁ ÁÁÁÁ 1.4 ÁÁÁÁ ÁÁÁÁ V ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ VMI ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ VMI < VBG, VMS = 0 ÁÁÁÁ ÁÁÁÁ V VMI ÁÁÁÁ ÁÁÁÁ 1.2 ÁÁÁÁ ÁÁÁÁ 1.3 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ V All Bidirectional Ports V SS = 0 V , Tamb = –40 to 85°C unless otherwise specified. Parameters Test Conditions / Pins Symbol Min. Typ. Max. Unit ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Input voltage LOW ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ V DD = 1.8 to 6.5 V ÁÁÁÁ ÁÁÁÁ V IL ÁÁÁÁ ÁÁÁÁ V SS ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ 0.2*VDD ÁÁÁÁ ÁÁÁÁ V ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Input voltage HIGH ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ V DD = 1.8 to 6.5 V ÁÁÁÁ ÁÁÁÁ V IH ÁÁÁÁ ÁÁÁÁ 0.8* VDD ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ V DD ÁÁÁÁ ÁÁÁÁ V ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ Input LOW current (switched pull-up) ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ V DD = 2.0 V , V DD = 3.0 V , VIL= VSS V DD = 6.5 V ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ IIL ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ –10 –50 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ –20 –100 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ –12 –40 –200 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ µA µA µA ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ Input HIGH current (switched pull-down) ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ V DD = 2.0 V , V DD = 3.0 V , VIH = VDD V DD = 6.5 V ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ IIH ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ 100 ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ 200 ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ µA µA µA ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ Input LOW current (static pull-up) ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ V DD = 2.0 V , V DD = 3.0 V , VIL= VSS V DD = 6.5 V ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ IIL ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ –20 –80 –300 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ –50 –160 –600 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ –100 –320 –1200 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ µA µA µA ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ Input LOW current (static pull-down) ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ V DD = 2.0 V , V DD = 3.0 V , VIH= VDD V DD = 6.5 V ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ IIH ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ 300 ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ 160 600 ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ 100 320 1200 ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ µA µA µA ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Input leakage current ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ V IL= VSS ÁÁÁÁ ÁÁÁÁ IIL ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ 100 ÁÁÁÁ ÁÁÁÁ nA ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Input leakage current ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ V IH= VDD ÁÁÁÁ ÁÁÁÁ IIH ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ 100 ÁÁÁÁ ÁÁÁÁ nA ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ Output LOW current ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ V OL = 0.2/C0032V DD V DD = 2.0 V V DD = 3.0 V , V DD = 6.5 V ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ IOL ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ 0.6 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ 1.2 5.0 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ 2.5 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ mA mA mA ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ Output HIGH current ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ V OH = 0.8/C0032V DD V DD = 2.0 V V DD = 3.0 V , V DD = 6.5 V ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ IOH ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ –0.6 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ –1.2 –16 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ –2.5 –24 ÁÁÁÁ Á ÁÁ Á Á ÁÁ Á Á ÁÁ Á ÁÁÁÁ mA mA mA Note: The Pin BP20/NTE has a static pull-up resistor during the reset-phase of the microcontroller

Rev.A4, 14-Dec-0156 (63)

5.3 AC Characteristics

V SS = 0 V Parameters Test Conditions / Pins Symbol Min. Typ. Max. Unit ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ System clock cycle ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ V DD = 1.8 to 6.5 V Tamb = –40 to 85°C ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ tSYSCL ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ 500 ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ 2000 ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ns ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ V DD = 2.4 to 6.5 V Tamb = –40 to 85°C ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ tSYSCL ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ 250 ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ 2000 ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ns Supply voltage VDD = 1.8 to 6.5 V , VSS = 0 V , Tamb = 25°C unless otherwise specified. Parameters Test Conditions / Pins Symbol Min. Typ. Max. Unit ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Timer 2 input timing Pin T2I ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Timer 2 input clock ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ fT2I ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ MHz ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Timer 2 input LOW time ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Rise / fall time < 10 ns ÁÁÁÁ ÁÁÁÁ tT2IL ÁÁÁÁ ÁÁÁÁ 100 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ns ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Timer 2 input HIGH time ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Rise / fall time < 10 ns ÁÁÁÁ ÁÁÁÁ tT2IH ÁÁÁÁ ÁÁÁÁ 100 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ns ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Interrupt request input timing ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Int. request LOW time ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Rise / fall time < 10 ns ÁÁÁÁ ÁÁÁÁ tIRL ÁÁÁÁ ÁÁÁÁ 100 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ns ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Int. request HIGH time ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Rise / fall time < 10 ns ÁÁÁÁ ÁÁÁÁ tIRH ÁÁÁÁ ÁÁÁÁ 100 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ns ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ External system clock ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ EXSCL at OSC1 input ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ EMC = EN Rise / fall time < 10 ns ÁÁÁÁ ÁÁÁÁ fEXSCL ÁÁÁÁ ÁÁÁÁ 0.5 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ MHz ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ EXSCL at OSC1 input ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ EMC = DI Rise / fall time < 10 ns ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ fEXSCL ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ 0.02 ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ MHz ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Input HIGH time ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Rise / fall time < 10 ns ÁÁÁÁ ÁÁÁÁ tIH ÁÁÁÁ ÁÁÁÁ 0.1 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ µs ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ Reset timing ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Power-on reset time ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ V DD /C0117 V POR ÁÁÁÁ ÁÁÁÁ tPOR ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ 1.5 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ms ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ RC oscillator 1 ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Frequency ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ fRcOut1 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ 3.8 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ MHz ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ Stability ÁÁÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁ Á ÁÁÁÁÁÁÁÁÁ V DD = 2.0 to 6.5 V Tamb = –40 to 85°C ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ∆f/f ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ /C003450 ÁÁÁÁ Á ÁÁ Á ÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ RC oscillator 2 – external resistor ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Frequency ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ R ext = 170 kΩ ÁÁÁÁ ÁÁÁÁ fRcOut2 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ MHz ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Stability ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ V DD = 2.0 to 6.5 V Tamb = –40 to 85°C ÁÁÁÁ ÁÁÁÁ ∆f/f ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ /C003415 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Stabilization time ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ tS ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ µs ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁÁ 4-MHz crystal oscillator (operating range 2.2 V to 6.5 V) ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Frequency ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ fX ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ MHz ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Start-up time ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ tSQ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ms ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ Stability ÁÁÁÁÁÁÁÁÁ ÁÁÁÁÁÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ∆f/f ÁÁÁÁ ÁÁÁÁ –10 ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ÁÁÁÁ ppm

Figure 62. Crystal equivalent circuit Supply voltage VDD = 1.8 to 6.5 V , VSS = 0 V , Tamb = 25°C unless otherwise specified.

Figure 75. Pull-up resistor vs. VDD Figure 76. Strong pull-up resistor vs. VDD

6.5 VTamb = 25/C0095C

Figure 77. Output high current vs. VDD – output high voltage Figure 78. Pull-down resistor vs. VDD Figure 79. Strong pull-down resistor vs. VDD Figure 80. Output low current vs. output low voltage

Figure 81. Output high current vs. Tamb = 25/C0095C Figure 82. Output low current vs. Tamb

6 Package Information

Rev.A4, 14-Dec-0162 (63)

7 Ordering Information

Please select the option setting from the list below and insert ROM CRC. Port 2 BP20 /C0045 CMOS /C0045 Switched pull-up /C0045 Open drain [N]/C0045 Switched pull-down /C0045 Open drain [P]/C0045 Static pull-up BP21 /C0045 CMOS /C0045 Switched pull-up /C0045 Open drain [N]/C0045 Switched pull-down /C0045 Open drain [P]/C0045 Static pull-up /C0045 Static pull-down BP22 /C0045 CMOS /C0045 Switched pull-up /C0045 Open drain [N]/C0045 Switched pull-down /C0045 Open drain [P]/C0045 Static pull-up /C0045 Static pull-down BP23 /C0045 CMOS /C0045 Switched pull-up /C0045 Open drain [N]/C0045 Switched pull-down /C0045 Open drain [P]/C0045 Static pull-up /C0045 Static pull-down Port 4 BP40 /C0045 CMOS /C0045 Switched pull-up /C0045 Open drain [N]/C0045 Switched pull-down /C0045 Open drain [P]/C0045 Static pull-up /C0045 Static pull-down BP41 /C0045 CMOS /C0045 Switched pull-up /C0045 Open drain [N]/C0045 Switched pull-down /C0045 Open drain [P]/C0045 Static pull-up /C0045 Static pull-down BP42 /C0045 CMOS /C0045 Switched pull-up /C0045 Open drain [N]/C0045 Switched pull-down /C0045 Open drain [P]/C0045 Static pull-up /C0045 Static pull-down BP43 /C0045 CMOS /C0045 Switched pull-up /C0045 Open drain [N]/C0045 Switched pull-down /C0045 Open drain [P]/C0045 Static pull-up /C0045 Static pull-down Port52 BP50 /C0045 CMOS /C0045 Switched pull-up /C0045 Open drain [N]/C0045 Switched pull-down /C0045 Open drain [P]/C0045 Static pull-up /C0045 Static pull-down BP51 /C0045 CMOS /C0045 Switched pull-up /C0045 Open drain [N]/C0045 Switched pull-down /C0045 Open drain [P]/C0045 Static pull-up /C0045 Static pull-down BP52 /C0045 CMOS /C0045 Switched pull-up /C0045 Open drain [N]/C0045 Switched pull-down /C0045 Open drain [P]/C0045 Static pull-up /C0045 Static pull-down BP53 /C0045 CMOS /C0045 Switched pull-up /C0045 Open drain [N]/C0045 Switched pull-down /C0045 Open drain [P]/C0045 Static pull-up /C0045 Static pull-down Clock used /C0045 External resistor /C0045 External clock /C0045 32-kHz crystal /C0045 4-MHz crystal ECM (External clock monitor) /C0045 Enable /C0045 Disable Watchdog /C0045 Softlock /C0045 Hardlock

Rev.A4, 14-Dec-01 63 (63) Ozone Depleting Substances Policy Statement It is the policy of Atmel Germany GmbH to 1. Meet all present and future national and international statutory requirements. 2. Regularly and continuously improve the performance of our products, processes, distribution and operating systems with respect to their impact on the health and safety of our employees and the public, as well as their impact on the environment. It is particular concern to control or eliminate releases of those substances into the atmosphere which are known as ozone depleting substances (ODSs). The Montreal Protocol (1987) and its London Amendments (1990) intend to severely restrict the use of ODSs and forbid their use within the next ten years. V arious national and international initiatives are pressing for an earlier ban on these substances. Atmel Germany GmbH has been able to use its policy of continuous improvements to eliminate the use of ODSs listed in the following documents. 1. Annex A, B and list of transitional substances of the Montreal Protocol and the London Amendments respectively 2. Class I and II ozone depleting substances in the Clean Air Act Amendments of 1990 by the Environmental Protection Agency (EPA) in the USA 3. Council Decision 88/540/EEC and 91/690/EEC Annex A, B and C (transitional substances) respectively. Atmel Germany GmbH can certify that our semiconductors are not manufactured with ozone depleting substances and do not contain such substances. We reserve the right to make changes to improve technical design and may do so without further notice. Parameters can vary in different applications. All operating parameters must be validated for each customer application by the customer. Should the buyer use Atmel products for any unintended or unauthorized application, the buyer shall indemnify Atmel against all claims, costs, damages, and expenses, arising out of, directly or indirectly, any claim of personal damage, injury or death associated with such unintended or unauthorized use. Data sheets can also be retrieved from the Internet: http://www.atmel–wm.com Atmel Germany GmbH, P .O.B. 3535, D-74025 Heilbronn, Germany Telephone: 49 (0)7131 67 2594, Fax number: 49 (0)7131 67 2423