ACM8615

ACM8625 ACME | Alldatasheet

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V1.1 2021.10.26 ACM8625 2×2 W 立体声、数字输入 D 类音频功放 内置 D SP 音效 处理算法 特征 灵活电源 配置 供电电压范围 PVDD: 4.5V to 26. V DVDD 和 I/O: 3.3V 或 1.8V 输出功率 26W , 立体声输出 (8Ω, 22 V, THD+N = 1%) 2×21 W 立体声输出 V, THD+N = 1 2X30W （散热片） 立体声输出 V, THD+N = 出色的音频性能 THD+N 0.04% at 1W, 1kHz, PVDD = 12V SNR 信噪比 dB 加权 超低 底噪 A 加权 超低静态电流： mA 效率： load at 12V 防止掉电 P OP 数字音频接口 I C 可选 个 器件 通信 地址 I S 左 、右边 对齐 , TDM 音频格式 线数字音频输入 采样 32kHz, 44. kHz 48kHz, 8 kHz 96kHz 176.4kHz/192kHz SDOUT 数字音频输出支持回声消除 集成音效算法 数字 模拟增益调整 小音量低音增强 左右通道独立具备 2×1 个 BQs ，另外加 2×5 个 post BQs 加强音效调节 防爆音的压缩器前后调节音量，动态维护音频处理 中的 动态范围 段 DRC 提前 能量预测 结合后端均衡器，实现平 滑的多段音效控制 ，提高音乐清晰度 保护机制 FAULT 状态输出 OCP 过流保护 O TP 过热保护 UVLO 过压欠压保护 数字音频时钟检查 应用 便携式音箱 蓝牙 音响 、拉杆音响 智能音响 ，智能设备 家庭音频 电视 、家庭影院 Soundbar, 条形音响， 桌面音响 笔记本电脑、台式机 概述 ACM8625 一款高度集成、高效率的双通道数字输入功 放。供电电压范围在 26.4V, 数字 接口电源支持 或 在 欧负载下，输出功率可以到 2×26W P BTL 模式下单通道可以输出 1×52W THD+N. ACM8625 采用新型 P WM 脉宽调制架构，根据信号大小动 态调整脉宽，在保证音频性能前提下， 降低静态功耗， 提高效率，另外防止 P OP 音的产生。 扩 频技术的应用可以 大幅 降低 E MI 辐射，在功率和喇叭 线 长 一定的范围内，可以用磁珠替代电感方案，从而优 化成本和 电路 面积。 A CM8625 高度集成了 多种 音效算法。内部模块可以独立 控制，左右通道也可以独立控制。 内部集成 数字 模拟 增益调节，信号混合 模块 个 E Q 和 个 post EQ 可 编程特定频段信号动态增强， 段 提前能量预测 D RC 外 加 段 AGL 等多个独立模块，可实现多种音效。 例如 小 信号低音增强，高低音补偿等功能可以通过这些模块实 芯片信息 料号 封装 尺寸 Pcs 盘 ACM8625 M T SSOP 28 .7 mm 4.4 mm 000

V1.1 2021.10.26 管脚定义 PVDD PVDD OUT_L+ BST_L+ PGND OUT_L BST_L BST_R OUT_R PGND BST_R+ OUT_R+ PVDD DGND DVDD ADR/GPIO2 VREG_DVDD DGND FSYNC BCLK SDIN GPIO1 SDA SCL PDN VREG_AVDD AGND ACM8625 TSSOP 28 Pin PVDD Thermal Pad (Bottom) P in No. 管脚名称 类型 描述 D GND P WR 数字地 D VDD P WR 数字电源输入 : 3.3V 或 1.8V. A DR/GPIO2 D IO I C 地址选择 GPIO2 : FAULT / WARNING / SDOUT… VREG_DVDD A OUT V 数字调节器输出 DGND PWR 数字地 F SYNC D IN TDM 信号帧同步 或 I S 左右通道选择） 时钟 B LCK D IN TDM/I S 的位选择时钟 S DIN D IN 串行数据输入 G PIO1 D IO G PIO1: FAULT / WARNING / SDOUT… S DA D IO I C 串行数据 S CL D IN I C clock D IN 关机 低有效 V REG_AVDD A OUT .0V 模拟调节器输出 A GND P WR 模拟地 P VDD P WR 输入电源 P VDD P WR 输入电源 O UT_R+ A OUT 右通道输出正极 B ST_R+ A IN 右通道输出正极的自举电容

V1.1 2021.10.26 P GND P WR 电源功率地 O UT_R A OUT 右通道输出负极 B ST_R A IN 右通道输出负极的自举电容 B ST_L A IN 左通道输出负极的自举电容 O UT_L A OUT 左通道输出负极 P GND P WR 电源功率地 B ST_L+ A IN 左通道输出正极的自举电容 O UT_L+ A OUT 左通道输出正极 P VDD P WR 输入供电电源 P VDD P WR 输入供电电源 系列比较 料号 供电电源 P VDD 输出功率 ACM8615 35 m Ω .5V ~ 21V 单通道 1×21W (8 Ω, 20 V, THD+N = 1%) ACM8625 m Ω .5V ~ 26.4V 立体声 2×26W (8 Ω, 22 V, THD+N = 1%) 获得更多产品信息添加微信： Q Q: 1339761596

V1.1 2021.10.26 规格参数 7.1 绝对最大值 符号 描述 MIN MAX UNIT DVDD 数字电源 0.3 3.9 V PVDD 输入电源 0.3 V V I(Digin) 数字输入 参考脚 0.5 V DVDD +0.5 V V I(OUTxx) 输出脚电压 0.3 V T A 环境工作温度 T stg 存储问题 125 (1) 超出以上绝对最大值范围会导致器件损坏。以上仅仅是绝对最大值范围，不是应用范围。 这个范围不意味着器件能 在这个条件下工作， 超出绝对最大值范围会影响器件的可靠性。 (2) DVDD 数字输入参考脚包含 : ADR/GPIO2, GPIO FSYNC, BCLK, SDIN, GPIO1, SDA, SCL, PDN. 7.2 ESD 特性 VALUE UNIT V (ESD) Electrostatic discharge 人体模式 (HBM), per ANSI/ESDA/ JEDEC JS 001 2000 V 组件 充电模式 (CDM),per JEDEC specification JESD22 C101 500 (1) JEDEC document JEP155 states that 500 V HBM allows safe manufacturing with a standard ESD control process. (2) JEDEC document JEP157 states that 250 V CDM allows safe manufacturing with a standard ESD control process. 7.3 推荐工作条件 Over operating free air temperature range (unless otherwise noted) MIN NOM MAX UNIT V (SUPLLY) 输入电源 数字电源 DVDD 1.62 3.63 V 供电电源 PVDD 4.5 26.4 推荐的 P VDD 范围 双通道 喇叭负载 Ω (+/ 20% 余量 4.5 19.2 V 双通道 喇叭负载 Ω (+/ 20% 余量 4.5 26.4 双通道 喇叭负载 Ω (+/ 20% 余量 4.5 26.4 P BTL 单通道 喇叭负载 Ω (+/ 20% 余量 4.5 19.2 P BTL 单通道 喇叭负载 Ω (+/ 20% 余量 4.5 26.4 P BTL 单通道 喇叭负载 Ω (+/ 20% 余量 4.5 26.4 V IH(DIGIN) DVDD 参考高电平 0.9 DVDD DVDD V V IL(DIGIN) DVDD 参考低电平 0.1 DVDD L OUT 输出最小电感量 μ H T J 结工作温度 150 T A 环境工作温度

V1.1 2021.10.26 7.4 热性能信息 ACM8625 TSSOP 28 PINS UNIT JEDEC STANDARD LAYER PCB θ JA 结到环境温度热阻 θ JT 结到顶部热阻 ψ JT 结到 T OP 的参数热阻 1.2 7.5 电气特性 室温 C BD 模式 , LC filter= 4.7 uH+0. uF, Fsw=480kHz, (unless otherwise noted) 参数 测试条件 MIN TYP MAX 单位 数字 I/O |IIH| 输入逻辑高电流范围 V IN(Digin) DVDD μ A |IIL| 输入逻辑低电流范围 V IN(Digin) =0 V μ A V IH(Digin) 输入逻辑高电平范围 70% V DVDD V IL(Digin) 输入逻辑低电平范围 30% V DVDD V OH( Digin) 输出逻辑高电平范围 I OH = 2mA 80% V DVDD V OL(Digin) 输出逻辑低电平范围 I OH 2mA 20% V DVDD I C 控制端口 C L(I2C) I C 容许的负载电容 400 pF F SCL(fast) 支持 S CL 高频率 No wait states, fast mode 400 kHz F SCL(slow) 支持 S CL 低频率 No wait states, s low mode 100 kHz 串行音频端口 t DLY 需要 FSYNC 到 BCLK 的上升 沿延迟 ns D SCLK 允许的 SCLK 占空比 40% 60% f S 输入采样率 192 kHz F BCLK BCLK 频率 f S 功放工作模式和直流参数 t OFF 关机时间 ms A V(SPK_AMP) 可编程增益 输入 (1FS) 条件下，峰值电压的值 4.95 29.5 V peak /FS Δ A V(SPK_AMP) 增益误差 Gain=29.5V P /FS 0.5 dB F SW 放大器开关频率 384 kHz 260 kHz 480 kHz 576 kHz 768 kHz R DS(ON) 输出端 MOSFETs 内阻 FET + Metallization. V PVDD =24V, I (OUT) =500mA, T J =25 m Ω 保护参数 OCE THRES 过流点阀值 喇叭输出电流 PVDD=24V (100Hz Burst on, 500 cycles interval), 输出 LC 4.7 uF+0. uF , Fsw=480kHz 6.5 A UVE THRES(PVDD) PVDD 欠压保护阈值 V 0VE THRES(PVDD) PVDD 过压保护阈值 V DCE THRES 输出直流检测 输出端 检测阈值 1.9 V T DCDET 输出直流检测时间 触发保护时间 570 ms OTE THRES 过温保护 160

V1.1 2021.10.26 参数 测试条件 MIN TYP MAX 单位 OTE Hysteresis 过温保护迟滞 OTW THRES 过温警告温度 135 音频性能 双通道输出 OS 放大器 输出 偏移电压 信号输入，可编程增益 29.5Vp/FS, V PVDD =12V mV P O(SPK) 输出功率 每通道 V PVDD =12V,R SPK f=1kHz,THD+N =10% W V PVDD =12V,R SPK f=1kHz,THD+N =1% W V PVDD V,R SPK f=1kHz,THD+N =10% 7.2 W V PVDD V,R SPK f=1kHz,THD+N =1% 2.2 W V PVDD V,R SPK f=1kHz,THD+N 7.6 W V PVDD V,R SPK f=1kHz,THD+N =1% 0.7 W THD+N SPK 谐 波 和 噪 音 O =1W ,f=1kHz,R SPK Ω V PVDD =12V .01 V PVDD =18V .01 V PVDD =24V .01 ICN (SPK) 底噪 A 加权 , AES17) V PVDD =12V, LC filter=10uH+0.47uF , Load=6 Ω 0.5 μ Vrms V PVDD =18V, LC filter=10uH+0.47uF , Load=6 Ω 0.6 μ Vrms DR 动态范围 加权 60dBFS method. V PVDD =24V Analog Gain=29.5Vp/FS 111 dB SNR 信噪比 加权， 1% THD+N 输出水平 V PVDD =24V dB PSRR 电源纹波抑制比 Injected Noise=1kHz, 1Vrms, V PVDD =12V, 输入信号 dB X talk SPK 串扰 f=1kHz, V PVDD =24V , Load=8 Ω dB 音频性能 单通道 PBTL) OS 放大器 输出 偏移电压 信号输入，可编程增益 29.5Vp/FS, V PVDD =12V mV P O(SPK) 输出功率 V PVDD =24 V,R SPK f=1kHz,THD+N =1% W V PVDD =24 V,R SPK f=1kHz,THD+N =10% W V PVDD =18 V,R SPK f=1kHz,THD+N =1% 5.5 W V PVDD =18 V,R SPK f=1kHz,THD+N =10% W THD+N SPK 谐波和噪音 O =1W, f=1kHz) V PVDD =18V, LC filter, R SPK Ω .04 V PVDD =24V, LC filter, R SPK Ω .04 DR 动态范围 加权， 1% THD+N 输出水平 V PVDD =24V , R SPK Ω dB SNR 信噪比 A Weighted, reference to 1% THD+N Output Level, V PVDD =24V, R SPK Ω dB PSRR 电源纹波抑制比 Injected Noise=1kHz, 1Vrms, V PVDD =12V, 输入信号 dB 7.6 时序要求 MIN NOM MAX UNIT 串行音频端口计时从模式 f BCLK BCLK 频率 1.024 MHz f BCLK BCLK 周期 ns f BCLKL BCLK 脉冲宽度 低 ns f BCLKH BCLK 脉冲宽度 高 ns t BF BCLK 到 FSYNC 上升沿 ns t FB FSYNC 边沿到 BCLK 上升沿 ns

V1.1 2021.10.26 MIN NOM MAX UNIT t SU 数据设置时间 在 BCLK 上升沿前 ns t DH Data 保持时间 在 BCLK 上升沿后 ns t DFB Data 延迟时间从 BCLK 下降沿 ns I C Bus 总线时序 f SCL SCL 时钟频率 100 kHz t BUF Bus 空闲时间从停止和启动时间 4.7 μ s t LOW 时钟的低周期 4.7 μ s t HI SCL clock 的高周期 μ s t RS SU START 条件的设置时间（重复） 4.7 μ s t S HD START 条件的保持时间（重复） μ s t D SU 数据设置时间 250 ns t D HD 数据保持时间 3450 ns t SCL R SC L 信号的上升时间 20+0.1C B 1000 ns t SCL Rise time of SCL signal after a repeated START condition and after an acknowledge bit 20+0.1C B 1000 ns t SCL F Fall time of SCL signal 20+0.1C B 1000 ns t SDA R Rise time of SDA signal 20+0.1C B 1000 ns t SDA F Fall time of SDA signal 20+0.1C B 1000 ns t P SU Setup time for STOP condition μ s C B Capacitive load for each bus line 400 pf I C Bus Timing Fast f SCL SCL clock frequency 400 kHz t BUF Bus free time between a STOP and START condition 1.3 μ s t LOW Low period of the SCL clock 1.3 μ s t HI High period of the SCL clock 600 ns t RS SU Setup time for (repeated) START condition 600 ns t RS HD Hold time for (repeated) START condition 600 ns t D SU Data setup time 100 ns t D HD Data hold time 900 ns t SCL R Rise time of SCL signal 20+0.1C B 300 ns t SCL Rise time of SCL signal after a repeated START condition and after an acknowledge bit 20+0.1C B 300 ns t SCL F Fall time of SCL signal 20+0.1C B 300 ns t SDA R Rise time of SDA signal 20+0.1C B 300 ns t SDA F Fall time of SDA signal 20+0.1C B 300 ns t P SU Setup time for STOP condition 600 ns t SP Pulse width of spike suppressed ns C B Capacitive load for each bus line 400 pf

V1.1 2021.10.26 7.7 时序参数要求信息 SDA SCL t BUF t S HD t SCL F t LOW t SCL R t D SU t HI t D HD START REPEATED START t RS SU t RS HD t SDA R t SDA F t SP t P SU STOP Figure 1 I C Communication Port Timing Diagram BCLK (Input) 0.5 х DVDD 0.5 х DVDD FSYNC (Input) 0.5 х DVDD DATA (Input) 0.5 х DVDD DATA (Output) t BCLKH t BCLKL t FB t BCLK t BF t SU t DH t DFB Figure

2 Serial Audio Port Timing in Slave Mode

静态功耗 8.1 D VDD 电流 室温 C 48kHz 采样频率 T able 1 DVDD Current D VDD (V) D evice Mode C urrent Consumption (mA) Setting R egister Location P lay Mode (DSP Enable) 0.65 Register x P lay Mode (DSP Bypass) 3.066 Register x 04 and Register 0x05 D river off (DSP Enable) 0.375 Register x D river off (DSP Bypass) 2.798 Register x Analog off .933 Register x D igital off .848 Register x P DN=0 .007 P in 12 pulled to low P lay Mode (DSP Enable) 7.68 Register x

V1.1 2021.10.26 P lay Mode (DSP Bypass) Register x 04 and Register 0x05 D river off (DSP Enable) 7.47 Register x D river off (DSP Bypass) 2.7 Register x Analog off .688 Register x D igital off .604 Register x P DN=0 .0019 P in 12 pulled to low 8.2 PVDD 电流 室温 C kHz 采样频率 LC Filter=10uH+0.68uF. T able 2 PVDD Current P VDD (V) D evice Mode C urrent Consumption (mA) Setting R egister Location P lay 9.176 Register x D river off .593 A nalog off .897 D igital off .0924 P DN=0 .0062 P in 12 pulled to low P lay 4.996 Register x D river off .623 A nalog off .943 D igital off .0934 P DN=0 .0069 P in 12 pulled to low P lay 1.063 Register x D river off .67 A nalog off .998 D igital off .0938 P DN=0 .0075 P in 12 pulled to low 8.5 P lay 5.103 Register x D river off .705 A nalog off .035 D igital off .0944 P DN=0 .0082 P in 12 pulled to low P lay 4.861 Register x D river off .787 A nalog off .112 D igital off .098 P DN=0 .009 P in 12 pulled to low

V1.1 2021.10.26 典型特性曲线 9.1 双通道桥式输出 BTL) 曲线 B D 模式 室温 测量基于 ACM8625EVM 评估版和 Audio Precision System 2722 （内部使用 kHz brick wall filter PWM 调制方式采用 B D mode Class D 的环路带宽设置为 180 kHz ，开关频率设置为 480kHz. (Load=4 Ω Fsw=480kHz , BD M ode (Load=6 Ω Fsw=480kHz , BD M ode) Figure Output Power vs PVDD Figure Output Power vs PVDD (Load= Ω Fsw=480kHz BD Mode (PVDD=1 V, Load= Ω Fsw=480kHz) Figure Output Power vs PVDD Figure THD+N vs Frequency (PVDD=1 V, Load= Ω Fsw=480kHz) (PVDD=1 V, Load= Ω Fsw=480kHz) Figure THD+N vs Frequency Figure THD+N vs Output Power

V1.1 2021.10.26 (PVDD=1 V, Load= Ω Fsw =480kHz) (PVDD=1 V, Load= Ω Fsw=480kHz) Figure THD+N vs Output Power Figure THD+N vs Output Power (PVDD=1 V, Load= Ω Fsw=480kHz) (PVDD= V, Load= Ω Fsw =480kHz) Figure THD+N vs Output Power Figure THD+N vs Output Power 9.2 双通道桥式输出 BTL 曲线 LPD 模式 室温 测量基于 ACM8625EVM 评估版和 Audio Precision System 2722 （内部使用 kHz brick wall filter PWM 调制方式采用低功耗模式（ LPD mode ） ， Class D 的环路带宽设置为 kHz ，开关频率设置 为 480kHz. (Load=4 Ω Fsw=480kHz , LPD M ode (Load=6 Ω Fsw=480kHz , LPD M ode) Figure Output Power vs PVDD Figure Output Power vs PVDD

V1.1 2021.10.26 (Load= Ω Fsw=480kHz LPD Mode (PVDD=1 V, Load= Ω Fsw=480kHz) Figure Output Power vs PVDD Figure THD+N vs Frequency (PVDD=1 V, Load= Ω Fsw =480kHz) (PVDD= V, Load= Ω Fsw=480kHz) Figure THD+N vs Frequency Figure THD+N vs F requency (PVDD= V, Load= Ω Fsw=480kHz) (PVDD=1 V, Load= Ω Fsw =480kHz) Figure THD+N vs Output Power Figure THD+N vs Output Power (PVDD=1 V, Load= Ω Fsw=480kHz) (PVDD= V, Load= Ω Fsw=480kHz) Figure THD+N vs Output Power Figure THD+N vs Output Power

V1.1 2021.10.26 (PVDD= V, Load= Ω Fsw=480kHz) (PVDD= V, Load= Ω Fsw=480kHz) Figure THD+N vs Output Power Figure Efficie ncy vs Output Power (PVDD= V, Load= Ω Fsw=480kHz) (PVDD= V, Load= Ω Fsw=480kHz) Figure Efficiency vs Output Power Figure Efficiency vs Output Power (PVDD= V, Load= Ω Fsw=480kHz) (PVDD= V, Load= Ω Fsw=480kHz) Figure Efficiency vs Output Power Figure Efficiency vs Output Power 9.3 单 通道 并行 桥式输出 P BTL 曲线 LPD 模式 室温 测量基于 ACM8625EVM 评估版和 Audio Precision System 2722 （内部使用 kHz brick wall filter PWM 调制方式采用低功耗模式（ LPD mode ） ， Class D 的环路带宽设置为 kHz ，开关频率设置 为 480kHz.

V1.1 2021.10.26 (Load=4 Ω Fsw=480kHz , LPD M ode (Load= Ω Fsw=480kHz , LPD M ode) Figure Output Power vs PVDD Figure THD+N vs Output Power (Load= Ω Fsw=480kHz LPD Mode (Load= Ω Fsw=480kHz LPD Mode Figure THD+N vs Output Power Figure THD+N vs Output Power 10. 细节描述 10.1 总述 ACM8625 架构上包含 个主要模块，集成模块保障了音频质量、更加灵活和易用。 个模块如下： 一个双通道 DAC 一个音效调节器 一个灵活的闭环功放 一个 I C 控制和通信模块 芯片需要两个电源工作， 一个是 D VDD ， 主要是给低功耗的数字电路供电。 另外一个电源是功率电源 P VDD 主要是给功放提供功率电源。内部还会产生两个 L DO ，一路是 P VDD 降压到 V 给 VREG_ AVDD 供电，还有 一路是降压到 V 给 VREG_ DVDD 供电

V1.1 2021.10.26 10.2 功能模块 ACM8625 Digital Audio I/F I2S / TDM / LJ / RJ DGND DVDD VREG_DVDD GPIO3 FSYNC BCLK SDIN GPIO1 OUT_L+ PGND I2C Control Audio Effect Tuning DAC Σ Δ Class D Modulator Full Bridge Power Stage Digital Regulator Fault Handling OC / OT / DC / OVUV / Clock Error IO PDN ADR SDA SCL Typ 1.8V VREG_ A VDD Analog Regulator Typ PVDD AGND OUT_L BST _L+ BST OUT_ R OUT_ BST R BST R Closed Loop Closed Loop Serial Audio Output GPIO Figure 功能模块图 10.3 时钟 主时钟 Main Clocks ACM8625 的时钟系统比较丰富 ，且简单易用 串行音频接口典型的有三个接口： BCLK FSYNC /LRCLK (Left/Right Word Clock and Frame Sync) SDIN ( 输入数据 芯片内部的 P LL 采用 B CLK 作为参考时钟， 根据 内部数字音频处理 和 D AC 的要求， 会基于参考时钟产生更高 频的时钟。 ACM8625 集成音频采样率的检测电路，能够自动获得采样率。 支持 音频信号采用率 32kHz, 44.1kHz 48kHz, 88.2kHz 96kHz , 176.4 192kHz 采样率的检测能够自动调整 内部 SRC 满足内部音频信号处理和 D AC 的时钟要 串行音频端口 时钟频率 串行音频端口是三线端口， 分别是 FSYNC LRCLK , BCLK 和 SDIN. BCLK 是位时钟 是同步信号 （也叫 S CK,SCL 用于把 S DIN 上的数据写入串行移位寄存器 A CM8625 的数据写入是在 B CLK 的上升沿时写入的。 FSYNC/LRCLK 是 左右声道选择信号，或者在 T DM 模式时作为帧同步信号。 Table 数据格式 位深和时钟频率 格式 数据位 MAXIMUM LRCLK/FS FREQUENCY (kHz) BCLK RATE (Fs) I S/LJ/RJ 32,24,20,16 32 to 192 64,32

V1.1 2021.10.26 TDM 32,24,20,16 128 44.1/48 128,256,512 128,256 192 128 When clock halt, non supported BCLK to FSYNC /LRCLK ratio is detected, the device reports clock error in Register 0x18 in Page0. 时钟停摆 自动恢复 当没有信号输入时， 一些主 处理器 会停止 I S 时钟。 当时钟停止时， 芯片会把所有 输出 通道 （输出功率管） 设置为 高阻状态，并输出时钟错误报告，错误报告在寄存器 。当时钟 恢复 ，芯片会自动返回原来的状 态 ，输出通道（输出功率管）重新打开 采样率动态变化 ACM86 支持 FSYNC /LRCLK 动态更改。例如 FSYNC /LRCLK 从 32kHz 改为 48kHz 或者 96kHz 时，在变更新 采样率之前，主程序需要把 FSYNC /LRCLK 停止 ms 以上。 音频数据端口 数据格式和位深 该芯片支持行业标准音频数据格式，包括标准 I 左对齐 右对齐和 TDM/DSP 数据 数据格式的选择在 Page0 页的寄存器 0x07 里面 如果 TDM/DSP 模式下 FSYNC/LRCLK 的高宽度小于 BCLK 的 个周期，则寄存 器 Page0/0x07 D[5:4] 应设置为 所有格式都必须是 进制的补码， MSB first 音频数据， 位的音频数据 都可以。在 T able1 中列出了所有支持的数据格式，字节长度和采样率。在图 到 图 列出了格式的细节 要求。 字节长度可以通过寄存器 Page0/0x07 D[1:0] 选择。数据移位可以通过寄存器 Page0/0x08 选择。 LRCLK/FS SCLK Audio data word = 16 bit, SCLK = 32, 64f s DATA MSB LSB MSB LSB Audio data word = 24 bit, SCLK = 64f s DATA MSB LSB MSB LSB Audio data word = 32 bit, SCLK = 64f s DATA MSB LSB MSB LSB 1 t S Left channel Right channel I S Data Format; L channel = LOW, R channel = HIGH Figure I S Audio Data Format

V1.1 2021.10.26 LRCLK/FS SCLK Audio data word = 16 bit, SCLK = 32, 64f s DATA MSB LSB MSB LSB Audio data word = 24 bit, SCLK = 64f s DATA MSB LSB MSB LSB Audio data word = 32 bit, SCLK = 64f s DATA MSB LSB MSB LSB 1 t S Left channel Right channel Figure Left Justified Audio Data Format LRCLK/FS SCLK Audio data word = 16 bit, SCLK = 32, 64f s DATA MSB LSB MSB LSB Audio data word = 24 bit, SCLK = 64f s DATA MSB LSB MSB LSB Audio data word = 32 bit, SCLK = 64f s DATA MSB LSB MSB LSB 1 t S Left channel Right channel Right Justified Data Format; L channel = HIGH, R channel = LOW Figure Right Justified Audio Data Format

V1.1 2021.10.26 LRCLK/FS SCLK Audio data word = 16 bit, Offset = 0 DATA MSB LSB MSB LSB Audio data word = 24 bit, Offset = 0 DATA MSB LSB MSB LSB Audio data word = 32 bit, Offset = 0 DATA MSB LSB MSB LSB 1 t S TDM Data Format with OFFSET = 0 Data Slot1 Data Slot2 Data Slot1 Data Slot2 In TDM Modes, Duty Cycle of LRCLK/FS should be 1 SCLK at minimum. Rising edge is considered frame start Figure TDM 1 Audio Data Format LRCLK/FS SCLK Audio data word = 16 bit, Offset = 0 DATA MSB LSB MSB LSB Audio data word = 24 bit, Offset = 0 DATA MSB LSB MSB LSB Audio data word = 32 bit, Offset = 0 DATA MSB LSB MSB LSB 1 t S TDM Data Format with OFFSET = 1 Data Slot1 Data Slot2 Data Slot1 Data Slot2 In TDM Modes, Duty Cycle of LRCLK/FS should be 1 SCLK at minimum. Rising edge is considered frame start Data Slot1 Data Slot2 OFFSET = 1 Figure TDM 2 Audio Data Format 10.4 电源选择 为了系统设计方便， ACM8625 除了功率电源 P VDD (4.5V~26. 之外，还需要一个 3.3V 或 1.8V 芯片还

V1.1 2021.10.26 有两组内部的 L DO 给 gate drive 电路和内部电路供电，对应的外部管脚需要一组旁路电容。两组 L DO 不建 议给其他器件使用，否则会降低 内部 L DO 的性能 影响输出音频质量 。另外，需要浮动电源的，例如高栅极 驱动器，都需要几个外部电容做自举电容用。 为了良好的电气特性和声学特性，输出端的 P WM 信号采用 完全相同但是相互独立的半桥模式。因此每个输出有单独的自举管脚 (BST_x) 特别需要注意的是，所有的 去耦电容都要 尽可能的 靠近对应的管脚摆放。 10.5 增益设置 如下图所示， A CM8625 的路径包括数字输入，数字路径，数字转 P WM gate driver 驱动，功放级，还有从 输出反馈环路。增益分成两个部分，一个是数字增益，一个是后端的模拟增益。 Serial Audio Interface DC Blocking Volume Control EQ/DRC/Mixer Interpolation Filter Serial Audio In Digital to PWM Conversion Gate Drivers Gate Drivers Full Bridge Power Stage L Full Bridge Power Stage R Feedback Feedback Digital Gain Analog Gain PWM Audio Out Figure Gain Structure 数字增益部分包含音量控制器和 EQ/DRC/Mixer. 音量控制器默认设置是 0dB EQ/DRC/Mixer 默认是 by pass. 功放的模拟增益设置是用输出幅度衡量 A 额 rms) V AMP =Input + 数字增益 模拟增益 dBV 其中 V AMP 是功放的输出幅度，单位是 dBV RMS 输入是数字输入相对于 0dBFS 的振幅，单位是 dB 数字增益是数字音量控制设置，从 110dB 到 24dB. 模拟增益设置从 26.38dB, 25.88 dB, 25.38dB 到 10.88dB ，每个 0.5dB 一个 挡位 Table 2 增益在 dBV RMS 和 V PEAK. 对应关系如下表 Table 2 Amplifier Gain Settings 模拟增益 (Register 0x02h in Page0) 全幅输出 dBV RMS V PEAK 00000 26. 29.5 00001 25.88 27.84 00010 25.38 26.3 00011 24.88 24.8 1110 19.38 13.17 01111 18.88 12.44 10000 18.38 11.74 11111 10.88 4.95 10.6 保护机制 ACM8625 的保护机制有温度保护，短路保护，欠压保护，过压保护，直流输出保护， 时钟错误侦测等保护

V1.1 2021.10.26 电路。一旦发生错误，错误日志输出在寄存器 0x17h 0x19h Page0 ） 。这些错误通过正确设置寄存器 0x0Ah 和 0x0Ch Page0 ） ，把 GPIO0/1 脚拉到 DGND 。通过改写寄存器 0x01h Page0 ）中的 bit 改为 而清空这些错误日志。 过温保护 内部结温超过 C 时芯片就会关掉，当回落到 150 C 时才会恢复。 温度浮动会有 的误差范围。通过改写寄存器 0x11h 的 Bi 到 ，使得过温保护自动恢复。 短路保护。 当输出端短路， 或者输出端短路到 G ND/PVDD 时， 短路保护电路会启动电路保护。 对于 的正常应用，流经功率管电流应该不大于 。否则，短路保护 电路将会把 FAULT 脚 (GPIO 脚 拉 到 DGND ，关掉输出。 PVDD 过压保护。 供电电压超过 A CM8625 就会关闭功放输出端。当回落到 时，才会恢复 正常工作。 PVDD 欠压保护。 PVDD 低于 4V, 芯片关闭输出，回升到 时恢复正常工作。 喇叭直流检测保护。 输出检测到直流电压超过 超过 ms ，芯片启动直流保护，关掉输出端。这 种错误移除后，通过改写寄存器 0x0 h 中的 Bi 改到 ，清除错误。或者芯片保持输出阶段在 高阻状态。 时钟错误检测。检测到时钟停止，不支持 BCLK 到 FSYNC /LRCLK 被检测，芯片在寄存器 x18 输出错误 报告。错误移除时，器件恢复正常模式。 10.7 扩 频技术 ACM8625 采用 扩 频技术降低 E MI 干扰。通过寄存器 0x0Eh 进行配置，默认是关闭的。 虽然各种情形不能 一概而论，但在功率和喇叭线长一定的情况下，可以用 扩 频技术节省电感（磁珠电容取代 电感电容 电路） 。 10.8 I C 设备地址 ACM8625 的 I 地址有 个 bit s 个 b its (MSBs) 预设定为 01011 (0x5x) 。后面两个 b its 是设备选择位， 用户可以通过下表 中的 A DR 脚自定义。 Table 3 I C 设备地址配置 ADR PIN Configuration MSBs User Define LSB Device Write Address 4.7k Ω to DVDD R/W 0x58 k Ω to DVDD R/W 0x5a k Ω to DVDD R/W 0x5c 120 k Ω to DVDD R/W 0x5e

V1.1 2021.10.26 10.9 启动序列 配置 A DR/GPIO2 脚，给 I C 配置正确的 器件 地址。 提供电源 C 通信需要电源 D VDD 所有电源 PVDD 和 DVDD 稳定后，把 P DN 脚拉高。 根据用户需求通过 I C 控制口配置地址，配置前确保 P DN 脚已经拉高。 芯片进入正常操作模式。 Enable Digital ms for device settle down Coeff Initialization and Mode Configuration Play 0 ns 0 ns 0 ns DVDD PVDD PDN I C Notes: 1) 0ns means no sequence requirement 2) I C communication and internal Digital processing work in DVDD domain, no PVDD required Initialization 1 ms Figure 启动时序 10.10 关机时序 从正常模式开始。 通过修改寄存器 04h 或者拉低 P DN 脚让芯片进入数字关机状态。 等待 至少 6ms 时间取决于 FSYNC 频率 数字音量 和下降沿时间 关闭电源。 芯片进入完全关机状态。 Before PVDD/DVDD power down, Class D Output driver needs to be disabled by PDN or by I At least 6ms delay needed based on LRCLK (Fs) = 48kHz,Digital volume ramp down update every sample period, decreased by 0.5dB for each update, digital volume =24dB. 6ms 0ms PDN PVDD I C DVDD 4.5V I C I C I C Output Hi Z command 6ms Figure 关机时序

V1.1 2021.10.26 11. 立体声典型应用图 PVDD PVDD OUT_L+ BST_L+ PGND OUT_L BST_L BST_R OUT_R PGND BST_R+ OUT_R+ PVDD PVDD PVDD PVDD OUT_L+ BST_L+ PGND OUT_L BST_L BST_R OUT_R PGND BST_R+ OUT_R+ PVDD DGND DVDD ADR/GPIO2 VREG_DVDD DGND FSYNC BCLK SDIN GPIO1 SDA SCL PDN VREG_AVDD AGND 0.1 μ F μ F 3.3V 3.3V 3.3V 3.3V 3.3V 100 μ F 0.1 μ F 100 μ F 0.1 μ F μ H μ H μ H μ H 0.68 μ F 0.68 μ F 0.68 μ F 0.68 μ F L Channel R Channel 4.7k Ω 4.7k Ω 4.7k Ω 4.7k Ω 12. P BTL 单通道典型应用 PVDD PVDD OUT_L+ BST_L+ PGND OUT_L BST_L BST_R OUT_R PGND BST_R+ OUT_R+ PVDD PVDD PVDD PVDD OUT_L+ BST_L+ PGND OUT_L BST_L BST_R OUT_R PGND BST_R+ OUT_R+ PVDD DGND DVDD ADR/GPIO2 VREG_DVDD DGND FSYNC BCLK SDIN GPIO1 SDA SCL PDN VREG_AVDD AGND 0.1 μ F μ F 3.3V 4.7k Ω 3.3V 4.7k Ω 3.3V 4.7k Ω 3.3V 4.7k Ω 3.3V 100 μ F 0.1 μ F 100 μ F 0.1 μ F μ H μ H 0.68 μ F 0.68 μ F Woofer μ H 0.68 μ F μ H 0.68 μ F

V1.1 2021.10.26 13. 寄存器查询 13.1 Control Registers on Page0 Offset Acronym Register Name Reset Value 0x01 AMP_CTRL1 F SW PWM switching frequency , Fault clear , PBTL/BTL 0x00 0x02 AMP_CTRL2 Analog gain 0x00 0x03 A MP _CTRL Loop bandwidth, PWM channels phase control 0x00 0x04 STATE_CTRL Reset, Separate channel Hi Z Mute, State Control 0x00 0x05 PROCESSING _CTRL1 AGL, D RB , Hybrid, Post EQ, Sub CH bypass control 0x06 PROCESSING _CTRL2 Processing flow selection and low power mode selection 0xF0 0x07 I2S_DATA_FORMAT1 I2S data format, length, FSYNC 0x02 0x08 I2S_DATA_FORMAT2 I2S Shift bits 0x00 0x09 I2S_DATA_FORMAT3 R eserved 0x0 0x0A GPIO2_CTRL SDOUT (GPIO2) enable and function selection 0x29 0x0B GPIO1_CTRL ADR (GPIO1) enable and function selection 0x2B 0x0C GPIO1_FAULT_SEL Clipping, OTW, OTSD, Clock Fault, PVDD UV/OV, DC, OC selection 0xFF 0x0D GPIO2_FAULT_SEL Clipping, OTW, OTSD, Clock Fault, PVDD UV/OV, DC, OC selection 0xFF 0x0E SS_CTRL Spread spectrum setting 0x00 0x0F VOLUME_CTRL_L Volume control for left channel 0x10 VOLUME_CTRL_R Volume control for right channel 0x11 MSIC_CTRL Fault latch selection, OTSD auto recovery enable 0x03 0x12 I2S_CLK_FORMAT_RPT1 BCLK ratio (MSB), Sample rate detect 0x00 0x13 I2S_CLK_FORMAT_RPT2 BCLK ratio (LSB) 0x00 0x15 DIEID_RPT DIE ID 0x00 0x16 STATE_RPT State report 0x00 0x17 FAULT_RPT1 OTSD, PVDD OV/UV, DC, OC 0x00 0x18 FAULT_RPT2 Clock fault, E Qs write error 0x00 0x19 FAULT_RPT3 Clipping, OTW 0x00 0x7E XOR_CHECKSUM XOR Checksum 0x00 0x7F CRC_CHECKSUM CRC Checksum 0x00 .1.1 Register 1 AMP_CTRL1 (Offset=1h) [Reset=0x00] FAULT_CLR RESERVED FSW_SWL PBTL R/W R R/W R/W Bit Field Type Reset

Description

FAULT_CLR R/W Once write this bit to 1, device will clear analog fault , this bit is auto clear

V1.1 2021.10.26 RESERVED R 000 These bits are reserved FSW_SEL R/W 000 000: 384kHz 001: 260kHz 010: 480kHz 011: 576kHz 100: 768kHz PBTL R/W 0: BTL Mode 1: PBTL Mode , PBTL can be set when device is in digital off state .1. Register 2 AMP_CTRL2 (Offset=2h) [Reset=0x00] RESERVED ANA_GAIN R R/W Bit Field Type Reset R 000 These bits are reserved ANA_GAIN R/W 00000 Analog Gain Control, with 0.5dB per step. These bits control the analog gain. 00000: 0dB (29.5Vp/FS) 00001: 0.5dB 00010: 1dB 11111: 15.5dB .1. Register 3 AMP_CTRL3 (Offset=3h) [Reset=0x00] RESERVED CH_PHASE_CTL R ESERVED BW_CTRL R R R R/W Bit Field Type Reset R These bits are reserved CH_PHASE_CTRL R/W out phase in phase BW_CTRL R/W 000 000: 75kHz 001: 90kHz 010: 105kHz 011: 125kHz 100: 155kHz 101: 180kHz 110 : 220kHz

V1.1 2021.10.26 111: 265kHz .1. Register 4 STATE_CTRL (Offset=4h) [Reset=0x00] RST_REG REST_MOD CH_L_HIZ CH_R_HIZ MUTE_L MUTE_R CTRL_STATE R/W R/W R/W R/W R/W R/W R/W Bit Field Type Reset RST_REG R/W Register Reset 0: Normal 1: Reset Register RST_MOD R/W Signal path Reset 0: Normal 1: Reset Signal path CH_L _HIZ R/W Force Channel L s output drive r into Hi Z state 0: Normal State 1: Change L channel s output driver into Hi Z state CH_R_HIZ R/W Force Channel R s output drive r into Hi Z state 0: Normal State 1: Change R channel s output driver into Hi Z state MUTE_L R/W MUTE L Channel Normal 1: Mute L Channel MUTE_R R/W MUTE R Channel 0: Normal 1: Mute R Channel CTRL_STATE R/W 00: Digital Off 01: Analog off 10: Driver Off (Hiz) 11: Play .1. Register PROCESSING _CTRL (Offset= 5h) [Reset=0x AGL_BP DRB _BP RESERVED POST_EQ_BP RESERVED SUB_CH_BP P ROCESSING _BP R/W R/W R R/W R R/W R/W Bit Field Type Reset AGL_BP R/W 0: Enable AGL 1: Bypass AGL D RB _BP R/W 0: Enable D RB

V1.1 2021.10.26 Bit Field Type Reset 1: Bypass D RB RESERVED R This bit is reserved POST_EQ_BP R/W 0: Enable Post EQ 1: Bypass Post EQ RESREVED R This bit is reserved SUB_CH_BP R/W 0: Enable Sub Channel Processing 1: Bypass Sub Channel Processing P ROCESSING _BP R/W 0: Enable audio effect tuning Bypass all audio effect tuning .1. Register 6 PROCESSING _CTRL (Offset=6h) [Reset=0xF0] RESERVED POWER_ SAVE_ DOWN PLL _CLK_DIV R/W REAL_96KHZ R R/W R/W Bit Field Type Reset R These bits are reserved POWER_ SAVE_ DOWN R/W when have clock fault, device will not shut down analog and digital, only shut down driver when have clock fault, device will shut down analog and digital and driver PLL _CLK_DIV R/W high PLL frequency middle PLL frequency low PLL frequency 1: low PLL frequency REAL_96KHZ R/W 48kHz internal processing 96kHz internal processing .1. Register 7 I2S_DATA FORMAT1 (Offset=7h) [Reset=0x02] 44K_INPUT 44K_EN I2S_DATA_FORMATI I2S_FSYNC_PULSE I2S_WORD_LENGTH R/W R/W R/W R/W R/W Bit Field Type Reset 44K_INPUT R/W 48K/96K/192K input 44.1K/88.2K /176.4K input 44K_EN R/W disable 44k input enable 44k input I2S_DATA_FORMAT R/W 00: I2S

V1.1 2021.10.26 Bit Field Type Reset 01: TDM/DSP 10: RTJ 11: LTJ I2S_FSYNC_PULSE R/W 01: FSYNC pulse <8 BCLK. If the high width of LRCLK/FSYNC in TDM/DSP mode is less than 8 cycles of BCLK, these two bits need set to 01. Others: These bits are reserved I2S_WORD_LENGTH R/W I2S Word length. These bits control both input and output audio interface sample word lengths for DAC operation. 00: 16 bits 01: 20 bits 10: 24 bits 11: 32 bits .1. Register 8 I2S_DATA FORMAT2 (Offset=8h) [Reset=0x00] I2S_ LEFT_ BITS_SHIFT R/W Bit Field Type Reset I2S_ LEFT_ BIT_SHIFT R/W 00000000 Control the offset of Left Channel audio data in the audio frame for both input and output. The offset is defined as the number of BLCK from the starting (MSB) of audio frame to the starting of the desired audio sample. 00000000 : offset = 0 BCLK (no offset) 00000001: offset = 1 BCLK 11111111: offset = 256 BCLK .1. Register 9 I2S_DATA FORMAT3 (Offset=9h) [Reset=0x0 RESERVED R Bit Field Type Reset R 00000000 T hese bits are rese r ved.

V1.1 2021.10.26 .1. Register 1

0 GPIO1

_CTRL (Offset=0Ah) [Reset=0x29] RESERVED GPIO1 _OE GPIO1 _FUNC_SEL R R/W R/W Bit Field Type Reset R These bits are reserved GPIO1 _OE R/W GPIO1 is input GPIO is output GPIO _FUNC_SEL R/W 01001 DEFAULT is SDOUT 0000: off(low) 0001: d igital off 0010: analog off 0011: driver off 0100: mute right 0101: mute left 0110: clock invalid flag (clock error or clock missing) 0111: pll lock flag 1000: GPIO 1 as WARNZ output 1001: serial audio interface data output (SDOUT) 1011: GPIO1 as FAULTZ output 1100: resetz .1. Register 11 GPIO2 _CTRL (Offset=0Bh) [Reset=0x2B] RESERVED GPIO2 _OE GPIO1_FUNC_SEL R R/W R/W Bit Field Type Reset R These bits are reserved GPIO2 _OE R/W GPIO2 is input GPIO2 is output GPIO2 _FUNC_SEL R/W 0101 DEFAULT is FAULT pin 0000: off(low) 0001: d igital off 0010: analog off 0011: driver off 0100: mute right 0101: mute left 0110: clock invalid flag (clock error or clock missing) 0111: pll lock flag

V1.1 2021.10.26 Bit Field Type Reset 1000: gpio1 as WARNZ output 1001: serial audio interface data output (SDOUT) 1011: GPIO as FAULTZ output 1100: resetz .1. Register 12 GPIO1_ FAULT_SEL (Offset=0Ch) [Reset=0xFF] CLIP OTW OTSD CLK_FAULT PVDD_UV PVDD_OV DC OC R/W R/W R/W R/W R/W R/W R/W R/W Bit Field Type Reset 0: Mask; 1: Report OTW R/W 0: Mask; 1: Report OTSD R/W Mask; 1: Report CLK_FAULT R/W 0: Mask; 1: Report PVDD_UV R/W 0: Mask; 1: Report PVDD_OV R/W 0: Mask; 1: Report DC R/W 0: Mask; 1: Report OC R/W 0: Mask; 1: Report .1. Register 13 GPIO2_FAULT_SEL (Offset=0Dh) [Reset=0xFF] CLIP OTW OTSD CLK_FAULT PVDD_UV PVDD_OV DC OC R/W R/W R/W R/W R/W R/W R/W R/W Bit Field Type Reset 0: Mask; 1: Report OTW R/W 0: Mask; 1: Report OTSD R/W 0: Mask; 1: Report CLK_FAULT R/W 0: Mask; 1: Report PVDD_UV R/W 0: Mask; 1: Report PVDD_OV R/W 0: Mask; 1: Report DC R/W 0: Mask; 1: Report OC R/W 0: Mask; 1: Report

V1.1 2021.10.26 .1. Register 14 SS_CTRL (Offset=0Eh) [Reset=0x00] RESERVED RDM_EN TRI_EN R R/W R/W Bit Field Type Reset R 00000 These bits are reserved RDM_EN R/W R andom SS disable R andom SS enable TRI_EN R/W Triangle SS disable Triangle SS enable .1. Register 15 VOLUME_CTRL_L (Offset=0Fh) [Reset=0x VOL_L R/W Bit Field Type Reset VOL_L R/W 11010000 Volume control for left channel. 00000000: 104 dB 1010 00: 0dB 11010001: 0.5dB 11111111: dB .1. Register 16 VOLUME_CTRL_R (Offset=10h) [Reset=0x VOL_R R/W Bit Field Type Reset VOL_R R/W 11010000 Volume control for left channel. 00000000: 104dB 1010 00: 0dB 11010001: 0.5dB 11111111: 24dB

V1.1 2021.10.26

V1.1 2021.10.26 .1. Register 17 MISC_CTRL (Offset=11h) [Reset=0x03 RESERVED OTSD_AUTO_REC GPIO2_FAULT_LATCH GPIO1_FAULT_LATCH R R/W R/W R/W Bit Field Type Reset R ESERVED R 0000 OTSD_AUTO_REC R/W OT auto recovery disable OT auto recovery enable GPIO2_FAULT_LATCH R/W GPIO2 report fault not latched GPIO2 report fault latched GPIO1_FAULT_LATCH R/W GPIO1 report fault not latched GPIO1 report fault latched .1. Register 18 I2S_CLK_FORMAT_RPT1 (Offset=12h) [Reset=0x00] RESERVED BCLK_RATIO_HIGH FS_DET R R R Bit Field Type Reset R These bit s are reserved B CLK_RATIO_HIGH R These bits indicate the BCLK ratio, the number of BCLK in one audio frame. BC L K=32FS 512FS MSB B it [9 8]. FS_DET R 0000 These bits indicate the currently detected audio sample rate. 110 32KHZ 000: 44.1KHZ 001: 48KHZ 010: 88.2KHZ 011: 96KHZ 100: 176.4KHZ 101: 192KHZ

V1.1 2021.10.26 .1. Register 19 I2S_CLK_FORMAT_RPT2 (Offset=13h) [Reset=0x00] BCLK_RATIO R Bit Field Type Reset BCLK_RATIO R 000000 These bits indicate the BCLK ratio, the number of BCLK in one audio frame. 00000000: 00000001: 11111111: .1. Register 20 DIEID_RPT (Offset=15h) [Reset=0x00] DIEID_RPT R Bit Field Type Reset DIE_ID R 00000000 DIE ID .1. Register 21 STATE_RPT (Offset=16h) [Reset=0x00] RESERVED STATE_RPT R R Bit Field Type Reset R 000000 These bits are reserved STATE_RPT R 00: D igital Off 01: Analog Off 10: Driver Off (Hiz) 11: Play

V1.1 2021.10.26 .1. Register 22 FAULT_RPT1(Offset=17h) [Reset=0x00] RESERVED OTSD PVDD_OV PVDD_UV CH2_DC CH1_DC CH2_OC CH _OC R R R R R R R R Bit Field Type Reset R This bit is reserved OTSD R 0: Normal 1: Over temperature shutdown fault report PVDD_OV R 0: Normal 1: PVDD over voltage fault report PVDD_UV R 0: Normal 1: PVDD under voltage fault report CH2_DC R 0: Normal 1: CH2 speaker DC fault report CH1_DC R 0: Normal 1: CH1 speaker DC fault report CH2_OC R 0: Normal 1: CH2 over current fault report CH1_OC R 0: Normal 1: CH1 over current fault report .1. Register 23 FAULT_RPT2(Offset=18h) [Reset=0x00] RESERVED CLK_FAULT RESERVED R R R Bit Field Type Reset R 00000 This bit is reserved CLK_FAULT R Normal 1: Clock fault report RESERVED R This bit is reserved

V1.1 2021.10.26 .1. Register 24 FAULT_RPT3(Offset=19h) [Reset=0x00] RESERVED CH2_CLIP CH1_CLIP OTW R R R R Bit Field Type Reset R 00000 This bit is reserved CH2_CLIP R Normal 1: Channel 2 clipping CH1_CLIP R 0: Normal 1: Channel 1 clipping OTW R 0: Normal 1: Over temperature warning .1. Register 25 XOR_CHECKSUM(Offset=7Eh) [Reset=0x00] XOR_CHECKSUM R Bit Field Type Reset XOR_CHECKSUM R XOR checksum result .1. Register 26 CRC_CHECKSUM(Offset=7Fh) [Reset=0x00] CRC_CHECKSUM R Bit Field Type Reset CRC_CHECKSUM R CRC checksum result

V1.1 2021.10.26 14. 封装尺寸