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H8S-2427 RENESAS | Alldatasheet

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Technical content

User’s Manual表紙 H8S/2427、H8S/2427R、H8S/2425 グループ ユーザーズマニュアル ハードウェア編 Rev.3.00 2012.09 ルネサス 16 ビットシングルチップマイクロコンピュータ H8S ファミリ／H8S/2400 シリーズ H8S/2427 R4F2427 H8S/2427R R4F2427R H8S/2425 R4F2425 www.renesas.com 本資料に記載の全ての情報は本資料発行時点のものであり、ルネサス エレクトロニクスは、 予告なしに、本資料に記載した製品または仕様を変更することがあります。 ルネサス エレクトロニクスのホームページなどにより公開される最新情報をご確認ください。 改訂一覧は改訂箇所をまとめたものであり、 詳細については必ず本文の内容をご確認ください。

ご注意書き １． 本資料に記載された回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動作 例、応用例を説明するものです。お客様の機器・システムの設計において、回路、ソフトウ ェアおよびこれらに関連する情報を使用する場合には、お客様の責任において行ってくださ い。これらの使用に起因して、お客様または第三者に生じた損害に関し、当社は、一切その 責任を負いません。 ２． 本資料に記載されている情報は、正確を期すため慎重に作成したものですが、誤りがないこ とを保証するものではありません。万一、本資料に記載されている情報の誤りに起因する損 害がお客様に生じた場合においても、当社は、一切その責任を負いません。 ３． 本資料に記載された製品デ－タ、図、表、プログラム、アルゴリズム、応用回路例等の情報 の使用に起因して発生した第三者の特許権、著作権その他の知的財産権に対する侵害に関し、 当社は、何らの責任を負うものではありません。当社は、本資料に基づき当社または第三者 の特許権、著作権その他の知的財産権を何ら許諾するものではありません。 ４． 当社製品を改造、改変、複製等しないでください。かかる改造、改変、複製等により生じた 損害に関し、当社は、一切その責任を負いません。 ５． 当社は、当社製品の品質水準を「標準水準」および「高品質水準」に分類しており、 各品質水準は、以下に示す用途に製品が使用されることを意図しております。 標準水準： コンピュータ、OA機器、通信機器、計測機器、AV機器、 家電、工作機械、パーソナル機器、産業用ロボット等 防災・防犯装置、各種安全装置等 当社製品は、直接生命・身体に危害を及ぼす可能性のある機器・システム（生命維持装置、 人体に埋め込み使用するもの等） 、もしくは多大な物的損害を発生させるおそれのある機 器・システム（原子力制御システム、軍事機器等）に使用されることを意図しておらず、使 用することはできません。 たとえ、意図しない用途に当社製品を使用したことによりお客様 または第三者に損害が生じても、当社は一切その責任を負いません。 なお、ご不明点がある 場合は、当社営業にお問い合わせください。 ６． 当社製品をご使用の際は、当社が指定する最大定格、動作電源電圧範囲、放熱特性、実装条 件その他の保証範囲内でご使用ください。当社保証範囲を超えて当社製品をご使用された場 合の故障および事故につきましては、当社は、一切その責任を負いません。 ７． 当社は、当社製品の品質および信頼性の向上に努めていますが、半導体製品はある確率で故 障が発生したり、使用条件によっては誤動作したりする場合があります。また、当社製品は 耐放射線設計については行っておりません。当社製品の故障または誤動作が生じた場合も、 人身事故、火災事故、社会的損害等を生じさせないよう、お客様の責任において、冗長設計、 延焼対策設計、誤動作防止設計等の安全設計およびエージング処理等、お客様の機器・シス テムとしての出荷保証を行ってください。特に、マイコンソフトウェアは、単独での検証は 困難なため、お客様の機器・システムとしての安全検証をお客様の責任で行ってください。 ８． 当社製品の環境適合性等の詳細につきましては、製品個別に必ず当社営業窓口までお問合せ ください。ご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用される 環境関連法令を十分調査のうえ、かかる法令に適合するようご使用ください。お客様がかか る法令を遵守しないことにより生じた損害に関して、当社は、一切その責任を負いません。 ９． 本資料に記載されている当社製品および技術を国内外の法令および規則により製造・使用・ 販売を禁止されている機器・システムに使用することはできません。また、当社製品および 技術を大量破壊兵器の開発等の目的、軍事利用の目的その他軍事用途に使用しないでくださ い。当社製品または技術を輸出する場合は、「外国為替及び外国貿易法」その他輸出関連法 令を遵守し、かかる法令の定めるところにより必要な手続を行ってください。 10． お客様の転売等により、本ご注意書き記載の諸条件に抵触して当社製品が使用され、その使 用から損害が生じた場合、当社は何らの責任も負わず、お客様にてご負担して頂きますので ご了承ください。 11． 本資料の 全部または一部を当社の文書による事前の承諾を得ることなく転載または複製する ことを禁じます。 注1. 本資料において使用されている「当社」とは、ルネサス エレクトロニクス株式会社およびル ネサス エレクトロニクス株式会社がその総株主の議決権の過半数を直接または間接に保有 する会社をいいます。 注2. 本資料において使用されている「当社製品」とは、注１において定義された当社の開発、製 造製品をいいます。 (2012.4)

製品ご使用上の注意事項 ここでは、マイコン製品全体に適用する「使用上の注意事項」について説明します。個別の使用上の注意 事項については、本文を参照してください。なお、本マニュアルの本文と異なる記載がある場合は、本文の 記載が優先するものとします。 1. 未使用端子の処理 【注意】未使用端子は、本文の「未使用端子の処理」に従って処理してください。 CMOS 製品の入力端子のインピーダンスは、一般に、ハイインピーダンスとなっています。未使用 端子を開放状態で動作させると、誘導現象により、LSI 周辺のノイズが印加され、LSI 内部で貫通電 流が流れたり、入力信号と認識されて誤動作を起こす恐れがあります。未使用端子は、本文「未使用 端子の処理」で説明する指示に従い処理してください。 2. 電源投入時の処置 【注意】電源投入時は，製品の状態は不定です。 電源投入時には、LSI の内部回路の状態は不確定であり、レジスタの設定や各端子の状態は不定で 外部リセット端子でリセットする製品の場合、電源投入からリセットが有効になるまでの期間、端子 の状態は保証できません。 同様に、内蔵パワーオンリセット機能を使用してリセットする製品の場合、電源投入からリセットの かかる一定電圧に達するまでの期間、端子の状態は保証できません。 3. リザーブアドレスのアクセス禁止 【注意】リザーブアドレスのアクセスを禁止します。 アドレス領域には、将来の機能拡張用に割り付けられているリザーブアドレスがあります。これらの アドレスをアクセスしたときの動作については、保証できませんので、アクセスしないようにしてく ださい。 4. クロックについて 【注意】リセット時は、クロックが安定した後、リセットを解除してください。 プログラム実行中のクロック切り替え時は、切り替え先クロックが安定した後に切り替えてくださ リセット時、外部発振子（または外部発振回路）を用いたクロックで動作を開始するシステムでは、 クロックが十分安定した後、リセットを解除してください。また、プログラムの途中で外部発振子 （または外部発振回路）を用いたクロックに切り替える場合は、切り替え先のクロックが十分安定し てから切り替えてください。 5. 製品間の相違について 【注意】型名の異なる製品に変更する場合は、製品型名ごとにシステム評価試験を実施してくださ 同じグループのマイコンでも型名が違うと、内部 ROM、レイアウトパターンの相違などにより、電 気的特性の範囲で、特性値、動作マージン、ノイズ耐量、ノイズ輻射量などが異なる場合がありま す。型名が違う製品に変更する場合は、個々の製品ごとにシステム評価試験を実施してください。

このマニュアルの使い方 1. 目的と対象者 このマニュアルは、本マイコンのハードウェア機能と電気的特性をユーザに理解していただくためのマニュ アルです。本マイコンを用いた応用システムを設計するユーザを対象にしています。このマニュアルを使用す るには、電気回路、論理回路、マイクロコンピュータに関する基本的な知識が必要です。 このマニュアルは、大きく分類すると、製品の概要、CPU、システム制御機能、周辺機能、電気的特性、使 用上の注意で構成されています。 本マイコンは、注意事項を十分確認の上、使用してください。注意事項は、各章の本文中、各章の最後、注意事項の章に 記載しています。 改訂記録は旧版の記載内容に対して訂正または追加した主な箇所をまとめたものです。 改訂内容すべてを記録したもので はありません。詳細は、このマニュアルの本文でご確認ください。 H8S/2427、H8S/2427R、H8S/2425 グループでは次のドキュメントを用意しています。ドキュメントは最新版 を使用してください。最新版はルネサス エレクトロニクスのホームページに掲載されています。 ドキュメントの種類 記載内容 資料名 資料番号 データシート ハードウェアの概要と電気的特性 – – ユーザーズマニュアル ハードウェア編 ハードウェアの仕様（ピン配置、メモ リマップ、周辺機能の仕様、電気的特 性、タイミング）と動作説明 ※周辺機能の使用方法はアプリケー ションノートを参照してください。 H8S/2427、H8S/2427R、 H8S/2425 グループ ユーザーズマニュアル ハードウェア編 本ユーザーズマニュアル ユーザーズマニュアル ソフトウェア編 CPU 命令セットの説明 H8S/2600 シリーズ、 H8S/2000 シリーズ ソフトウェアマニュアル RJJ09B0143 アプリケーションノート 周辺機能の使用方法、応用例 参考プログラム アセンブリ言語、C 言語によるプログ ラムの作成方法 RENESAS TECHNICAL UPDATE 製品の仕様、ドキュメント等に関する 速報 ルネサス エレクトロニクスホームページに掲載さ れています。

1. 数や記号の表記 このマニュアルで使用するレジスタ名やビット名、数字や記号の表記の凡例を以下に説明します。 14.3.േ૞⺑᣿ ޕߔ߹ߒ 㧔଀㧕CMCSR_0㧔_0ߩCMCSRޕߔ߹ߒ 㧔2⴫⸥ ࠍ ฬ ޕߔ߹ࠅ޽߇ 㧔1⴫⸥ 14.㧔CMT 14-6 14.2.2A0ޔ1㧔CMCSR_0ޔ1㧕 14.3.1േ૞ CMCSR⸳ቯ ޕߔ߹޿WDTOVFޔߣࠆߔTCNTߪ0ޕߔ߹ࠅ 㧔2㧕㧔4㧕 㧔3㧕 㧔CMCORޔߣࠆߔCMCNTߪ࠲ࡦ࠙ࠞH'0000ޔࠇߐࠕ࡝ࠢߦCMCSRߩ࠲ࠬࠫ࡟CMF ߇ࠣ࡜ࡈ1ޔ߈ߣߩߎޕߔ߹ࠇߐ࠻࠶࠮ߦCKS1ޔCKS0߇B'01Ǟ/4߹ࠇߐ 2ߪB'nnnnߦ߆ࠄ2ߪB'ޔ16ߪH'nnnnߪߚ߹0xnnnnޔ 10ߪnnnnޕߔ߹ߒ 㧔଀㧕2ㅴᢙ㧦B'11ߪߚ߹11 16ㅴᢙ㧦H'EFA0ߪߚ߹0xEFA0 10ㅴᢙ㧦1234 㧔3⴫⸥ ޕߔ߹޿ߡߒ 㧔଀㧕WDTOVF ޕࠎߖ߹ࠅ޽߇ 㧔4⴫⸥

1. レジスタの表記 各レジスタの説明には、ビットの並びを示すビット図とビットに設定する内容を説明するビット表がありま 使用する記号、用語を以下に説明します。 ޕߔ߹ߒ 32ߪ31ࠄ߆0ޔߦ16ߪ15ࠄ߆0ޕߔ߹ߒ ޕߔ߹ߒ ޔߪ߈ߣࠆ޽߇ASID[3:0]ޕߔ߹ߒ ޕߔ߹ߒ 㧔1࠻࠶ࡆ 㧔2ฬ 㧔1㧕 㧔2㧕 ޕߔ߹ߒ ޓ0 ߪ0ޕߔ߹ߒ ޓ1 ߪ1ޕߔ߹ߒ ޕߔ߹ߒ 㧔3㧕ೋᦼ୯ 㧔3㧕 ޕߔ߹ߒ ޕߔ߹ߒ ޕߔߢ ޕ޿ߐߛߊߢࠎ ޕࠎߖ߹ࠅ޽߇ 㧔4㧕R/W 㧔4㧕 ޕߔ߹޿ߡߒ 㧔5㧕⺑᣿ 㧔5㧕 ࠻࠶ࡆ 13㨪11 ߡߴߔ0 R R/W R R ߦ0ޕߔ߹ࠇߐ ⼂೎ሶ ޕߔ߹߈ߢ ߦ0ޕߔ߹ࠇߐ ߦ1ޕߔ߹ࠇߐ 㧙 14 0 R 㧙 ASID2㨪 㧙 㧙 㧙 ฬ ೋᦼ୯ R/W᣿ [⴫]

1. 略語および略称の説明 以下に本書内で使用されている略語または略称を示します。

• 本製品固有の略語または略称 略称 英語名 日本語名 BSC Bus Controller バスコントローラ CPG Clock Pulse Generator クロック発振器 INT Interrupt Controller 割り込みコントローラ SCI Serial Communication Interface シリアルコミュニケーションインタフェースç TMR 8-Bit Timer 8 ビットタイマ TPU 16-Bit Timer Pulse Unit 16 ビットタイマパルスユニット WDT Watchdog Timer ウォッチドッグタイマ
• その他の略語または略称 略語／略称 英語名 日本語名 ACIA Asynchronous Communications Interface Adapter 調歩同期式通信アダプタ bps bits per second 転送速度を表す単位 CRC Cyclic Redundancy Check 周期的冗長検査 DMA Direct Memory Access ダイレクトメモリアクセス DMAC Direct Memory Access Controller ダイレクトメモリアクセスコントローラ GSM Global System for Mobile Communications ジーエスエム Hi-Z High Impedance ハイインピーダンス IEBus Inter Equipment bus – I/O Input/Output 入出力 IrDA Infrared Data Association 赤外線データアソシエーション LSB Least Significant Bit 最下位ビット MSB Most Significant Bit 最上位ビット NC Non-Connection 未接続端子 PLL Phase Locked Loop 位相ロックループ PWM Pulse Width Modulation パルス幅変調 SFR Special Function Registers 周辺回路制御用レジスタ群ç SIM Subscriber Identity Module ISO-7816 規定の通信方式 UART Universal Asynchronous Receiver/Transmitter 非同期シリアルインタフェースç VCO Voltage Controlled Oscillator 電圧制御発振器ç すべての商標および登録商標は、それぞれの所有者に帰属します。

目次

7.3.3 ウェイトコントロールレジスタAH、AL、BH、BL 7.3.6 エリア 0 バーストROM インタフェースコントロールレジスタ（BROMCRH）

7.8.15 DMAC およびEXDMAC のシングルアドレス転送モードとシンクロナスDRAM

25.1.3 エクステンションモジュールストップコントロールレジスタH、L

25.1.4 RAM モジュールストップコントロールレジスタH、L

R01UH0311JJ0300 Rev.3.00 1-1 2012.09.14 H8S/2427、H8S/2427R、H8S/2425 グループ ルネサスマイクロコンピュータ 1. 概要 1.1 特長 H8S/2427 グループ、H8S/2427R グループ、H8S/2425 グループは、ルネサスオリジナルマイコンH8/300、 H8/300H、H8S の各 CPU に対し上位互換アーキテクチャを持ち、内部16 ビット構成のH8S/2600 CPU をコア とする CISC（Complex Instruction Set Computer）マイコンです。 周辺機能として、DMA コントローラ、EXDMA コントローラ*、データトランスファコントローラ、シリア ルコミュニケーションインタフェース、I2C バスインタフェース2、シンクロナスシリアルコミュニケーショ ンユニット、FSI インタフェース、A/D 変換器、D/A 変換器、豊富なタイマを内蔵しており、低コストでのシ ステム構築を可能にします。内蔵ROM は、フラッシュメモリであり512K バイト、384K バイトの容量を持っ ています。 【注】 * H8S/2425 グループではサポートしていません。 1.1.1 用途 応用分野例：PC 周辺機器、OA 機器、民生機器など R01UH0311JJ0300 Rev.3.00 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-2 2012.09.14 1.1.2 仕様概要 表 1.1 に、本マイコンの仕様概要を示します。 表 1.1 仕 様 概 要 分 類 モジュール／機能 説 明 メモリ ROM • ROM 展開：フラッシュメモリ版 ユーザ ROM 512K バイト、384K バイト データフラッシュ 8K バイト ユーザブート ROM 16K バイト RAM • RAM 容量：64K バイト、48K バイト CPU CPU • 16 ビット高速 H8S/2600 CPU（CISC タイプ） H8/300 CPU、H8/300H CPU およびH8S CPU に対してオブジェクトレベル で 上位互換

• 汎用レジスタ方式（汎用レジスタ：16 ビット×16 本）
• アドレッシングモード：8 種類
• アドレス空間：16M バイト（プログラム：16M バイト、データ：16M バイト）
• 基本命令数 69 種類（ビット演算、乗除算、ビット操作、積和演算命令など）
• 最小命令実行時間（ns） 30.3ns @システムクロックφ＝33MHz、Vcc=3.0～3.6V（ADD 命令）動作時
• 積和演算命令をサポート（16×16＋32→32 ビット） 動作モード • アドバンストモード MCU 動作モード モード1：内蔵ROM 無効拡張モード、16 ビットバス （MD2、MD1 端子がLow レベル、MD0 端子がHigh レベルのとき） モード2：内蔵ROM 無効拡張モード、8 ビットバス （MD2 端子がLow レベル、MD1 端子がHigh レベル、MD0 端子がLow レベルのとき） モード3：ブートモード （MD2 端子がLow レベル、MD1、MD0 端子がHigh レベルのとき） モード4：内蔵ROM 有効拡張モード、8 ビットバス （MD2 端子がHigh レベル、MD1、MD0 端子がLow レベルのとき） モード5：ユーザブートモード （MD2 端子がHigh レベル、MD1 端子がLow レベル、MD0 端子が High レベルの とき） モード7：シングルチップモード （MD2、MD1、MD0 端子がHigh レベルのとき）
• 低消費電力状態（SLEEP 命令により低消費電力状態に遷移）

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-3 2012.09.14 分 類 モジュール／機能 説 明 割り込み（要因） 割り込み コントローラ

• 外部割り込み端子 H8S/2427 グループ、H8S/2427R グループ： 33 本（NMI、IRQ15-A～IRQ0-A、IRQ15-B～IRQ0-B） H8S/2425 グループ：17 本（NMI、IRQ7-A～IRQ0-A、IRQ7-B～IRQ0-B）
• 内部割り込み要因数 H8S/2427 グループ、H8S/2427R グループ：102 本 H8S/2425 グループ：100 本
• 2 種類の割り込み制御モード（割り込みコントロールレジスタで指定）
• 8 レベルの割り込み優先順位を設定可能 （インタラプトプライオリティレジスタで指定）
• 独立したベクタアドレス DMA DMA コントローラ （DMAC）
• 6 チャネルの DMA 転送が可能
• 起動要因：3 種類（オートリクエスト、内蔵モジュール割り込み、 外部リクエスト）
• 転送単位をバイト／ワードに設定可能
• ショートアドレスモード／フルアドレスモードを選択可能 （共通レジスタ有効モード時）
• ショートアドレスモード／フルアドレスモード個別動作可能 （共通レジスタ無効モード時）
• 16M バイトのアドレス空間を直接指定可能 EXDMA コントローラ （EXDMAC）
• 2 チャネルの DMA 転送が可能
• 起動要因：2 種類（オートリクエスト、外部リクエスト）
• 転送モード：2 種類（ノーマルモード、ブロック転送モード）
• デュアルアドレスモード／シングルアドレスモードを選択可能
• 16M バイトのアドレス空間を直接指定可能
• リピートエリア設定機能 【注】 EXDMAC は、H8S/2427 グループ、H8S/2427R グループのみサポート データトランスファ コントローラ （DTC）
• 任意チャネル数の転送可能
• 起動要因：割り込み要因により起動します（チェイン転送が可能）
• 転送モード：3 種類（ノーマルモード、リピートモード、ブロック転送モー
• 転送単位をバイト／ワードに設定可能
• ソフトウェアによる起動が可能

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-4 2012.09.14 分 類 モジュール／機能 説 明 外部バス拡張 バスコントローラ （BSC） 外部アドレス空間：16M バイト

• 外部アドレス空間を8 つのエリアに分割して管理可能 チップセレクト（CS0～CS7）出力可能、8 ビットアクセス空間／16 ビット アクセス空間を選択可能、2／3 ステートアクセス空間を選択可能、プログラ ムウェイトステートを挿入可能
• 外部メモリインタフェース （バーストROM、DRAM*1、 シンクロナスDRAM*2、 アドレス／データマルチプレクスI/O）
• バス権調停機能（バスマスタのCPU、DTC、DMAC、EXDMAC*3 のバス権調 【注】*1 5V 版ではサポートしていません *2 H8S/2427R グループのみサポート *3 H8S/2425 グループではサポートしていません クロック クロック発振器 （CPG）
• クロック発生回路：1 回路
• 発振器、システムクロックPLL 回路、分周器で構成され、周波数を変更可能 システムクロック（φ）同期：8～33MHz
• 低消費電力状態：6 種類 クロック分周モード、スリープモード、モジュールストップ機能、全モジュ ールクロックストップモード、ソフトウェアスタンバイモード、ハードウェ アスタンバイモード A/D コンバータ A/D 変換器（ADC） • 2 ユニット
• 分解能（10 ビット）
• 入力チャネル数 H8S/2427 グループ、H8S/2427R グループ：16 チャネル ・ユニット0：8 チャネル ・ユニット1：8 チャネル H8S/2425 グループ：10 チャネル ・ユニット0：8 チャネル ・ユニット1：2 チャネル
• サンプル＆ホールド機能付き
• 変換時間 3V 版：1チャネル当たり 4.0μs（AD 変換クロック 10MHz 設定時） 5V 版：1 チャネル当たり 2.5μs（AD 変換クロック 16MHz 設定
• 動作モード：2 種類（シングルモード、スキャンモード）
• A/D 変換開始方法：3 種類 （ソフトウェア、タイマ（TPU/TMR）のトリガ、外部トリガ） D/A コンバータ D/A 変換器（DAC） • 分解能（8 ビット）×出力チャネル数（2 チャネル）
• 変換時間：最大10μs（負荷容量 20pF）
• 出力電圧：0V～Vref

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-5 2012.09.14 分 類 モジュール／機能 説 明 タイマ 16 ビットタイマパル スユニット（TPU）

• 16 ビット×12 チャネル（汎用パルスタイマユニット）
• 各チャネルごとに8 種類のカウンタ入力クロックを選択可能
• 最大16 本のパルス入出力が可能（外部拡張モード設定時）
• 最大32 本のパルス入出力が可能（シングルチップモード設定時）
• カウンタクリア動作、複数のタイマカウンタ（TCNT）への同時書き込み、 コンペアマッチ／インプットキャプチャによる同時クリア、 カウンタの同 期動作による各レジスタの同期入出力、 同期動作と組み合わせることによ る最大15 相の PWM 出力が可能
• チャネルによりバッファ動作、位相計数モード（二相エンコーダ入力）、 カスケード接続動作をサポート
• インプットキャプチャ機能をサポート
• アウトプットコンペア機能（コンペアマッチによる波形出力）をサポート 8 ビットタイマ （TMR） • 8 ビット×2 チャネル（16 ビットとしても動作可能）
• 7 種類のクロックを選択可能：内部クロック 6 種類または外部クロック
• 任意のデューティのパルス出力やPWM 出力が可能 プログラマブルパルス ジェネレータ（PPG）
• 16 ビットのパルス出力
• 4 系統に分割制御が出力可能、 ノンオーバラップ動作可能、 反転出力の指定 可能
• データトランスファコントローラ（DTC）、DMA コントローラ（DMAC） との連携動作可能 ウォッチドッグ タイマ ウォッチドッグタイマ （WDT）
• 8 ビット×1 チャネル（8 種類のカウンタ入力クロックを選択可能）
• ウォッチドッグタイマモードとインターバルタイマモードを切り替えて使 用可能 シリアル インタフェース シリアルコミュニ ケーションインタ フェース（SCI）
• チャネル数：5 チャネル（非同期式／クロック同期式兼用）
• 全二重通信が可能
• 任意のビットレート、LSB ファースト／MSB ファーストを選択可能
• IrDA 規格バージョン1.0 に基づく IrDA 通信の送受信が可能
• データ転送の信頼性を向上させる Cycle Redundancy Check（CRC）演算器を内蔵 スマートカード／ SIM
• SCI モジュールで、スマートカード（SIM）インタフェースをサポート 高機能通信 I 2C バス インタフェース2 （IIC2）
• チャネル数：4 チャネル
• 連続送信／受信が可能
• マスタモードでは開始条件、停止条件の自動生成
• 受信時、アクノリッジの出力レベルを選択可能
• 送信時、アクノリッジビットを自動ロード
• ビット同期／ウェイト機能内蔵

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-6 2012.09.14 分 類 モジュール／機能 説 明 高機能通信 シンクロナス シリアルコミュニ ケーションユニット （SSU）

• チャネル数：1 チャネル
• マスタモード／スレーブモードを選択可能
• 標準モード／双方向モードを選択可能
• 全二重通信が可能
• 連続シリアル通信が可能 高速通信 FSI インタフェース （FSI）
• チャネル数：1 チャネル
• SPI フラッシュメモリ通信に対応 I/O ポート H8S/2427 グループ、H8S/2427R グループ：
• 入力専用：18 本（PLQP0144KA-A） 17 本（PTLG145JB-A）
• 入出力：98 本
• プルアップ抵抗：40 本
• オープンドレイン：98 本 H8S/2425 グループ：
• 入力専用：11 本
• 入出力：83 本
• プルアップ抵抗：40 本
• オープンドレイン：83 本 パッケージ H8S/2427 グループ、H8S/2427R グループ：
• 144 ピンQFP パッケージ（PLQP0144KA-A） （略称：FP-144LV、ボディサイズ：20×20mm、ピンピッチ：0.50mm）
• 145 ピンTLP パッケージ（PTLG0145JB-A） H8S/2425 グループ：
• 120 ピンQFP パッケージ（PLQP0120LA-A） （略称：FP-120BV、ボディサイズ：14×14mm、ピンピッチ：0.40mm）
• 120 ピンQFP パッケージ（PLQP0120KA-A）
• 鉛フリー版パッケージ 動作周波数／電源電圧 • 動作周波数 2.7V 版：8～25MHz 3V 版：8～33MHz 5V 版：8～33MHz 3V 版：Vcc＝3.0～3.6V､AVcc＝3.0～3.6V 5V 版：Vcc＝4.5～5.5V､AVcc＝4.5～5.5V
• 消費電流 2.7V 版：35mA typ（Vcc＝3.3V､AVcc＝3.5V、φ＝25MHz） 3V 版：45mA typ（Vcc＝3.3V､AVcc＝3.5V、φ＝33MHz） 5V 版：45mA typ（Vcc＝5.0V､AVcc＝5.0V、φ＝33MHz）

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-7 2012.09.14 1.2 製品一覧 表 1.2 に製品一覧表、図 1.1 に製品型名の読み方を示します。 表 1.2 製品一覧表 製品分類 製品型名 Flash サイズ RAM サイズ 動作電圧 温度保証範囲 パッケージ R4F24279NVRFQU 512KB 64KB 3.0 ～3.6V R4F24278NVRFQU 512KB 48KB 3.0 ～3.6V R4F24276NVRFQU 384KB 64KB 3.0 ～3.6V R4F24275NVRFQU 384KB 48KB 3.0 ～3.6V -20～75℃ R4F24279DWRFQU 512KB 64KB 2.7 ～3.6V R4F24278DWRFQU 512KB 48KB 2.7 ～3.6V R4F24276DWRFQU 384KB 64KB 2.7 ～3.6V R4F24275DWRFQU 384KB 48KB 2.7 ～3.6V -40～85℃ R4F24279DVRFQU 512KB 64KB 3.0 ～3.6V R4F24278DVRFQU 512KB 48KB 3.0 ～3.6V R4F24276DVRFQU 384KB 64KB 3.0 ～3.6V R4F24275DVRFQU 384KB 48KB 3.0 ～3.6V -40～85℃ PLQP0144KA-A R4F24279NVRLPV 512KB 64KB 3.0 ～3.6V R4F24278NVRLPV 512KB 48KB 3.0 ～3.6V R4F24276NVRLPV 384KB 64KB 3.0 ～3.6V R4F24275NVRLPV 384KB 48KB 3.0 ～3.6V -20～75℃ R4F24279DVRLPV 512KB 64KB 3.0～3.6V R4F24278DVRLPV 512KB 48KB 3.0～3.6V R4F24276DVRLPV 384KB 64KB 3.0～3.6V R4F24275DVRLPV 384KB 48KB 3.0～3.6V R4F24279DWRLPV 512KB 64KB 2.7 ～3.6V R4F24278DWRLPV 512KB 48KB 2.7 ～3.6V R4F24276DWRLPV 384KB 64KB 2.7 ～3.6V H8S/2427R グループ R4F24275DWRLPV 384KB 48KB 2.7 ～3.6V -40～85℃ PTLG0145JB-A

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-8 2012.09.14 製品分類 製品型名 Flash サイズ RAM サイズ 動作電圧 温度保証範囲 パッケージ R4F24279NVFQU 512KB 64KB 3.0 ～3.6V R4F24278NVFQU 512KB 48KB 3.0 ～3.6V R4F24276NVFQU 384KB 64KB 3.0 ～3.6V R4F24275NVFQU 384KB 48KB 3.0 ～3.6V R4F24279NFQU 512KB 64KB 4.5 ～5.5V R4F24278NFQU 512KB 48KB 4.5 ～5.5V R4F24276NFQU 384KB 64KB 4.5 ～5.5V R4F24275NFQU 384KB 48KB 4.5 ～5.5V -20～75℃ R4F24279DWFQU 512KB 64KB 2.7 ～3.6V R4F24278DWFQU 512KB 48KB 2.7 ～3.6V R4F24276DWFQU 384KB 64KB 2.7 ～3.6V R4F24275DWFQU 384KB 48KB 2.7 ～3.6V R4F24279DVFQU 512KB 64KB 3.0 ～3.6V R4F24278DVFQU 512KB 48KB 3.0 ～3.6V R4F24276DVFQU 384KB 64KB 3.0 ～3.6V R4F24275DVFQU 384KB 48KB 3.0 ～3.6V R4F24279DFQU 512KB 64KB 4.5 ～5.5V R4F24278DFQU 512KB 48KB 4.5 ～5.5V R4F24276DFQU 384KB 64KB 4.5 ～5.5V R4F24275DFQU 384KB 48KB 4.5 ～5.5V -40～85℃ PLQP0144KA-A R4F24279NVLPV 512KB 64KB 3.0 ～3.6V R4F24278NVLPV 512KB 48KB 3.0 ～3.6V R4F24276NVLPV 384KB 64KB 3.0 ～3.6V R4F24275NVLPV 384KB 48KB 3.0 ～3.6V R4F24279NLPV 512KB 64KB 4.5 ～5.5V R4F24278NLPV 512KB 48KB 4.5 ～5.5V R4F24276NLPV 384KB 64KB 4.5 ～5.5V R4F24275NLPV 384KB 48KB 4.5 ～5.5V -20～75℃ R4F24279DWLPV 512KB 64KB 2.7 ～3.6V R4F24278DWLPV 512KB 48KB 2.7 ～3.6V R4F24276DWLPV 384KB 64KB 2.7 ～3.6V R4F24275DWLPV 384KB 48KB 2.7 ～3.6V R4F24279DVLPV 512KB 64KB 3.0 ～3.6V R4F24278DVLPV 512KB 48KB 3.0 ～3.6V R4F24276DVLPV 384KB 64KB 3.0 ～3.6V R4F24275DVLPV 384KB 48KB 3.0 ～3.6V R4F24279DLPV 512KB 64KB 4.5 ～5.5V R4F24278DLPV 512KB 48KB 4.5 ～5.5V R4F24276DLPV 384KB 64KB 4.5 ～5.5V H8S/2427 グループ R4F24275DLPV 384KB 48KB 4.5 ～5.5V -40～85℃ PTLG0145JB-A

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-9 2012.09.14 製品分類 製品型名 Flash サイズ RAM サイズ 動作電圧 温度保証範囲 パッケージ R4F24259NVFPU 512KB 64KB 3.0 ～3.6V R4F24258NVFPU 512KB 48KB 3.0 ～3.6V R4F24256NVFPU 384KB 64KB 3.0 ～3.6V R4F24255NVFPU 384KB 48KB 3.0 ～3.6V R4F24259NFPU 512KB 64KB 4.5 ～5.5V R4F24258NFPU 512KB 48KB 4.5 ～5.5V R4F24256NFPU 384KB 64KB 4.5 ～5.5V R4F24255NFPU 384KB 48KB 4.5 ～5.5V -20～75℃ R4F24259DWFPU 512KB 64KB 2.7 ～3.6V R4F24258DWFPU 512KB 48KB 2.7 ～3.6V R4F24256DWFPU 384KB 64KB 2.7 ～3.6V R4F24255DWFPU 384KB 48KB 2.7 ～3.6V R4F24259DVFPU 512KB 64KB 3.0 ～3.6V R4F24258DVFPU 512KB 48KB 3.0 ～3.6V R4F24256DVFPU 384KB 64KB 3.0 ～3.6V R4F24255DVFPU 384KB 48KB 3.0 ～3.6V R4F24259DFPU 512KB 64KB 4.5 ～5.5V R4F24258DFPU 512KB 48KB 4.5 ～5.5V R4F24256DFPU 384KB 64KB 4.5 ～5.5V R4F24255DFPU 384KB 48KB 4.5 ～5.5V -40～85℃ PLQP0120LA-A R4F24259NVFAU 512KB 64KB 3.0 ～3.6V R4F24258NVFAU 512KB 48KB 3.0 ～3.6V R4F24256NVFAU 384KB 64KB 3.0 ～3.6V R4F24255NVFAU 384KB 48KB 3.0 ～3.6V R4F24259NFAU 512KB 64KB 4.5 ～5.5V R4F24258NFAU 512KB 48KB 4.5 ～5.5V R4F24256NFAU 384KB 64KB 4.5 ～5.5V R4F24255NFAU 384KB 48KB 4.5 ～5.5V -20～75℃ R4F24259DWFAU 512KB 64KB 2.7 ～3.6V R4F24258DWFAU 512KB 48KB 2.7 ～3.6V R4F24256DWFAU 384KB 64KB 2.7 ～3.6V R4F24255DWFAU 384KB 48KB 2.7 ～3.6V R4F24259DVFAU 512KB 64KB 3.0 ～3.6V R4F24258DVFAU 512KB 48KB 3.0 ～3.6V R4F24256DVFAU 384KB 64KB 3.0 ～3.6V R4F24255DVFAU 384KB 48KB 3.0 ～3.6V R4F24259DFAU 512KB 64KB 4.5 ～5.5V R4F24258DFAU 512KB 48KB 4.5 ～5.5V R4F24256DFAU 384KB 64KB 4.5 ～5.5V H8S/2425 グループ R4F24255DFAU 384KB 48KB 4.5 ～5.5V -40～85℃ PLQP0120KA-A

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-10 2012.09.14 ⵾ຠဳฬ R4F 2427 ޕߔ߹ߒ ROMޕߔ߹ߒ ⵾ຠಽ㘃 ޕߔ߹ߒ ޕߔ߹ߒ H8S/2427ޕߔߢ F ޟROMޠ ኈ㊂ಽ㘃 ޕߔ߹ߒ 9㧦ROM512KB,RAM64KB 8㧦ROM512KB,RAM48KB 6㧦ROM384KB,RAM64KB 5㧦ROM384KB,RAM48KB NVR FQ V ࠫ࡯ࠤ࠶ࡄ ⵾ຠಽ㘃 േ૞㔚࿶ W㧦2.7㨪3.6V V㧦3.0㨪3.6V 㧦4.5㨪5.5V N㧦-20㨪+75͠ D㧦-40㨪+85͠ FQ㧦PLQP0144KA-A LP㧦PTLG0145JB-A FP㧦PLQP0120LA-A FA㧦PLQP0120KA-A ಣℂ V㧦Sn2Bi U㧦Sn R:H8S/2427Rࡊ࡯࡞ࠣ 㧦H8S/2427㧛 ޓޓޓH8S/2425ࡊ࡯࡞ࠣ 図 1.1 製品型名の読み方

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-11 2012.09.14 1.3 ブロック図 PE7/D7 PE6/D6 PE5/D5 PE4/D4 PE3/D3 PE2/D2 PE1/D1 PE0/D0 ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ PD7/D15 PD6/D14 PD5/D13 PD4/D12 PD3/D11 PD2/D10 PD1/D9 PD0/D8 ࠻࡯ࡐD Vcc Vcc Vcc Vcc PLLVcc PLLVss Vss Vss Vss Vss Vss Vss Vss Vss VCL PB7/A15/TIOCB8/TCLKH PB6/A14/TIOCA8 PB5/A13/TIOCB7/TCLKG PB4/A12/TIOCA7 PB3/A11/TIOCD6/TCLKF PB2/A10/TIOCC6/TCLKE PB1/A9/TIOCB6 PB0/A8/TIOCA6 PC7/A7/TIOCB11 PC6/A6/TIOCA11 PC5/A5/TIOCB10 PC4/A4/TIOCA10 PC3/A3/TIOCD9 PC2/A2/TIOCC9 PC1/A1/TIOCB9 PC0/A0/TIOCA9-A P47/AN7_0 P46/AN6_0 P45/AN5_0 P44/AN4_0 P43/AN3_0 P42/AN2_0 P41/AN1_0 P40/AN0_0 Vref AVcc AVss P10/PO8/TIOCA0 P11/PO9/TIOCB0 P12/PO10/TIOCC0/TCLKA P13/PO11/TIOCD0/TCLKB P14/PO12/TIOCA1/SSO0-A P15/PO13/TIOCB1/TCLKC/SSI0-A P16/PO14/TIOCA2/EDRAK2/SSCK0-A P17/PO15/TIOCB2/TCLKD/EDRAK3/SCS0-A P65/IRQ13-A/DACK1/DACK3/TMO1-A P64/IRQ12-A/DACK0/DACK1/TMO0-A P63/IRQ11-A/TEND1/TEND3/TEND5/TMCI1-A P62/IRQ10-A/TEND0/TEND1/TEND4/TMCI0-A P61/IRQ9-A/DREQ1/DREQ3/DREQ5/TMRI1-A P60/IRQ8-A/DREQ0/DREQ1/DREQ4/TMRI0-A PG6/BREQ-A PG5/BACK-A PG4/BREQO-A PG3/CS3/RAS3*2/CAS*1 PG2/CS2/RAS2*2/RAS*1 PG1/CS1 PG0/CS0 PF7/Ǿ PF6/AS/AH PF5/RD PF4/HWR PF3/LWR/SSO0-C PF2/LCAS*2/DQML*1/IRQ15-A/SSI0-C PF1/UCAS*2/DQMU*1/IRQ14-A/SSCK0-C PF0/WAIT-A/ADTRG0-B/SCS0-C ROM ࡝ࡕࡔࡘࠪ࠶࡜ࡈ RAM WDT EXDMAC TPU˜12࡞ࡀࡖ࠴ 㧔2㧕 IIC2 ˜4࡞ࡀࡖ࠴ SCI˜5࡞ࡀࡖ࠴ 8࠻࠶ࡆD/Aᄌ឵ེ ˜2࡞ࡀࡖ࠴ 10࠻࠶ࡆA/Dᄌ឵ེ ˜16࡞ࡀࡖ࠴ 㧔2㧕PPG TMR˜2࡞ࡀࡖ࠴ H8S/2600 CPU DTC࡜࡯ࡠ࠻ࡦࠦߺ ࠢ࠶ࡠࠢ ⊒ᝄེ ࠻࡯ࡐE ࠻࡯ࡐ4࠻࡯ࡐ9 PH3/CS7/OE-A*2/CKE-A*1/IRQ7-B PH2/CS6/IRQ6-B PH1/CS5/RAS5*2/SDRAMǾ*1 PH0/CS4/RAS4*2/WE*1 DMAC ࠬࡃࠬ࡟࠼ࠕ ࡐ 㨨 F ࡐ 㨨 G ࡐ 㨨 ࡐ 㨨 ࡐ 㨨 A ࡐ 㨨 B ࡐ 㨨 C ࡐ 㨨 ࡐ 㨨 ࡃ ࡦ ࡠ 㨨 ޤ*1 *2ޓ5Vޕࠎߖ߹ࠅ޽ߪߦ ࡓ࠹ࠬࠪ ࠢ࠶ࡠࠢ PLL PA7/A23/IRQ7-A/SSO0-B/FSIDO PA6/A22/IRQ6-A/SSI0-B/FSIDI PA5/A21/IRQ5-A/SSCK0-B/FSICK PA4/A20/IRQ4-A/SCS0-B/FSISS PA3/A19/SCK4-B PA2/A18/RxD4-B PA1/A17/TxD4-B PA0/A16 P20/IRQ8-B/PO0-A/TIOCA3-A P21/IRQ9-B/PO1-A/TIOCB3-A P22/IRQ10-B/PO2-A/TIOCC3-A P23/IRQ11-B/PO3-A/TIOCD3-A/TxD4-A P24/IRQ12-B/PO4-A/TIOCA4-A/RxD4-A P25/WAIT-B/IRQ13-B/PO5-A/TIOCB4-A P26/IRQ14-B/PO6/TIOCA5/SDA2/ADTRG1 P27/IRQ15-B/PO7/TIOCB5/SCL2 MD2 MD1 MD0 EXTAL XTAL EMLE STBY RES WDTOVF NMI P97/AN15_1 P96/AN14_1 P95/AN13_1/DA3 P94/AN12_1/DA2 P93/AN11_1 P92/AN10_1 P91/AN9_1 P90/AN8_1 P85/IRQ5-B/PO5-B/TIOCB4-B/TMO1-B/SCK3/EDACK3/TIOCA9-B P84/IRQ4-B/EDACK2 P83/IRQ3-B/PO3-B/TIOCD3-B/TMCI1-B/RxD3/ETEND3 P82/IRQ2-B/ETEND2 P81/IRQ1-B/PO1-B/TIOCB3-B/TMRI1-B/TxD3/EDREQ3 P80/IRQ0-B/EDREQ2 P35/OE-B*2/CKE-B*1/SCK1/SCL0 P34/SCK0/SCK4-A/SDA0 P33/RxD1/SCL1 P32/RxD0/IrRxD/SDA1 P31/TxD1 P30/TxD0/IrTxD P53/IRQ3-A/ADTRG0-A P52 /BACK-B/IRQ2-A/PO4-B/TIOCA4-B/TMO0-B/SCK2 P51/BREQ-B/IRQ1-A/PO2-B/TIOCC3-B/TMCI0-B/RxD2/SCL3 P50/BREQO-B/IRQ0-A/PO0-B/TIOCA3-B/TMRI0-B/TxD2/SDA3 SSU ,࠻࡯ࡐ PJ1 PJ2*3 PJ0 図 1.2 H8S/2427 グループ、H8S/2427R グループのブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-12 2012.09.14 PE7/D7/AD7 PE6/D6/AD6 PE5/D5/AD5 PE4/D4/AD4 PE3/D3/AD3 PE2/D2/AD2 PE1/D1/AD1 PE0/D0/AD0 ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ PD7/D15/AD15 PD6/D14/AD14 PD5/D13/AD13 PD4/D12/AD12 PD3/D11/AD11 PD2/D10/AD10 PD1/D9/AD9 PD0/D8/AD8 ࠻࡯ࡐD VCC VCC VCC VCC PLLVCC PLLVSS VSS VSS VSS VSS VSS VSS VCL PB7/A15/TIOCB8/TCLKH PB6/A14/TIOCA8 PB5/A13/TIOCB7/TCLKG PB4/A12/TIOCA7 PB3/A11/TIOCD6/TCLKF PB2/A10/TIOCC6/TCLKE PB1/A9/TIOCB6 PB0/A8/TIOCA6 PC7/A7/TIOCB11 PC6/A6/TIOCA11 PC5/A5/TIOCB10 PC4/A4/TIOCA10 PC3/A3/TIOCD9 PC2/A2/TIOCC9 PC1/A1/TIOCB9 PC0/A0/TIOCA9-A P47/IRQ7-B/AN7_0 P46/IRQ6-B/AN6_0 P45/IRQ5-B/AN5_0 P44/IRQ4-B/AN4_0 P43/IRQ3-B/AN3_0 P42/IRQ2-B/AN2_0 P41/IRQ1-B/AN1_0 P40/IRQ0-B/AN0_0 Vref AVCC AVSS P10/DREQ0/DREQ1/DREQ4/PO8/TIOCA0 P11/DREQ1/DREQ3/DREQ5/PO9/TIOCB0 P12/TEND0/TEND1/TEND4/PO10/TIOCC0/TCLKA P13/TEND1/TEND3/TEND5/PO11/TIOCD0/TCLKB P14/DACK0/DACK1/PO12/TIOCA1/SSO0-A P15/DACK1/DACK3/PO13/TIOCB1/TCLKC/SSI0-A P16/PO14/TIOCA2/SSCK0-A P17/PO15/TIOCB2/TCLKD/SCS0-A P85/PO5-B/TIOCB4-B/TMO1-B/SCK3/TIOCA9-B P83/PO3-B/TIOCD3-B/TMCI1-B/RxD3 P81/PO1-B/TIOCB3-B/TMRI1-B/TxD3 PG6/BREQ-A PG5/BACK-A PG4/BREQO-A/CS4 PG3/CS3/RAS3* PG2/CS2/RAS2* PG1/CS1 PG0/CS0 PF7/Ǿ PF6/AS/AH PF5/RD PF4/HWR PF3/LWR/SSO0-C PF2/CS6/LCAS*/SSI0-C PF1/CS5/UCAS*/SSCK0-C PF0/WAIT-A/OE-A*/ADTRG0-B/SCS0-C ROM RAM (࡝ࡕࡔࡘࠪ࠶࡜ࡈ) WDT TPU˜12࡞ࡀࡖ࠴ 㧔2㧕 IIC2 ˜4࡞ࡀࡖ࠴ SCI˜5࡞ࡀࡖ࠴ 8࠻࠶ࡆD/Aᄌ឵ེ ˜2࡞ࡀࡖ࠴ 10࠻࠶ࡆA/Dᄌ឵ེ ˜10࡞ࡀࡖ࠴ 㧔2㧕 PPG TMR˜2࡞ࡀࡖ࠴ H8S/2600 CPU DTC࡜࡯ࡠ࠻ࡦࠦߺ ࠢ࠶ࡠࠢ ⊒ᝄེ ࠻࡯ࡐE DMAC ࠬࡃࠬ࡟࠼ࠕ ࡐ 㨨 F ࡐ 㨨 G ࡐ 㨨 ࡐ 㨨 A ࡐ 㨨 B ࡐ 㨨 C ࡐ 㨨 ࡐ 㨨 ࡃ ࡦ ࡠ 㨨 ࡓ࠹ࠬࠪ ࠢ࠶ࡠࠢ PLL PA7/A23/CS7/IRQ7-A/SSO0-B/FSIDO PA6/A22/IRQ6-A/SSI0-B/FSIDI PA5/A21/IRQ5-A/SSCK0-B/FSICK PA4/A20/IRQ4-A/SCS0-B/FSISS PA3/A19/SCK4-B PA2/A18/RxD4-B PA1/A17/TxD4-B PA0/A16 P20/PO0-A/TIOCA3-A/TMRI0-A P21/PO1-A/TIOCB3-A/TMRI1-A P22/PO2-A/TIOCC3-A/TMCI0-A P23/PO3-A/TIOCD3-A/TMCI1-A/TXD4-A P24/PO4-A/TIOCA4-A/TMO0-A/RXD4-A P25/WAIT-B/PO5-A/TIOCB4-A/TMO1-A P26/PO6/TIOCA5/SDA2/ADTRG1 P27/PO7/TIOCB5/SCL2 MD2 MD1 MD0 EXTAL XTAL EMLE STBY RES WDTOVF NMI P95/AN13_1/DA3 P94/AN12_1/DA2 P35/OE-B*/SCK1/SCL0 P34/SCK0/SCK4-A/SDA0 P33/RxD1/SCL1 P32/RxD0/IrRxD/SDA1 P31/TxD1 P30/TxD0/IrTxD P53/IRQ3-A/ADTRG0-A P52/BACK-B/IRQ2-A/PO4-B/TIOCA4-B/TMO0-B/SCK2 P51/BREQ-B/IRQ1-A/PO2-B/TIOCC3-B/TMCI0-B/RxD2/SCL3 P50/BREQO-B/IRQ0-A/PO0-B/TIOCA3-B/TMRI0-B/TxD2/SDA3 SSU ޤ*ޓ5Vޕࠎߖ߹ࠅ޽ߪߦ 図 1.3 H8S/2425 グループのブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-13 2012.09.14 MD2 Vss P80/IRQ0-B/EDREQ2 Vcc PC0/A0/TIOCA9-A PC1/A1/TIOCB9 PC2/A2/TIOCC9 PC3/A3/TIOCD9 PC4/A4/TIOCA10 Vss PC5/A5/TIOCB10 PC6/A6/TIOCA11 PC7/A7/TIOCB11 PB0/A8/TIOCA6 PB1/A9/TIOCB6 PB2/A10/TIOCC6/TCLKE PB3/A11/TIOCD6/TCLKF Vss PB4/A12/TIOCA7 PB5/A13/TIOCB7/TCLKG PB6/A14/TIOCA8 PB7/A15/TIOCB8/TCLKH PA0/A16 PA1/A17/TxD4-B Vss PA2/A18/RxD4-B PA3/A19/SCK4-B PA4/A20/IRQ4-A/SCS0-B/FSISS PA5/A21/IRQ5-A/SSCK0-B/FSICK PA6/A22/IRQ6-A/SSI0-B/FSIDI PA7/A23/IRQ7-A/SSO0-B/FSIDO EMLE P81/IRQ1-B/PO1-B/TIOCB3-B/TMRI1-B/TxD3/EDREQ3 P82/IRQ2-B/ETEND2 PH0/CS4/RAS4*4/WE*1 PH1/CS5/RAS5*4/SDRAMǾ*1 PG1/CS1 PG0/CS0 P65/IRQ13-A/DACK1/DACK3/TMO1-A P64/IRQ12-A/DACK0/DACK1/TMO0-A P63/IRQ11-A/TEND1/TEND3/TEND5/TMCI1- A STBY Vss PJ1 PJ0 Vcc Vcc EXTAL XTAL Vss PF7/Ǿ PLLVss RES PLLVcc PF6/AS/AH PF5/RD PF4/HWR PF3/LWR/SSO0-C PF2/LCAS *4/DQML*1/IRQ15-A/SSI0-C PF1/UCAS*4/DQMU*1/IRQ14-A/SSCK0-C PF0/WAIT-A/ADTRG0-B/SCS0-C P62/IRQ10-A/TEND0/TEND1/TEND4/TMCI0-A P61/IRQ9-A/DREQ1/DREQ3/DREQ5/TMRI1-A P60/IRQ8-A/DREQ0/DREQ1/DREQ4/TMRI0-A PD7/D15 PD6/D14 PD5/D13 PD4/D12 PD3/D11 PD2/D10 PD1/D9 PD0/D8 108 107 106 105 104 103 102 101 100 73PG2/CS2/RAS2*4/RAS*1 PG3/CS3/RAS3*4/CAS*1 AVcc Vref P40/AN0_0 P41/AN1_0 P42/AN2_0 P43/AN3_0 P44/AN4_0 P45/AN5_0 P46/AN6_0 P47/AN7_0 P90/AN8_1 P91/AN9_1 P92/AN10_1 P93/AN11_1 P94/AN12_1/DA2 P95/AN13_1/DA3 P96/AN14_1 P97/AN15_1 AVss PG4/BREQO-A/ETCK PG5/BACK-A/ETMS*5 PG6/BREQ-A/ETDI*5 P50/BREQO-B/IRQ0-A/PO0-B/TIOCA3-B/TMRI0-B/TxD2/SDA3 P51/BREQ-B/IRQ1-A/PO2-B/TIOCC3-B/TMCI0-B/RxD2/SCL3 P52/BACK-B/IRQ2-A/PO4-B/TIOCA4-B/TMO0-B/SCK2 P53/IRQ3-A/ADTRG0-A/ETRST*5 P35/OE-B*4/CKE-B*1/SCK1/SCL0 P34/SCK0/SCK4-A/SDA0 P33/RxD1/SCL1 P32/RxD0/IrRxD/SDA1 P31/TxD1 P30/TxD0/IrTxD MD0 MD1 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 Vcc PE7/D7 Vss PE6/D6 PE5/D5 PE4/D4 PE3/D3 PE2/D2 PE1/D1 PE0/D0 PJ2 P85/IRQ5-B/PO5-B/TIOCB4-B/TMO1-B/SCK3/EDACK3/TIOCA9-B P84/IRQ4-B/EDACK2 P83/IRQ3-B/PO3-B/TIOCD3-B/TMCI1-B/RxD3/ETEND3 P27/IRQ15-B/PO7/TIOCB5/SCL2 P26/IRQ14-B/PO6/TIOCA5/SDA2/ADTRG1 P25/WAIT-B/IRQ13-B/PO5-A/TIOCB4-A P24/IRQ12-B/PO4-A/TIOCA4-A/RxD4-A P23/IRQ11-B/PO3-A/TIOCD3/TxD4-A P22/IRQ10-B/PO2-A/TIOCC3-A P21/IRQ9-B/PO1-A/TIOCB3-A P20/IRQ8-B/PO0-A/TIOCA3-A Vss P17/PO15/TIOCB2/TCLKD/EDRAK3/SCS0-A P16/PO14/TIOCA2/EDRAK2/SSCK0-A P15/PO13/TIOCB1/TCLKC/SSI0-A P14/PO12/TIOCA1/SSO0-A P13/PO11/TIOCD0/TCLKB P12/PO10/TIOCC0/TCLKA P11/PO9/TIOCB0 P10/PO8/TIOCA0 VCL NMI WDTOVF/ETDO*5 PH3/CS7/OE-A*4/CKE-A*1/IRQ7-B PH2/CS6/IRQ6-B H8S/2427ޔࡊ࡯࡞ࠣ H8S/2427Rࡊ࡯࡞ࠣ PLQP0144KA-A FP-144LV 㧔਄㕙࿑㧕 *3ޓVCLޕߔߢ *4ޓ5Vޕࠎߖ߹ࠅ޽ߪߦ *5ޕߔߢEMLE߇Highޕߔ߹ࠅߥߦ *2ޓޔߪLowޕ޿ߐߛߊߡߒ ߪߢ ࡘࠪ࠶࡜ࡈHighޕߔ߹ࠅߥߣ ޔ߈ߣߩߎP53ޔPG4ޔPG5ޔPG6ޔWDTOVFޕߔ߹ࠅߥߣ 0.1µF 㧔ផᅑ୯㧕 図 1.4 H8S/2427 グループ、H8S/2427R グループピン配置図

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-14 2012.09.14 1.4 端子説明 1.4.1 ピン配置図 H8S/2425ࡊ࡯࡞ࠣ PLQP0120LA-A PLQP0120KA-A FP-120BV 㧔਄㕙࿑㧕 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 PG2/CS2/RAS2*3 PG3/CS3/RAS3*3 AVCC Vref P40/IRQ0-B/AN0_0 P41/IRQ1-B/AN1_0 P42/IRQ2-B/AN2_0 P43/IRQ3-B/AN3_0 P44/IRQ4-B/AN4_0 P45/IRQ5-B/AN5_0 P46/IRQ6-B/AN6_0 P47/IRQ7-B/AN7_0 P94/AN12_1/DA2 P95/AN13_1/DA3 AV SS PG4/BREQO-A/CS4/ETCK*4 PG5/BACK-A/ETMS*4 PG6/BREQ-A/ETDI*4 P50/BREQO-B/IRQ0-A/PO0-B/TIOCA3-B/TMRI0-B/TxD2/SDA3 P51/BREQ-B/IRQ1-A/PO2-B/TIOCC3-B/TMCI0-B/RxD2/SCL3 P52/BACK-B/IRQ2-A/PO4-B/TIOCA4-B/TMO0-B/SCK2 P53/IRQ3-A/ADTRG0-A/ETRST*4 P35/OE-B*3/SCK1/SCL0 P34/SCK0/SCK4-A/SDA0 P33/RxD1/SCL1 P32/RxD0/IrRxD/SDA1 P31/TxD1 P30/TxD0/IrTxD MD0 MD1 V CC PE7/D7/AD7 V SS PE6/D6/AD6 PE5/D5/AD5 PE4/D4/AD4 PE3/D3/AD3 PE2/D2/AD2 PE1/D1/AD1 PE0/D0/AD0 P85/PO5-B/TIOCB4-B/TMO1-B/SCK3/TIOCA9-B P27/PO7/TIOCB5/SCL2 P26/PO6/TIOCA5/SDA2/ADTRG1 P25/WAIT-B/PO5-A/TIOCB4-A/TMO1-A P24/PO4-A/TIOCA4-A/TMO0-A/RxD4-A P23/PO3-A/TIOCD3-A/TMCI1-A/TxD4-A P22/PO2-A/TIOCC3-A/TMCI0-A P21/PO1-A/TIOCB3-A/TMRI1-A P20/PO0-A/TIOCA3-A/TMRI0-A P17/PO15/TIOCB2/TCLKD/SCS0-A P16/PO14/TIOCA2/SSCK0-A P15/DACK1/DACK3/PO13/TIOCB1/TCLKC/SSI0- A P14/DACK0/DACK1/PO12/TIOCA1/SSO0-A P13/TEND1/TEND3/TEND5/PO11/TIOCD0/TCLKB P12/TEND0/TEND1/TEND4/PO10/TIOCC0/TCLKA P11/DREQ1/DREQ3/DREQ5/PO9/TIOCB0 P10/DREQ0/DREQ1/DREQ4/PO8/TIOCA0 V CL*2 NMI WDTOVF/ETDO*4 MD2 VCC PC0/A0/TIOCA9-A PC1/A1/TIOCB9 PC2/A2/TIOCC9 PC3/A3/TIOCD9 PC4/A4/TIOCA10 VSS PC5/A5/TIOCB10 PC6/A6/TIOCA11 PC7/A7/TIOCB11 PB0/A8/TIOCA6 PB1/A9/TIOCB6 PB2/A10/TIOCC6/TCLKE PB3/A11/TIOCD6/TCLKF PB4/A12/TIOCA7 V SS PB5/A13/TIOCB7/TCLKG PB6/A14/TIOCA8 PB7/A15/TIOCB8/TCLKH PA0/A16 VSS PA1/A17/TxD4-B PA2/A18/RxD4-B PA3/A19/SCK4-B PA4/A20/IRQ4-A/SCS0-B/FSISS PA5/A21/IRQ5-A/SSCK0-B/FSICK PA6/A22/IRQ6-A/SSI0-B/FSIDI PA7/A23/CS7/IRQ7-A/SSO0-B/FSIDO EMLE*1 PG1/CS1 PG0/CS0 STBY V SS P81/PO1-B/TIOCB3-B/TMRI1-B/TxD3 P83/PO3-B/TIOCD3-B/TMCI1-B/RxD3 V CC VCC EXTAL XTAL V SS PF7/㱢㩷 PLLV SS RES PLLV CC PF6/AS/AH PF5/RD PF4/HWR PF3/LWR/SSO0-C PF2/CS6/LCAS* 3/SSI0-C PF1/CS5/UCAS*3/SSCK0-C PF0/WAIT-A/OE-A*3/ADTRG0-B/SCS0-C PD7/D15 PD6/D14 PD5/D13 PD4/D12 PD3/D11 PD2/D10 PD1/D9 PD0/D8 ޤ*1ߪLowޕ޿ߐߛߊߡߒ ߪߢ ࡘࠪ࠶࡜ࡈޓޓޓޓޓHighޕߔ߹ࠅߥߣ ޔ߈ߣߩߎޓޓޓޓޓP53ޔPG4ޔPG5ޔPG6ޔWDTOVFޕߔ߹ࠅߥߣ ޓޓޓ*2ޓVCLޕߔߢ ޓޓޓ*3ޓ5Vޕࠎߖ߹ࠅ޽ߪߦ ޓޓޓ*4 ޕߔߢEMLE߇Highޕߔ߹ࠅߥߦ 0.1ǴF㧔ផᅑ୯㧕 図 1.5 H8S/2425 グループ ピン配置図

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-15 2012.09.14 H8S/2427ޔࡊ࡯࡞ࠣ H8S/2427Rࡊ࡯࡞ࠣ PTLG0145JB-A 㧔਄㕙ㅘⷞ࿑㧕 A B C D E F G H J K L M N Vss MD1 MD0 P32 P35 P50 AVss P94 P44 P40 MD2 Vcc P31 P34 P51 PG4 P93 P47 P42 AVcc PC0 P80 PC1 P30 P33 P52 PG5 P92 P43 P41 PC4 PC2 PC3 P53 PG6 P97 P96 P95 P63 PJ0 PC7 Vss PC5 PB0 NC Vss Vcc PB3 PC6 PB1 Vss PF7 Vss PB6 PB2 PA0 PB4 PF6 RES Vss PB7 PA3 PB5 PF2 PF4 PA5 PA2 PA7 PA1 P62 PF0 EMLE PA6 P82 PA4 P15 P83 PE4 PD7 PH0 P81 VCL P12 P17 P20 P21 P26 PE3 P90 P45 P46 P91 PE0 Vss PD4 123456789 1 0 PG2 PG3 Vref PG1 PG0 P65 P64 STBY PJ1 Vcc XTAL EXTAL PF5 PLLVss PF1 PLLVcc P60 PF3 PD6 P61 PD2 PD5 PH1 PH3 WDTOVF P11 P13 P22 P85 PE6 Vss NMI PH2 P10 P14 Vss P23 P25 P84 PE5 PE2 PE1 PE7 PD3 PD0 Vcc PD1 ޤNCߪVSSޕ޿ߐߛߊߡߒߣࡦࡊ࡯ࠝ߆ࠆߔߦ ޓޓޓVCL㧔ផᅑ୯㧦0.1ǴF㧕 P24 P27P16 図 1.6 H8S/2427 グループ、H8S/2427R グループ ピン配置図

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-16 2012.09.14 1.4.2 動作モード別ピン配置一覧 表 1.3 H8S/2427、H8S/2427R 動作モード別ピン配置一覧 ピン番号 端子名 モード3、5、7 PLQP0144KA-A PTLG0145JB-A モード1 モード2 モード4 EXPE＝1 EXPE ＝0 フラッシュ メモリ ライタモード

1 B1 MD2 MD2 MD2 MD2 MD2 Vss

2 A1 Vss Vss Vss Vss Vss Vss

3 C2 P80/ IRQ0-B/

4 B2 Vcc Vcc Vcc Vcc Vcc Vcc

5 C1 A0 A0 PC0/A0 PC0/A0 PC0/TIOCA9-A A0

6 C3 A1 A1 PC1/A1 PC1/A1 PC1/TIOCB9 A1

7 D2 A2 A2 PC2/A2 PC2/A2 PC2/TIOCC9 A2

8 D3 A3 A3 PC3/A3 PC3/A3 PC3/TIOCD9 A3

9 D1 A4 A4 PC4/A4 PC4/A4 PC4/TIOCA10 A4

10 E2 Vss Vss Vss Vss Vss Vss

11 E3 A5 A5 PC5/A5 PC5/A5 PC5/TIOCB10 A5

12 F2 A6 A6 PC6/A6 PC6/A6 PC6/TIOCA11 A6

13 E1 A7 A7 PC7/A7 PC7/A7 PC7/TIOCB11 A7

14 E4 A8 A8 PB0/A8 PB0/A8 PB0/TIOCA6 A8

15 F3 A9 A9 PB1/A9 PB1/A9 PB1/TIOCB6 A9

16 G2 A10 A10 PB2/A10 PB2/A10 PB2/TIOCC6/

17 F1 A11 A11 PB3/A11 PB3/A11 PB3/TIOCD6/TCL

18 F4 Vss Vss Vss Vss Vss Vss

19 G4 A12 A12 PB4/A12 PB4/A12 PB4/TIOCA7 A12

20 H4 A13 A13 PB5/A13 PB5/A13 PB5/TIOCB7/TCL

21 G1 A14 A14 PB6/A14 PB6/A14 PB6/TIOCA8 A14

22 H2 A15 A15 PB7/A15 PB7/A15 PB7/TIOCB8/TCL

23 G3 A16 A16 PA0/A16 PA0/A16 PA0 A16

24 J4 A17 A17 PA1/A17/TxD4-B PA1/A17/TxD4-B PA1/TxD4-B A17

25 H1 Vss Vss Vss Vss Vss Vss

26 J2 A18 A18 PA2/A18/RxD4-B PA2/A18/RxD4-B PA2/RxD4-B A18

27 H3 A19 A19 PA3/A19/SCK4-B PA3/A19/SCK4-B PA3/SCK4-B NC

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-17 2012.09.14 ピン番号 端子名 モード3、5、7 PLQP0144KA-A PTLG0145JB-A モード1 モード2 モード4 EXPE＝1 EXPE ＝0 フラッシュ メモリ ライタモード

28 K4 A20/ IRQ4-A A20/ IRQ4-A PA4/A20/ IRQ4-A/

29 J1 PA5/A21/FSICK

30 K2 PA6/A22/FSIDI

31 J3 PA7/A23/ IRQ7-A/

32 K1 EMLE EMLE EMLE EMLE EMLE Vss

33 L2 P81/ IRQ1-B/

34 K3 P82/ IRQ2-B/

35 L1 PH0/ CS4/

RAS4*2/WE*1 PH0/CS4/ RAS4*2/WE*1 PH0/CS4/ RAS4*2/WE*1 PH0/CS4/ RAS4*2/WE*1 PH0 NC

36 M1 PH1/ CS5/

RAS5*2/ SDRAMφ*1 PH1/CS5/ RAS5*2/ SDRAMφ*1 PH1/CS5/ RAS5*2/ SDRAMφ*1 PH1/CS5/ RAS5*2/ SDRAMφ*1 PH1/ SDRAMφ* NC

37 N2 PH2/ CS6/IRQ6-B PH2/ CS6/IRQ6-B PH2/CS6/IRQ6-B PH2/CS6/IRQ6-B PH2/IRQ6-B NC

38 M2 PH3/ CS7/OE-A*2/

CKE-A*1/IRQ7-B PH3/CS7/OE-A*2/ CKE-A*1/IRQ7-B PH3/CS7/OE-A*2/ CKE-A*1/IRQ7-B PH3/CS7/OE-A*2/ CKE-A*1/IRQ7-B PH3/IRQ7-B NC

39 M3 WDTOVF WDTOVF WDTOVF WDTOVF WDTOVF NC

40 N1 NMI NMI NMI NMI NMI Vcc

41 L3 VCL VCL VCL VCL VCL VCL

42 N3 P10/PO8/TIOCA0 P10/PO8/TIOCA0 P10/PO8/TIOCA0 P10/PO8/TIOCA0 P10/PO8/TIOCA0 NC

43 M4 P11/PO9/TIOCB0 P11/PO9/TIOCB0 P11/PO9/TIOCB0 P11/PO9/TIOCB0 P11/PO9/TIOCB0 NC

44 L4 P12/PO10/

45 M5 P13/PO11/

46 N4 P14/PO12/

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-18 2012.09.14 ピン番号 端子名 モード3、5、7 PLQP0144KA-A PTLG0145JB-A モード1 モード2 モード4 EXPE＝1 EXPE ＝0 フラッシュ メモリ ライタモード

47 K5 P15/PO13/

48 K6 P16/PO14/

49 L5 P17/PO15/

50 N5 Vss Vss Vss Vss Vss Vss

51 L6 P20/ IRQ8-B/

52 L7 P21/ IRQ9-B/

53 M6 P22/ IRQ10-B/

54 N6 P23/ IRQ11-B/

55 M7 P24/ IRQ12-B/

56 N7 P25/ WAIT-B/

57 L8 P26/ IRQ14-B/

58 K7 P27/ IRQ15-B/

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-19 2012.09.14 ピン番号 端子名 モード3、5、7 PLQP0144KA-A PTLG0145JB-A モード1 モード2 モード4 EXPE＝1 EXPE ＝0 フラッシュ メモリ ライタモード

59 K8 P83/ IRQ3-B/

60 N8 P84/ IRQ4-B/

61 M8 P85/ IRQ5-B/

62 － PJ2 PJ2 PJ2 PJ2 PJ2 Vss

63 K9 PE0/D0/AD0 PE 0/D0/AD0 PE0/D0/AD0 PE0/D0/AD0 PE0 NC

64 N9 PE1/D1/AD1 PE1/D1/AD1 PE1/D1/AD1 PE1/D1/AD1 PE1 NC

65 M9 PE2/D2/AD2 PE2/D2/AD2 PE2/D2/AD2 PE2/D2/AD2 PE2 NC

66 L10 PE3/D3/AD3 PE3/D3/AD3 PE3/D3/AD3 PE3/D3/AD3 PE3 NC

67 K10 PE4/D4/AD4 PE4/D4/AD4 PE4/D4/AD4 PE4/D4/AD4 PE4 NC

68 N10 PE5/D5/AD5 PE5/D5/AD5 PE5/D5/AD5 PE5/D5/AD5 PE5 NC

69 M10 PE6/D6/AD6 PE6/D6/AD6 PE6/D6/AD6 PE6/D6/AD6 PE6 NC

70 M11 Vss Vss Vs s Vss Vss Vss

71 N11 PE7/D7/AD7 PE7/D7/AD7 PE7/D7/AD7 PE7/D7/AD7 PE7 NC

72 N12 Vcc Vcc Vc c Vcc Vcc Vcc

73 M13 D8/AD8 D8/AD8 D8/AD8 D8/AD8 PD0 I/O0

74 N13 D9/AD9 D9/AD9 D9/AD9 D9/AD9 PD1 I/O1

75 L12 D10/AD10 D10/AD10 D 10/AD10 D10/AD10 PD2 I/O2

76 M12 D11/AD11 D11/AD11 D11/AD11 D11/AD11 PD3 I/O3

77 L11 D12/AD12 D12/AD12 D 12/AD12 D12/AD12 PD4 I/O4

78 L13 D13/AD13 D13/AD13 D 13/AD13 D13/AD13 PD5 I/O5

79 K12 D14/AD14 D14/AD14 D 14/AD14 D14/AD14 PD6 I/O6

80 K11 D15/AD15 D15/AD15 D 15/AD15 D15/AD15 PD7 I/O7

81 J12 P60/ IRQ8-A/

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-20 2012.09.14 ピン番号 端子名 モード3、5、7 PLQP0144KA-A PTLG0145JB-A モード1 モード2 モード4 EXPE＝1 EXPE ＝0 フラッシュ メモリ ライタモード

82 K13 P61/ IRQ9-A/

83 J10 P62/ IRQ10-A/

84 J11 PF0/ WAIT-A/

85 H12 PF1/ UCAS*2/

DQMU*1/ IRQ14-A/ SSCK0-C PF1/UCAS*2/ DQMU*1/ IRQ14-A/ SSCK0-C PF1/UCAS*2/ DQMU*1/ IRQ14-A/ SSCK0-C PF1/UCAS*2/ DQMU*1/ IRQ14-A/ SSCK0-C PF1/IRQ14-A/ SSCK0-C NC

86 H10 PF2/ LCAS*2/

DQML*1/ IRQ15-A/SSI0-C PF2/LCAS*2/ DQML*1/ IRQ15-A/SSI0-C PF2/LCAS*2/ DQML*1/ IRQ15-A/SSI0-C PF2/LCAS*2/ DQML*1/ IRQ15-A/SSI0-C PF2/IRQ15-A/ SSI0-C NC

87 J13 PF3/ LWR/

88 H11 HWR HWR HWR HWR PF4 NC

89 G12 RD RD RD RD PF5 NC

90 G10 PF6/ AS/AH PF6/ AS/AH PF6/ AS/AH PF6/ AS/AH PF6 NC

91 H13 PLLVcc PLLVcc PLLV cc PLLVcc PLLVcc Vcc

92 G11 RES RES RES RES RES RES

93 G13 PLLVss PLLVss PLLV ss PLLVss PLLVss Vss

94 F10 PF7/ φ PF7/ φ PF7/ φ PF7/ φ PF7/ φ NC

95 F11 Vss Vss Vs s Vss Vss Vss

96 F12 XTAL XTAL XTAL XTAL XTAL XTAL

97 F13 EXTAL EXTAL EXTAL EXTAL EXTAL EXTAL

98 E11 Vcc Vcc Vc c Vcc Vcc Vcc

99 E13 Vcc Vcc Vc c Vcc Vcc Vcc

100 D11 PJ0 PJ0 PJ0 PJ0 PJ0 NC

101 E12 PJ1 PJ1 PJ1 PJ1 PJ1 NC

102 E10 Vss Vss Vs s Vss Vss Vss

103 D13 STBY STBY STBY STBY STBY Vcc

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-21 2012.09.14 ピン番号 端子名 モード3、5、7 PLQP0144KA-A PTLG0145JB-A モード1 モード2 モード4 EXPE＝1 EXPE ＝0 フラッシュ メモリ ライタモード

104 D10 P63/ IRQ11-A/

105 D12 P64/ IRQ12-A/

106 C13 P65/ IRQ13-A/

107 C12 PG0/ CS0 PG0/ CS0 PG0/ CS0 PG0/ CS0 PG0 NC

108 B13 PG1/ CS1 PG1/ CS1 PG1/ CS1 PG1/ CS1 PG1 NC

109 A12 PG2/ CS2/

RAS2*2/RAS*1 PG2/CS2/ RAS2*2/RAS*1 PG2/CS2/ RAS2*2/RAS*1 PG2/CS2/ RAS2*2/RAS*1 PG2 NC

110 A13 PG3/ CS3/

RAS3*2/CAS*1 PG3/CS3/ RAS3*2/CAS*1 PG3/CS3/ RAS3*2/CAS*1 PG3/CS3/ RAS3*2/CAS*1 PG3 NC

111 B11 AVcc AVcc AVc c AVcc AVcc Vcc

112 B12 Vref Vref Vref Vref Vref Vcc

113 A11 P40/AN0_0 P40/AN0_0 P 40/AN0_0 P40/AN0_0 P40/AN0_0 NC

114 C11 P41/AN1_0 P41/AN1_0 P 41/AN1_0 P41/AN1_0 P41/AN1_0 NC

115 B10 P42/AN2_0 P42/AN2_0 P 42/AN2_0 P42/AN2_0 P42/AN2_0 NC

116 C10 P43/AN3_0 P43/AN3_0 P43/ AN3_0 P43/AN3_0 P43/AN3_0 Vss

117 A10 P44/AN4_0 P44/AN4_0 P44/ AN4_0 P44/AN4_0 P44/AN4_0 Vcc

118 B9 P45/AN5_0 P45/AN5_0 P45/ AN5_0 P45/AN5_0 P45/AN5_0 Vss

119 C9 P46/AN6_0 P46/AN6_0 P 46/AN6_0 P46/AN6_0 P46/AN6_0 NC

120 B8 P47/AN7_0 P47/AN7_0 P 47/AN7_0 P47/AN7_0 P47/AN7_0 NC

121 A9 P90/AN8_1 P90/AN8_1 P 90/AN8_1 P90/AN8_1 P90/AN8_1 NC

122 D9 P91/AN9_1 P91/AN9_1 P 91/AN9_1 P91/AN9_1 P91/AN9_1 NC

123 C8 P92/AN10_1 P92/AN10_1 P92/ AN10_1 P92/AN10_1 P92/AN10_1 NC

124 B7 P93/AN11_1 P93/AN11_1 P93/ AN11_1 P93/AN11_1 P93/AN11_1 NC

125 A8 P94/AN12_1/

P94/AN12_1/ DA2 P94/AN12_1/ DA2 P94/AN12_1/ DA2 P94/AN12_1/ DA2 NC

126 D8 P95/AN13_1/

P95/AN13_1/ DA3 P95/AN13_1/ DA3 P95/AN13_1/ DA3 P95/AN13_1/ DA3 NC

127 D7 P96/AN14_1 P96/AN14_1 P96/AN14_1 P96/AN14_1 P96/AN14_1 NC

128 D6 P97/AN15_1 P97/AN15_1 P97/AN15_1 P97/AN15_1 P97/AN15_1 NC

129 A7 AVss AVss AVs s AVss AVss Vss

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-22 2012.09.14 ピン番号 端子名 モード3、5、7 PLQP0144KA-A PTLG0145JB-A モード1 モード2 モード4 EXPE＝1 EXPE ＝0 フラッシュ メモリ ライタモード

130 B6 PG4/ BREQO-A PG4/ BREQO-A PG4/ BREQO-A PG4/ BREQO-A PG4 NC

131 C7 PG5/ BACK-A PG5/ BACK-A PG5/ BACK-A PG5/ BACK-A PG5 NC

132 D5 PG6/ BREQ-A PG6/ BREQ-A PG6/ BREQ-A PG6/ BREQ-A PG6 NC

133 A6 P50/ BREQO-B/

134 B5 P51/ BREQ-B/

135 C6 P52/ BACK-B/

136 D4 P53/ IRQ3-A/

137 A5 P35/ OE-B*3/

CKE-B*1/ SCK1/SCL0 P35/OE-B*3/ CKE-B*1/ SCK1/SCL0 P35/OE-B*3/ CKE-B*1/ SCK1/SCL0 P35/OE-B*3/ CKE-B*1/ SCK1/SCL0 P35/SCK1/ SCL0 NC

138 B4 P34/SCK0/

139 C5 P33/RxD1/SCL1 P33/RxD1/SCL1 P33/ RxD1/SCL1 P33/RxD1/SCL1 P33/RxD1/SCL1 NC

140 A4 P32/RxD0/

141 B3 P31/TxD1 P31/TxD1 P31/ TxD1 P31/TxD1 P31/TxD1 NC

142 C4 P30/TxD0/IrTxD P30/TxD0/IrTxD P30/ TxD0/IrTxD P30/TxD0/IrTxD P30/TxD0/IrTxD NC

143 A3 MD0 MD0 MD0 MD0 MD0 Vss

144 A2 MD1 MD1 MD1 MD1 MD1 Vss

－ L9 Vss Vss Vs s Vss Vss Vss － E5 NC NC NC NC NC NC 【注】 *1 H8S/2427 グループにはありません。 *2 5V 版にはありません。

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-23 2012.09.14 表 1.4 H8S/2425 グループ動作モード別ピン配置一覧 ピン番号 端子名 モード3、5、7 PLQP0120LA-A PLQP0120KA-A モード1 モード2 モード4 EXPE＝1 EXPE ＝0 フラッシュ メモリ ライタモード

1 MD2 MD2 MD2 MD2 MD2 Vss

2 Vcc Vcc Vcc Vcc Vcc Vcc

3 A0 A0 PC0/A0 PC0/A0 PC0/TIOCA9-A A0

4 A1 A1 PC1/A1 PC1/A1 PC1/TIOCB9 A1

5 A2 A2 PC2/A2 PC2/A2 PC2/TIOCC9 A2

6 A3 A3 PC3/A3 PC3/A3 PC3/TIOCD9 A3

7 A4 A4 PC4/A4 PC4/A4 PC4/TIOCA10 A4

8 Vss Vss Vss Vss Vss Vss

9 A5 A5 PC5/A5 PC5/A5 PC5/TIOCB10 A5

10 A6 A6 PC6/A6 PC6/A6 PC6/TIOCA11 A6

11 A7 A7 PC7/A7 PC7/A7 PC7/TIOCB11 A7

12 A8 A8 PB0/A8 PB0/A8 PB0/TIOCA6 A8

13 A9 A9 PB1/A9 PB1/A9 PB1/TIOCB6 A9

14 A10 A10 PB2/A10 PB2/A10 PB2/TIOCC6/TCLKE A10

15 A11 A11 PB3/A11 PB3/A11 PB3/TIOCD6/TCLKF A11

16 A12 A12 PB4/A12 PB4/A12 PB4/TIOCA7 A12

17 Vss Vss Vss Vss Vss Vss

18 A13 A13 PB5/A13 PB5/A13 PB5/TIOCB7/TCLKG A13

19 A14 A14 PB6/A14 PB6/A14 PB6/TIOCA8 A14

20 A15 A15 PB7/A15 PB7/A15 PB7/TIOCB8/TCLKH A15

21 A16 A16 PA0/A16 PA0/A16 PA0 A16

22 Vss Vss Vss Vss Vss Vss

23 A17 A17 PA1/A17/TxD4-B PA1/A17/TxD4-B PA1/TxD4-B A17

24 A18 A18 PA2/A18/RxD4-B PA2/A18/RxD4-B PA2/RxD4-B A18

25 A19 A19 PA3/A19/SCK4-B PA3/A19/SCK4-B PA3/SCK4-B NC

26 A20/ IRQ4-A A20/ IRQ4-A PA4/A20/ IRQ4-A/

27 PA5/A21/ IRQ5-A/

28 PA6/A22/ IRQ6-A/

29 PA7/A23/ CS7/

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-24 2012.09.14 ピン番号 端子名 モード3、5、7 PLQP0120LA-A PLQP0120KA-A モード1 モード2 モード4 EXPE＝1 EXPE ＝0 フラッシュ メモリ ライタモード

30 EMLE EMLE EMLE EMLE EMLE Vss

31 WDTOVF WDTOVF WDTOVF WDTOVF WDTOVF NC

32 NMI NMI NMI NMI NMI Vcc

33 VCL VCL VCL VCL VCL VCL

34 P10/ DREQ0/

35 P11/ DREQ1/

36 P12/ TEND0/

37 P13/ TEND1/

38 P14/ DACK0/

39 P15/ DACK1/

40 P16/PO14/TIOCA2/

41 P17/PO15/TIOCB2/

42 P20/PO0-A/

43 P21/PO1-A/

44 P22/PO2-A/

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-25 2012.09.14 ピン番号 端子名 モード3、5、7 PLQP0120LA-A PLQP0120KA-A モード1 モード2 モード4 EXPE＝1 EXPE ＝0 フラッシュ メモリ ライタモード

45 P23/PO3-A/

46 P24/PO4-A/

47 P25/ WAIT-B/

48 P26/PO6/

49 P27/PO7/

50 P85/PO5-B/

51 PE0/D0/AD0 PE0/D0/AD0 PE0 /D0/AD0 PE0/D0/AD0 PE0 NC

52 PE1/D1/AD1 PE1/D1/AD1 PE1 /D1/AD1 PE1/D1/AD1 PE1 NC

53 PE2/D2/AD2 PE2/D2/AD2 PE2 /D2/AD2 PE2/D2/AD2 PE2 NC

54 PE3/D3/AD3 PE3/D3/AD3 PE3 /D3/AD3 PE3/D3/AD3 PE3 NC

55 PE4/D4/AD4 PE4/D4/AD4 PE4 /D4/AD4 PE4/D4/AD4 PE4 NC

56 PE5/D5/AD5 PE5/D5/AD5 PE5 /D5/AD5 PE5/D5/AD5 PE5 NC

57 PE6/D6/AD6 PE6/D6/AD6 PE6 /D6/AD6 PE6/D6/AD6 PE6 NC

58 Vss Vss Vss Vss Vss Vss

59 PE7/D7/AD7 PE7/D7/AD7 PE7 /D7/AD7 PE7/D7/AD7 PE7 NC

60 Vcc Vcc Vcc Vcc Vcc Vcc

61 D8/AD8 D8/AD8 D8/AD8 D8/AD8 PD0 I/O0

62 D9/AD9 D9/AD9 D9/AD9 D9/AD9 PD1 I/O1

63 D10/AD10 D10/AD10 D10/ AD10 D10/AD10 PD2 I/O2

64 D11/AD11 D11/AD11 D11/ AD11 D11/AD11 PD3 I/O3

65 D12/AD12 D12/AD12 D12/ AD12 D12/AD12 PD4 I/O4

66 D13/AD13 D13/AD13 D13/ AD13 D13/AD13 PD5 I/O5

67 D14/AD14 D14/AD14 D14/ AD14 D14/AD14 PD6 I/O6

68 D15/AD15 D15/AD15 D15/ AD15 D15/AD15 PD7 I/O7

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-26 2012.09.14 ピン番号 端子名 モード3、5、7 PLQP0120LA-A PLQP0120KA-A モード1 モード2 モード4 EXPE＝1 EXPE ＝0 フラッシュ メモリ ライタモード

69 PF0/ WAIT-A/

OE-A*/ADTRG0-B/ SCS0-C PF0/WAIT-A/ OE-A*/ADTRG0-B/ SCS0-C PF0/WAIT-A/ OE-A*/ADTRG0-B/ SCS0-C PF0/WAIT-A/ OE-A*/ADTRG0-B/ SCS0-C PF0/ ADTRG0-B/ SCS0-C NC

70 PF1/ CS5/

UCAS*/SSCK0-C PF1/CS5/ UCAS*/SSCK0-C PF1/CS5/ UCAS*/SSCK0-C PF1/CS5/ UCAS*/SSCK0-C PF1/ SSCK0-C NC

71 PF2/ CS6/

LCAS*/SSI0-C PF2/CS6/ LCAS*/SSI0-C PF2/CS6/ LCAS*/SSI0-C PF2/CS6/ LCAS*/SSI0-C PF2/ SSI0-C NC

72 PF3/ LWR/SSO0-C PF3/ LWR/SSO0-C PF3/ LWR/SSO0-C PF3/ LWR/SSO0-C PF3/SSO0-C NC

73 HWR HWR HWR HWR PF4 NC

74 RD RD RD RD PF5 NC

75 PF6/ AS/AH PF6/ AS/AH PF6/ AS/AH PF6/ AS/AH PF6 NC

76 PLLVcc PLLVcc PLLVcc PLLVcc PLLVcc Vcc

77 RES RES RES RES RES RES

78 PLLVss PLLVss PLLVss PLLVss PLLVss Vss

79 PF7/ φ PF7/ φ PF7/ φ PF7/ φ PF7/ φ NC

80 Vss Vss Vss Vss Vss Vss

81 XTAL XTAL XTAL XTAL XTAL XTAL

82 EXTAL EXTAL EXTAL EXTAL EXTAL EXTAL

83 Vcc Vcc Vcc Vcc Vcc Vcc

84 Vcc Vcc Vcc Vcc Vcc Vcc

85 P83/PO3-B/

86 P81/PO1-B/

87 Vss Vss Vss Vss Vss Vss

88 STBY STBY STBY STBY STBY Vcc

89 PG0/ CS0 PG0/ CS0 PG0/ CS0 PG0/ CS0 PG0 NC

90 PG1/ CS1 PG1/ CS1 PG1/ CS1 PG1/ CS1 PG1 NC

91 PG2/ CS2/RAS2* PG2/ CS2/RAS2* PG2/ CS2/RAS2* PG2/ CS2/RAS2* PG2 NC

92 PG3/ CS3/RAS3* PG3/ CS3/RAS3* PG3/ CS3/RAS3* PG3/ CS3/RAS3* PG3 NC

93 AVcc AVcc AVcc AVcc AVcc Vcc

94 Vref Vref Vref Vref Vref Vcc

95 P40/ IRQ0-B/AN0_0 P40/ IRQ0-B/AN0_0 P40/ IRQ0-B/AN0_0 P40/ IRQ0-B/AN0_0 P40/ IRQ0-B/AN0_0 NC

96 P41/ IRQ1-B/AN1_0 P41/ IRQ1-B/AN1_0 P41/ IRQ1-B/AN1_0 P41/ IRQ1-B/AN1_0 P41/ IRQ1-B/AN1_0 NC

97 P42/ IRQ2-B/AN2_0 P42/ IRQ2-B/AN2_0 P42/ IRQ2-B/AN2_0 P42/ IRQ2-B/AN2_0 P42/ IRQ2-B/AN2_0 NC

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-27 2012.09.14 ピン番号 端子名 モード3、5、7 PLQP0120LA-A PLQP0120KA-A モード1 モード2 モード4 EXPE＝1 EXPE ＝0 フラッシュ メモリ ライタモード

98 P43/ IRQ3-B/AN3_0 P43/ IRQ3-B/AN3_0 P43/ IRQ3-B/AN3_0 P43/ IRQ3-B/AN3_0 P43/ IRQ3-B/AN3_0 Vss

99 P44/ IRQ4-B/AN4_0 P44/ IRQ4-B/AN4_0 P44/ IRQ4-B/AN4_0 P44/ IRQ4-B/AN4_0 P44/ IRQ4-B/AN4_0 Vcc

100 P45/ IRQ5-B/AN5_0 P45/ IRQ5-B/AN5_0 P45/ IRQ5-B/AN5_0 P45/ IRQ5-B/AN5_0 P45/ IRQ5-B/AN5_0 Vss

101 P46/ IRQ6-B/AN6_0 P46/ IRQ6-B/AN6_0 P46/ IRQ6-B/AN6_0 P46/ IRQ6-B/AN6_0 P46/ IRQ6-B/AN6_0 NC

102 P47/ IRQ7-B/AN7_0 P47/ IRQ7-B/AN7_0 P47/ IRQ7-B/AN7_0 P47/ IRQ7-B/AN7_0 P47/ IRQ7-B/AN7_0 NC

103 P94/AN12_1/DA2 P94/AN12_1/ DA2 P94/AN12_1/DA2 P94/AN 12_1/DA2 P94/AN12_1/DA2 NC

104 P95/AN13_1/DA3 P95/AN13_1/ DA3 P95/AN13_1/DA3 P95/AN 13_1/DA3 P95/AN13_1/DA3 NC

105 AVss AVss AVss AVss AVss Vss

106 PG4/ BREQO-A/CS4 PG4/BREQO-A/CS4 PG4/BREQO-A/CS4 PG4/BREQO-A/CS4 PG4 NC

107 PG5/ BACK-A PG5/ BACK-A PG5/ BACK-A PG5/ BACK-A PG5 NC

108 PG6/ BREQ-A PG6/ BREQ-A PG6/ BREQ-A PG6/ BREQ-A PG6 NC

109 P50/ BREQO-B/

110 P51/ BREQ-B/

111 P52/ BACK-B/

112 P53/ IRQ3-A/

113 P35/ OE-B*/

P35/OE-B*/ SCK1/SCL0 P35/OE-B*/ SCK1/SCL0 P35/OE-B*/ SCK1/SCL0 P35/SCK1/ SCL0 NC

114 P34/SCK0/

115 P33/RxD1/SCL1 P33/RxD1/SCL1 P33/RxD1 /SCL1 P33/RxD1/SCL1 P33/RxD1/SCL1 NC

116 P32/RxD0/

117 P31/TxD1 P31/TxD1 P31/Tx D1 P31/TxD1 P31/TxD1 NC

118 P30/TxD0/IrTxD P30/TxD0/Ir TxD P30/TxD0/IrTxD P30/Tx D0/IrTxD P30/TxD0/IrTxD NC

119 MD0 MD0 MD0 MD0 MD0 Vss

120 MD1 MD1 MD1 MD1 MD1 Vss

【注】 * 5V 版にはありません。

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-28 2012.09.14 1.4.3 端子機能 表 1.5 端 子 機 能 ピン番号 H8S/2427、H8S/2427R H8S/2425 分類 記号 PLQP0144KA-A PTLG0145JB-A PLQP0120LA-A PLQP0120KA-A 入出力 機 能 Vcc 4 、72、98 B2、N12、E11 E13 2、60、83 入力 電源端子です。システムの電源に接続してください。 Vss 2 、10、18、25 50、70、95、102 A1、E2、F4、H1 N5、M11、E10 F11、L9 8、17、22 58、80、87 入力 グランド端子です。システムの電源（0V）に接続してく ださい。 PLLVcc 91 H13 76 入力 内蔵 PLL 発振器用の電源端子です。 PLLVss 93 G13 78 入力 内蔵 PLL 発振器用のグランド端子です。 電源 VCL 41 L3 33 出力 電源に接続しないでください。0.1μF（推奨値）のコンデ ンサを介して Vss に接続してください。（端子近くに配 XTAL 96 F12 81 入力 水晶発振子を接続します。水晶発振子を接続する場合、お よび外部クロック入力の場合の接続例については、「第 24 章 クロック発振器」を参照してください。 EXTAL 97 F13 82 入力 水晶発振子を接続します。また、EXTAL 端子は外部クロ ックを入力することもできます。 水晶発振子を接続する場 合、および外部クロック入力の場合の接続例については、 「第 24 章 クロック発振器」を参照してください。 φ 94 F10 79 出力 外部デバイスにシステムクロックを供給します。 クロック SDRAMφ*1 36 M1 ― 出力 シンクロナス DRAM を接続する場合に、シンクロナス DRAM の CLK 端子に接続します。詳細は「第7 章 バス コントローラ（BSC）」を参照してください。 動作モード コントロール MD2 MD1 MD0 144 143 120 119 入力 動作モードを設定します。 これらの端子は動作中に変化さ せないでください。 RES 92 G11 77 入力 リセット端子です。この端子が Low レベルになると、リ セット状態となります。 STBY 103 D13 88 入力 この端子がLow レベルになると、ハードウェアスタンバイ モードに遷移します。 システム制御 EMLE 32 K1 30 入力 オンチップエミュレータイネーブル端子です。オンチップ エミュレータを使用する場合、High レベルとしてください。 このとき、P53、PG4～PG6、WDTOVF端子は、オンチッ プエミュレータ専用端子となり、該当端子の機能は使用で きません。オンチップエミュレータを使用しない場合、Low レベルとしてください。 アドレスバス A23 ～A0 31 ～26 24～19 17～11 9～5 J3、K2、J1、K4 H3、J2、J4、G3 H2、G1、H4、G4 F1、G2、F3、E4 E1、F2、E3、D1 D3、D2、C3、C1 29～23 21～18 16～9 7～3 出力 アドレスを出力端子です。

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-29 2012.09.14 ピン番号 H8S/2427、H8S/2427R H8S/2425 分類 記号 PLQP0144KA-A PTLG0145JB-A PLQP0120LA-A PLQP0120KA-A 入出力 機 能 データバス D15 ～D0 80 ～73 69～63 K11、K12、L13 L11、M12、L12 N13、M13、N11 M11、N10、L9 M10、N9、K10 68～61 57～51 入出力 双方向データバスです。 アドレス／データマルチプレクスI/O 空間アクセス時は、 アドレスも出力されます。 アドレス／ データマルチ プレクスバス AD15～AD0 80～73 69～63 K11、K12、L13 L11、M12、L12 N13、M13、N11 M10、N10、K10 L10、M9、N9 68～61 57～51 入出力 アドレス出力およびデータ入出力端子です。 CS7～CS0 38～35 110～107 M2、N2 M1、L1 A13、A12 B13、C12 29、71 70、106 92～89 出力 外部アドレス空間の分割エリア 7～0 の選択信号です。 AS 90 G10 75 出力 この端子が Low レベルのとき、アドレスバス上のアドレ ス出力が有効であることを示します。 AH 90 G10 75 出力 アドレス／データマルチプレクス I/O インタフェース空 間をアクセス中で、アドレスをホールドするための信号 です。 RD 89 G12 74 出力 この端子が Low レベルのとき、外部アドレス空間のリー ド状態であることを示します。 HWR 88 H11 73 出力 外部アドレス空間をライトし、データバスの上位側（D15 ～D8）が有効であることを示すストローブ信号です。ま た、DRAM 空間アクセス時のライトイネーブル信号です。 LWR 87 J13 72 出力 外部アドレス空間をライトし、データバスの下位側（D7 ～D0）が有効であることを示すストローブ信号です。 BREQ-A BREQ-B 132 134 108 110 入力 本 LSI に対し外部バスマスタがバス権を要求します。 BREQO-A BREQO-B 130 133 106 109 出力 外部バス権解放状態で、 内部バスマスタが外部空間をアク セスするときの外部バス権要求信号です。 BACK-A BACK-B 131 135 107 111 出力 バス権を外部バスマスタに解放したことを示します。 UCAS*3 85 H12 70 出力 16 ビットDRAM 空間アクセス時のアッパーカラムアドレ スストローブ信号です。また、8 ビット DRAM 空間アク セス時のカラムアドレスストローブ信号です。 LCAS*3 86 H10 71 出力 16 ビットDRAM空間アクセス時のロウアーカラムアドレス ストローブ信号です。 DQMU*1 85 H12 ― 出力 16 ビット連続シンクロナスDRAM 空間アクセス時のアッ パーデータマスクイネーブル信号です。また、8 ビット連 続シンクロナス DRAM 空間アクセス時のデータマスクイ ネーブル信号です。 バス制御 DQML*1 86 H10 ― 出力 16 ビット連続シンクロナスDRAM インタフェース空間ア クセス時のロウアーデータマスクイネーブル信号です。

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-30 2012.09.14 ピン番号 H8S/2427、H8S/2427R H8S/2425 分類 記号 PLQP0144KA-A PTLG0145JB-A PLQP0120LA-A PLQP0120KA-A 入出力 機 能 RAS2*3 RAS3*3 RAS4*2 RAS5*2 109 110 A12 A13 出力 DRAM インタフェースのとき、DRAM のロウアドレスス ローブ信号です。また、エリア 2～5 を連続DRAM 空間 に設定したときのロウアドレスストローブ信号です。 RAS*1 109 A12 ― 出力 シンクロナス DRAM インタフェースのとき、シンクロナ ス DRAM のロウアドレススローブ信号です。 CAS*1 110 A13 ― 出力 シンクロナス DRAM インタフェースのとき、シンクロナ ス DRAM のカラムアドレススローブ信号です。 WE*1 35 L1 ― 出力 シンクロナス DRAM インタフェースのとき、シンクロナ ス DRAM のライトイネーブル信号です。 WAIT-A WAIT-B J11 入力 外部 3 ステートアドレス空間をアクセスすると、バスサ イクルにウェイトステートの挿入を要求します。 OE-A*3 OE-B*3 137 113 出力 DRAM 空間アクセス時のアウトプットイネーブル信号で バス制御 CKE-A*1 CKE-B*1 137 出力 シンクロナス DRAM インタフェースのときのクロックイ ネーブル信号です。 NMI 40 N1 32 入力 ノンマスカブル割り込み要求端子です。 使用しない場合は High レベルに固定してください。 IRQ15-A～ IRQ8-A*2 86、85 106～104 83～81 H10、H12 C13、D12 D10、J10 K13、J12 IRQ7-A～ IRQ0-A 31～28 136～133 J3、K2、J1 K4、D4、C6 B5、A6 29～26 112～109 IRQ15-B～ IRQ8-B*2 58～51 K7、L8、N7 M7、N6、M6、L7、 割り込み IRQ7-B～IRQ0-B 38、37 61～59 34、33、3 M2、N2、M8 N8、K8、K3 L2、C2 102～95 入力 マスク可能な割り込みを要求します。 IRQn-A と IRQn-B の入力端子は、割り込みコントローラ の IRQ 端子セレクトレジスタ （ITSR） により選択します。 （H8S/2425：n=0～7） DREQ1/ DREQ3/ DREQ5

82 K13 35 入力 DMAC の起動を要求します。

81 J12 34

104 D10 37 出力 DMAC のデータ転送終了を示します。

83 J10 36

コントローラ （DMAC） DACK1/DACK3 DACK0/DACK1 106 105 C13 D12 出力 DMAC のシングルアドレス転送アクノリッジ端子です。 EDREQ3 EDREQ2 入力 EXDMAC の起動を要求します。 EXDMA コントローラ （EXDMAC）*

2 ETEND3

出力 EXDMAC のデータ転送終了を示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-31 2012.09.14 ピン番号 H8S/2427、H8S/2427R H8S/2425 分類 記号 PLQP0144KA-A PTLG0145JB-A PLQP0120LA-A PLQP0120KA-A 入出力 機 能 EDACK3 EDACK2 出力 EXDMAC のシングルアドレス転送アクノリッジ端子で EXDMA コントローラ （EXDMAC）*2 EDRAK3 EDRAK2 出力 外部デバイスからの DMA 転送要求受け付け、実行開始を 外部デバイスに通知します。 TCLKH TCLKG TCLKF TCLKE TCLKD TCLKC TCLKB TCLKA 入力 タイマの外部クロック入力端子です。 TIOCA0 TIOCB0 TIOCC0 TIOCD0 入出力 TGRA_0 ～TGRD_0 のインプットキャプチャ入力／アウ トプットコンペア出力／PWM 出力端子です。 TIOCA1 TIOCB1 入出力 TGRA_1 、TGRB_1 のインプットキャプチャ入力／アウト プットコンペア出力／PWM 出力端子です。 TIOCA2 TIOCB2 入出力 TGRA_2 、TGRB_2 のインプットキャプチャ入力／アウト プットコンペア出力／PWM 出力端子です。 TIOCA3-A TIOCB3-A TIOCC3-A TIOCD3-A TIOCA3-B TIOCB3-B TIOCC3-B TIOCD3-B 133 134 109 110 入出力 TGRA_3 ～TGRD_3 のインプットキャプチャ入力／アウ トプットコンペア出力／PWM 出力端子です。 TIOCA4-A TIOCB4-A TIOCA4-B TIOCB4-B 135 111 入出力 TGRA_4 、TGRB_4 のインプットキャプチャ入力／アウト プットコンペア出力／PWM 出力端子です。 TIOCA5 TIOCB5 入出力 TGRA_5 、TGRB_5 のインプットキャプチャ入力／アウト プットコンペア出力／PWM 出力端子です。 TIOCA6 TIOCB6 TIOCC6 TIOCD6 入出力 TGRA_6 ～TGRD_6 のインプットキャプチャ入力／アウ トプットコンペア出力／PWM 出力端子です。 TIOCA7 TIOCB7 入出力 TGRA_7 、TGRB_7 のインプットキャプチャ入力／アウト プットコンペア出力／PWM 出力端子です。 16 ビット タイマパルス ユニット（TPU） TIOCA8 TIOCB8 入出力 TGRA_8 、TGRB_8 のインプットキャプチャ入力／アウト プットコンペア出力／PWM 出力端子です。

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-32 2012.09.14 ピン番号 H8S/2427、H8S/2427R H8S/2425 分類 記号 PLQP0144KA-A PTLG0145JB-A PLQP0120LA-A PLQP0120KA-A 入出力 機 能 TIOCA9-A TIOCA9-B TIOCB9 TIOCC9 TIOCD9 入出力 TGRA_9 ～TGRD_9 インプットキャプチャ入力／アウト プットコンペア出力／PWM 出力端子です。 TIOCA10 TIOCB10 入出力 TGRA_10 、TGRB_10 のインプットキャプチャ入力／ア ウトプットコンペア出力／PWM 出力端子です。 16 ビット タイマパルス ユニット（TPU） TIOCA11 TIOCB11 入出力 TGRA_11 、TGRB_11 のインプットキャプチャ入力／ア ウトプットコンペア出力／PWM 出力端子です。 PO15～PO8 49～42 L5 、K6、K5 N4、M5、L4 M4、N3 41～34 出力 パルス出力端子です。 PO7 PO6 PO5-A～PO0-A 58～51 K7 、L8、N7 M7、N6、M6 L7、L6 49～42 プログラマブル パルス ジェネレータ （PPG） PO5-B PO4-B PO3-B PO2-B PO1-B PO0-B 135 134 133 111 110 109 出力 パルス出力端子です。 TMO0-A TMO1-A TMO0-B TMO1-B 105 106 135 D12 C13 111 出力 アウトプットコンペア機能による波形出力端子です。 TMCI0-A TMCI1-A TMCI0-B TMCI1-B 104 134 J10 D10 110 入力 外部イベント入力端子です。 8 ビット タイマ（TMR） TMRI0-A TMRI1-A TMRI0-B TMRI1-B 133 J12 K13 109 入力 カウンタリセット入力端子です。 ウォッチ ドッグタイマ （WDT） WDTOVF 39 M3 31 出力 ウォッチドッグタイマモード時のカウンタオーバフロー 信号出力端子です。 シリアル コミュニ ケーション インタフェース （SCI）／ スマートカード インタフェース （SCI_0 は IrDA 機能付き） TxD4-A TxD4-B TxD3 TxD2 TxD1 TxD0/IrTxD 133 141 142 109 117 118 出力 データ出力端子です。

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-33 2012.09.14 ピン番号 H8S/2427、H8S/2427R H8S/2425 分類 記号 PLQP0144KA-A PTLG0145JB-A PLQP0120LA-A PLQP0120KA-A 入出力 機 能 RxD4-A RxD4-B RxD3 RxD2 RxD1 RxD0/IrRxD 134 139 140 110 115 116 入力 データ入力端子です。 シリアル コミュニ ケーション インタフェース （SCI）／ スマートカード インタフェース （SCI_0 は IrDA 機能付き） SCK4-A SCK4-B SCK3 SCK2 SCK1 SCK0 138 135 137 138 114 111 113 114 入出力 クロック入出力端子です。 SCL3 SCL2 SCL1 SCL0 134 139 137 110 115 113 入出力 I 2C クロック入出力端子です。 I2C バスイン タフェース 2 （IIC2） SDA3 SDA2 SDA1 SDA0 133 140 138 109 116 114 入出力 I 2C のデータ入出力端子です。 SSO0-A SSO0-B SSO0-C J13 入出力 データ入出力端子です。 SSI0-A SSI0-B SSI0-C H10 入出力 データ入出力端子です。 SSCK0-A SSCK0-B SSCK0-C H12 入出力 クロック入出力端子です。 シンクロナス シリアル コミュニ ケーション ユニット（SSU） SCS0-A SCS0-B SCS0-C J11 入出力 チップセレクト入出力端子です。 FSISS 28 K4 26 出力 FSI スレーブセレクト端子です。 FSICK 29 J1 27 出力 クロック出力端子です。 FSIDI 30 K2 28 入力 受信データ入力端子です。 FSI インタフェース （FSI） FSIDO 31 J3 29 出力 送信データ出力端子です。 AN15_1*2 AN14_1*2 128 127 A/D 変換器 AN13_1 AN12_1 126 125 104 103 入力 アナログ入力端子です。

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-34 2012.09.14 ピン番号 H8S/2427、H8S/2427R H8S/2425 分類 記号 PLQP0144KA-A PTLG0145JB-A PLQP0120LA-A PLQP0120KA-A 入出力 機 能 AN11_1～ AN8_1*2 124～121 B7 、C8 D9、A9 AN7_0～AN0_0 120 ～113 B8 、C9、B9 A10、C10、B10 C11、A11 102～95 入力 アナログ入力端子です。 A/D 変換器 ADTRG0-A ADTRG0-B ADTRG1 136 J11 112 入力 A/D 変換開始のための外部トリガ入力端子です。 D/A 変換器 DA3 DA2 126 125 104 103 出力 アナログ出力端子です。 AVcc 111 B11 93 入力 A/D 変換器、D/A 変換器のアナログ電源端子です。 A/D 変換器、D/A 変換器を使用しない場合は、システムの 電源（Vcc）に接続してください。 AVss 129 A7 105 入力 A/D 変換器、D/A 変換器のグランド端子です。システムの 電源（Vss）に接続してください。 A/D 変換器 D/A 変換器 Vref 112 B12 94 入力 A/D 変換器、D/A 変換器の基準電圧入力端子です。 A/D 変換器、D/A 変換器を使用しない場合は、システムの 電源（Vcc）に接続してください。 P17～P10 49 ～42 L5 、K6、K5、N4 M5、L4、M4、N3 41～34 入出力 8 ビットの入出力端子です。 P27～P20 58 ～51 K7 、L8、N7、M7 N6、M6、L7、L6 49～42 入出力 8 ビットの入出力端子です。 P35～P30 137 ～142 A5 、B4、C5 A4、B3、C4 113～118 入出力 6 ビットの入出力端子です。 P47～P40 120 ～113 B8 、C9、B9 A10、C10、B10 C11、A11 102～95 入力 8 ビットの入力端子です。 P53～P50 136 ～133 D4 、C6、B5 112～109 入出力 4 ビットの入出力端子です。 P65～P60*2 106～ 104 83～81 C13、D12、D10 J10、K13、J12 ― 入出力 6 ビットの入出力端子です。 P85 P84*2 P83 P82*2 P81 P80* 入出力 H8S/2427R 、H8S/2427 では 6 ビットの入出力端子です。 H8S/2425 では3 ビットの入出力端子です。 P97*2、P96*2 P95、P94 P93～P90*2 128～121 D6 、D7、D8 A8、B7、C8 D9、A9 104、103 入力 H8S/2427R 、H8S/2427 では 8 ビットの入力端子です。 H8S/2425 では2 ビットの入出力端子です。 PA7～PA0 31 ～26 24、23 J3、K2、J1 K4、H3、J2 J4、G3 29～23 入出力 8 ビットの入出力端子です。 I/O ポート PB7～PB0 22 ～19 17～14 H2、G1、H4、G4 F1、G2、F3、E4 20～18 16～12 入出力 8 ビットの入出力端子です。

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-35 2012.09.14 ピン番号 H8S/2427、H8S/2427R H8S/2425 分類 記号 PLQP0144KA-A PTLG0145JB-A PLQP0120LA-A PLQP0120KA-A 入出力 機 能 PC7～PC0 13 ～11 9～5 E1、F2、E3 D1、D3、D2 C3、C1 11～9 7～3 入出力 8 ビットの入出力端子です。 PD7～PD0 80 ～73 K11 、K12 L13、L11 M12、L12 N13、M13 68～61 入出力 8 ビットの入出力端子です。 PE7～PE0 71 69～63 N11、M10 N10、K10 L10、M9 N9、K9 57～51 入出力 8 ビットの入出力端子です。 PF7～PF0 94 90～84 F10、G10 G12、H11 J13、H10 H12、J11 75～69 入出力 8 ビットの入出力端子です。 PG6～PG0 132～ 130 110～107 D5、C7、B6 A13、A12 B13、C12 108～106 92～89 入出力 7 ビットの入出力端子です。 PH3～PH0*2 38～35 M2 、N2 M1、L1 ― 入出力 4 ビットの入出力端子です。 入力 1 ビットの入力端子です。 I/O ポート PJ2*2*4 PJ1*2 PJ0*2 101 100 E12 D11 入出力 2 ビットの入出力端子です。 【注】 *1 H8S/2427 グループ、H8S/2425 グループではサポートしていません。 *2 H8S/2425 グループではサポートしていません。 *3 5V 版ではサポートしていません。 *4 PTLG0145-JB-A パッケージではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 1. 概 要 R01UH0311JJ0300 Rev.3.00 1-36 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-1 2012.09.14 2. CPU H8S/2600 CPU は、H8/300 CPU およびH8/300H CPU と上位互換のアーキテクチャを持つ内部32 ビット構成 の高速 CPU です。H8S/2600 CPU には16 ビットの汎用レジスタが16 本あり、16M バイトのリニアなアドレス 空間を扱うことができるリアルタイム制御に最適なCPU です。 この章はH8S/2600 CPU について説明していま す。製品によって使用できるモードやアドレス空間が異なりますので、製品ごとの詳細は｢第3 章 MCU 動作 モード｣を参照してください。 2.1 特長

• H8/300 CPUおよびH8/300H CPUと上位互換 H8/300 およびH8/300H CPU オブジェクトプログラムを実行可能
• 汎用レジスタ：16ビット×16本 8 ビット×16 本、32 ビット×8 本としても使用可能
• 基本命令：69種類 8/16/32 ビット演算命令 乗除算命令 強力なビット操作命令 積和演算命令
• アドレッシングモード：8種類 レジスタ直接（Rn） レジスタ間接（@ERn） ディスプレースメント付レジスタ間接（@（d:16,ERn）/@（d:32,ERn）） ポストインクリメント/プリデクリメントレジスタ間接（@ERn+/@-ERn） 絶対アドレス（@aa:8/@aa:16/@aa:24/@aa:32） イミディエイト（#xx:8/#xx:16/#xx:32） メモリ間接（@@aa:8）
• アドレス空間：16Mバイト プログラ ム：16M バイト データ：16M バイト
• 高速動作 頻出命令をすべて1～2 ステートで実行 8/16/32 ビットレジスタ間加減算：1 ステート 8×8 ビットレジスタ間乗算：2 ステート 16÷8 ビットレジスタ間除算：12 ステート 16×16 ビットレジスタ間乗算：3 ステート 32÷16 ビットレジスタ間除算：20 ステート
• CPU動作モード：2種類 ノーマルモード/アドバンストモード 【注】 本LSI ではノーマルモードは使用できません。
• 低消費電力状態 SLEEP 命令により低消費電力状態に遷移 CPU 動作クロックを選択可能

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-2 2012.09.14

2.1.1 H8S/2600 CPU と H8S/2000 CPU との相違点

H8S/2600 CPU および H8S/2000 CPU の相違点は以下のとおりです。

• レジスタ構成 MAC レジスタは、H8S/2600 CPU のみサポートしています。
• 基本命令 MAC、CLRMAC、LDMAC、STMAC の 4 命令は、H8S/2600 CPU のみサポートしています。
• MULXU、MULXS命令の実行ステート数 命令 ニーモニック 実行ステート H8S/2600 H8S/2000 MULXU MULXU.B Rs, Rd 2* 12 MULXU.W Rs, ERd 2* 20 MULXS MULXS.B Rs, Rd 3* 13 MULXS.W Rs, ERd 3* 21 CLRMAC CLRMAC 1* サポートしていません LDMAC LDMAC ERs, MACH 1* LDMAC ERs, MACL 1* STMAC STMAC MACH, ERd 1* STMAC MACL, ERd 1 * 【注】 * MAC 命令の直後は1 ステート多くなります。 そのほか、製品によってアドレス空間やCCR、EXR の機能、低消費電力状態などが異なる場合があります。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-3 2012.09.14

2.1.2 H8/300 CPU との相違点

H8S/2600 CPU は、H8/300 CPU に対して、次の点が追加、拡張されています。

• 汎用レジスタ、コントロールレジスタを拡張 16 ビット×8 本の拡張レジスタおよび8 ビット×1 本、32 ビット×2 本のコントロールレジスタを追加
• アドレス空間を拡張 ノーマルモードのとき、H8/300 CPU と同一の 64k バイトのアドレス空間を使用可能 アドバンストモードのとき、最大16M バイトのアドレス空間を使用可能
• アドレッシングモードを強化 16M バイトのアドレス空間を有効に使用可能
• 命令強化 ビット操作命令のアドレッシングモードを強化 符号付き乗除算命令などを追加 積和演算命令を追加 2 ビットシフト、2 ビットローテート命令を追加 複数レジスタの退避/復帰命令を追加 テストアンドセット命令を追加
• 高速化 基本的な命令を2 倍に高速化 【注】 本LSI では、ノーマルモードは使用できません。

2.1.3 H8/300H CPU との相違点

H8S/2600 CPU は、H8/300H CPU に対して、次の点が追加、拡張されています。

• コントロールレジスタを拡張 8 ビット×1 本、32 ビット×2 本のコントロールレジスタを追加
• 命令強化 ビット操作命令のアドレッシングモードを強化 積和演算命令を追加 2 ビットシフト、2 ビットローテート命令を追加 複数レジスタの退避/復帰命令を追加 テストアンドセット命令を追加
• 高速化 基本的な命令を2 倍に高速化

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-4 2012.09.14

2.2 CPU 動作モード

H8S/2600 CPU には、ノーマルモードとアドバンストモードの2 つの動作モードがあります。サポートする アドレス空間は、ノーマルモードでは最大64k バイト、アドバンストモードでは16M バイトです。動作モー ドは LSI のモード端子によって決まります。 2.2.1 ノーマルモード ノーマルモードでは例外処理ベクタ、スタックの構造はH8/300 CPU と同一です。

• アドレス空間 最大 64k バイトの空間をリニアにアクセス可能です。
• 拡張レジスタ（En） 拡張レジスタ（E0～E7）は、16 ビットレジスタとして、または32 ビットレジスタの上位16 ビットとし て使用できます。 拡張レジスタEn は、対応する汎用レジスタRn をアドレスレジスタとして使用している場合でも、16 ビ ットレジスタとして任意の値を設定することができます （ただし、 プリデクリメントレジスタ間接 （@-Rn） 、 ポストインクリメントレジスタ間接（@Rn+）により汎用レジスタRn が参照された場合、キャリ/ボロー が発生すると、対応する拡張レジスタEn の内容に伝播しますので注意してください）。
• 命令セット 命令およびアドレッシングモードはすべて使用できます。実効アドレス（EA）の下位16 ビットのみが有 効となります。
• 例外処理ベクタテーブルおよびメモリ間接の分岐アドレス ノーマルモードでは、H'0000 から始まる先頭領域に例外処理ベクタテーブル領域が割り当てられており、 16 ビットの分岐先アドレスを格納します。 ノーマルモードの例外処理ベクタテーブルの構造を図2.1 に示 します。例外処理ベクタテーブルは「第5 章 例外処理」を参照してください。 メモリ間接（@@aa:8）は、JMP およびJSR 命令で使用されます。命令コードに含まれる8 ビット絶対ア ドレスによりメモリ上のオペランドを指定し、この内容が分岐先アドレスとなります。 ノーマルモードでは、オペランドは16 ビット（ワード）となり、この16 ビットが分岐先アドレスとなり ます。 なお、分岐先アドレスを格納できるのは、H'0000～H'00FF の領域であり、この範囲の先頭領域は例 外処理ベクタテーブルと共通となっていますので注意してください。
• スタック構造 ノーマルモード時のサブルーチン分岐時のPC のスタック構造と、例外処理時のPC と CCR、EXR のスタ ックの構造を図 2.2 に示します。EXR は割り込み制御モード0 ではスタックされません。割り込み制御モ ードの詳細は｢第5 章 例外処理｣ を参照してください。 【注】 本LSI ではノーマルモードは使用できません。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-5 2012.09.14 H'0000 H'0001 H'0002 H'0003 H'0004 H'0005 H'0006 H'0007 H'0008 H'0009 H'000A H'000B ࠲ࠢࡌ ੍⚂㗔ၞ㧕 ࠲ࠢࡌ1 ࠲ࠢࡌ2 ੍⚂㗔ၞ㧕 図 2.1 例外処理ベクタテーブル（ノーマルモード） 㧔aಽጘᤨ 㧔b㧕଀ᄖಣℂᤨ PC 㧔16㧕 EXR*1 ੍⚂*1,*3 CCR CCR*3 PC 㧔16㧕 SP SP ޤ*1 EXRߩSPޕߔߢ ޕߔ߹ࠇߐ SP*2 㧕 図 2.2 ノーマルモードのスタック構造

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-6 2012.09.14 2.2.2 アドバンストモード

• アドレス空間 最大 16M バイトの空間をリニアにアクセス可能です。
• 拡張レジスタ（En） 拡張レジスタ（E0～E7）は16 ビットレジスタとして使用できます。また、32 ビットレジスタあるいはア ドレスレジスタの上位16 ビットとして使用できます。
• 命令セット 命令およびアドレッシングモードはすべて使用できます。
• 例外処理ベクタテーブル、メモリ間接の分岐アドレス アドバンストモードでは、H'00000000 から始まる先頭領域に32 ビット単位で例外処理ベクタテーブル領 域が割り当てられており、上位8 ビットは無視され24 ビットの分岐先アドレスを格納します（図2.3 参 照）。例外処理ベクタテーブルは「第5 章 例外処理」を参照してください。 H'00000000 H'00000003 H'00000004 H'0000000B H'0000000C ࠲ࠢࡌ ੍⚂㗔ၞ㧕 ࠲ࠢࡌ1 ੍⚂㗔ၞ㧕 H'00000010 H'00000008 H'00000007 図 2.3 例外処理ベクタテーブル（アドバンストモード）

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-7 2012.09.14 メモリ間接（@@aa:8）は、JMP およびJSR 命令で使用されます。命令コードに含まれる8 ビット絶対ア ドレスによりメモリ上のオペランドを指定し、この内容が分岐先アドレスとなります。 アドバンストモードでは、オペランドは32 ビット（ロングワード）となり、この32 ビットが分岐先アド レスとなります。このうち、上位8 ビットは予約領域となっておりH'00 と見なされます。なお、分岐先 アドレスを格納できるのは、H'00000000～H'000000FF の領域であり、この範囲の先頭領域は例外処理ベク タテーブルと共通となっていますので注意してください。

• スタック構造 アドバンストモード時のサブルーチン分岐時のPC のスタック構造と、例外処理時のPC と CCR、EXR の スタックの構造を図2.4 に示します。EXR は割り込み制御モード0 ではスタックされません。割り込み制 御モードの詳細は｢第5 章 例外処理｣ を参照してください。 㧔aಽጘᤨ 㧔b㧕଀ᄖಣℂᤨ PC 㧔24㧕 EXR*1 ੍⚂*1, *3 CCR PC 㧔24㧕 SP SP ޤ*1 EXRߩSPߔߢ ޕߔ߹ࠇߐ 㧔SP 㧕*2੍⚂ 図 2.4 アドバンストモードのスタック構造

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-8 2012.09.14 2.3 アドレス空間 H8S/2600 CPU のメモリマップを図 2.5 に示します。H8S/2600 CPU は、ノーマルモードのとき最大64k バイ ト、アドバンストモードのとき最大16M バイト（アーキテクチャ上は4G バイト）のアドレス空間をリニアに 使用することができます。実際に使用できるモードやアドレス空間は製品ごとに異なります。詳細は｢第3 章 MCU 動作モード｣を参照してください。 H'0000 H'FFFF H'00000000 H'FFFFFFFF H'00FFFFFF ޓޤ*ᧄLSIޕࠎߖ߹߈ߢ ᧄLSIߪߢ ޕࠎߖ߹߈ߢ 64k࠻ࠗࡃ16M࠻ࠗࡃ 図 2.5 アドレス空間 【注】 本LSI では、ノーマルモードは使用できません。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-9 2012.09.14 2.4 レジスタの構成 H8S/2600 CPU の内部レジスタの構成を図 2.6 に示します。これらのレジスタは、汎用レジスタとコントロ ールレジスタの2 つに分類することができます。 コントロールレジスタには、24 ビットのプログラムカウンタ （PC）、8 ビットのエクステンドレジスタ（EXR）、8 ビットのコンディションコードレジスタ（CCR）および 64 ビット積和レジスタ（MAC）があります。 T 㧙㧙㧙㧙 I2 I1 I0EXR 76543210 PC MACH MACL (╓ภ᜛ᒛ) MAC 63 3241 31 0 15 0 7 0 7 0 R0H R1H R2H R3H R4H R5H R6H R7H R0L R1L R2L R3L R4L R5L R6L R7L 㧔Rn㧔En㧕 㧔CR㧕 ޤ SP PC EXR T I2 㨪I0 CCR I UI ER0 ER1 ER2 ER3 ER4 ER5 ER6 ER7 (SP) IU I HUNZVCCCR 76543210 ࠣ࡜ࡈࡠ࠯ ࠣ࡜ࡈ࡝ࡖࠠ ࠲ࠬࠫ࡟ H U N Z V C MAC ࠻࠶ࡆࠢࠬࡑߺ ࠻࠶ࡆࠢࠬࡑߺ ޓޤ*ᧄLSIޕࠎߖ߹߈ߢ 図 2.6 CPU 内部レジスタ構成

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-10 2012.09.14 2.4.1 汎用レジスタ H8S/2600 CPU は、32 ビット長の汎用レジスタを8 本持っています。汎用レジスタは、すべて同じ機能を持 っており、アドレスレジスタまたはデータレジスタとして使用することができます。データレジスタとしては 32 ビット、16 ビットまたは8 ビットレジスタとして使用できます。汎用レジスタの使用方法を図2.7 に示し ます。 アドレスレジスタまたは32 ビットレジスタとして使用する場合は一括して汎用レジスタER（ER0～ER7） として指定します。 16 ビットレジスタとして使用する場合は汎用レジスタER を分割して汎用レジスタE（E0～E7）、汎用レジ スタ R（R0～R7）として指定します。これらは同等の機能を持っており、16 ビットレジスタを最大16 本まで 使用することができます。なお、汎用レジスタE（E0～E7）を特に拡張レジスタと呼ぶ場合があります。 8 ビットレジスタとして使用する場合は汎用レジスタR を分割して汎用レジスタRH（R0H～R7H）、汎用レ ジスタ RL（R0L～R7L）として指定します。これらは同等の機能を持っており、8 ビットレジスタを最大16 本まで使用することができます。 各レジスタは独立に使用方法を選択できます。 汎用レジスタER7 には、汎用レジスタとしての機能に加えて、スタックポインタ（SP）としての機能が割 り当てられており、例外処理やサブルーチン分岐などで暗黙的に使用されます。スタックの状態を図2.8 に示 します。 ࠲ࠬࠫ࡟ER 㧔ER0㨪ER7㧕 ࠲ࠬࠫ࡟E㧕 㧔E0㨪E7㧕 ࠲ࠬࠫ࡟R 㧔R0㨪R7㧕 ࠲ࠬࠫ࡟RH 㧔R0H㨪R7H㧕 ࠲ࠬࠫ࡟RL 㧔R0L㨪R7L㧕 図 2.7 汎用レジスタの使用方法

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-11 2012.09.14 SP (ER7) 図 2.8 スタックの状態 2.4.2 プログラムカウンタ（PC） 24 ビットのカウンタで、CPU が次に実行する命令のアドレスを指します。CPU の命令は、すべて2 バイト （ワード）を単位としているため、最下位ビットは無効です（命令コードのリード時は最下位ビットは0 とみ なされます）。 2.4.3 エクステンドレジスタ（EXR） EXR は 8 ビットのレジスタでLDC、STC、ANDC、ORC、XORC 命令で操作することができます。このうち STC を除く命令を実行した場合、 実行終了後3 ステートの間NMI を含むすべての割り込みがマスクされます。 ビット ビット名 初期値 R/W 説 明

7 T 0 R/W トレースビット

このビットが1 にセットされているときは1 命令実行するごとにトレース例外 処理を開始します。0 にクリアされているときは命令を順次実行します。 6～3 ― 1 ― リザーブビット リードすると常に1 が読み出されます。 2～0 I2 R/W R/W R/W 割り込み要求マスクレベル（0～7）を指定します。詳細は「第6 章 割り込み コントローラ」を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-12 2012.09.14 2.4.4 コンディションコードレジスタ（CCR） 8 ビットのレジスタで、CPU の内部状態を示しています。割り込みマスクビット（I）とハーフキャリ（H） 、 す。CCR は、LDC、STC、ANDC、ORC、XORC 命令で操作することができます。また、N、Z、V、C の各フ ラグは、条件分岐命令（Bcc）で使用されます。 ビット ビット名 初期値 R/W 説 明

7 I 1 R/W 割り込みマスクビット

本ビットが1 にセットされると、割り込みがマスクされます。ただし、NMI はI ビットに関係なく受け付けられます。例外処理の実行が開始されたときに1 にセ ットされます。詳細は「第6 章 割り込みコントローラ」を参照してください。

6 UI 不定 R/W ユーザビット/割り込みマスクビット

ソフトウェア（LDC、STC、ANDC、ORC、XORC 命令）でリード／ライトでき ます。本LSI では、割り込みマスクビットとしては使用できません。

5 H 不定 R/W ハーフキャリフラグ

ト3 にキャリまたはボローが生じたとき1 にセットされ、生じなかったとき0 に クリアされます。また、ADD.W、SUB.W、CMP.W、NEG.W 命令の実行により、 ビット11 にキャリまたはボローが生じたとき、 もしくはADD.L、SUB.L、CMP.L、 NEG.L 命令の実行により、ビット27 にキャリまたはボローが生じたとき1 にセッ トされ、生じなかったとき0 にクリアされます。

4 U 不定 R/W ユーザビット

ソフトウェア（LDC、STC、ANDC、ORC、XORC 命令）でリード／ライトでき ます。

3 N 不定 R/W ネガティブフラグ

データの最上位ビットを符号ビットとみなし、最上位ビットの値を格納します。

2 Z 不定 R/W ゼロフラグ

データがゼロのとき1 にセットされ、ゼロ以外のとき0 にクリアされます。

1 V 不定 R/W オーバフローフラグ

算術演算命令の実行により、オーバフローが生じたとき1 にセットされます。そ れ以外のとき0 にクリアされます。

0 C 不定 R/W キャリフラグ

演算の実行により、キャリが生じたとき1 にセットされ、生じなかったとき0 に クリアされます。キャリには次の種類があります。

• 加算結果のキャリ
• 減算結果のボロー
• シフト／ローテートのキャリ また、キャリフラグには、ビットアキュムレータ機能があり、ビット操作命令で 使用されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-13 2012.09.14 2.4.5 積和レジスタ（MAC） 64 ビットのレジスタで、 積和演算結果を格納します。32 ビットのMACH、MACL から構成されます。MACH は下位 10 ビットが有効で、上位は符合拡張されています。

2.4.6 CPU 内部レジスタの初期値

CPU 内部レジスタのうち、PC はリセット例外処理によってベクタアドレスからスタートアドレスをロード することにより初期化されます。またEXR の T ビットは0 にクリアされ、EXR、CCR の I ビットは1 にセッ トされますが、汎用レジスタとCCR の他のビットは初期化されません。SP（ER7）の初期値も不定です。し たがって、リセット直後に、MOV.L 命令を使用してSP の初期化を行ってください。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-14 2012.09.14 2.5 データ形式 H8S/2600 CPU は、1 ビット、4 ビットBCD、8 ビット（バイト）、16 ビット（ワード）、および32 ビット （ロングワード）のデータを扱うことができます。 1 ビットデータはビット操作命令で扱われ、オペランドデータ（バイト）の第n ビット（n＝0,1,2,……,7）と いう形式でアクセスできます。 なお、DAA および DAS の 10 進補正命令では、バイトデータは2 桁の4 ビットBCD データとなります。 2.5.1 汎用レジスタのデータ形式 汎用レジスタのデータ形式を図2.9 に示します。 7 0 7 0 MSB LSB MSB LSB 70 43 Don't care Don't care 7 043 Don't care6543271 0 7 0 Don't care 6543271 0 Don't care ᒻ ࠲ࠬࠫ࡟ RnH RnL RnH RnL RnH RnL 図 2.9 汎用レジスタのデータ形式（1 ）

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-15 2012.09.14 15 0 MSB LSB 15 0 MSB LSB 31 16 MSB 15 0 LSBEn Rn ᒻ ࠲ࠬࠫ࡟ Rn En ERn ERn En Rn RnH RnL MSB LSB 㧦 ࠲ࠬࠫ࡟ER 㧦 ࠲ࠬࠫ࡟E 㧦 ࠲ࠬࠫ࡟R 㧦 ࠲ࠬࠫ࡟RH 㧦 ࠲ࠬࠫ࡟RL 㧦 ࠻࠶ࡆ 㧦 ࠻࠶ࡆ ޤ 図 2.9 汎用レジスタのデータ形式（2 ）

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-16 2012.09.14 2.5.2 メモリ上でのデータ形式 メモリ上でのデータ形式を図 2.10 に示します。 H8S/2600 CPU は、 メモリ上のワードデータ/ロングワードデータをアクセスすることができます。 これらは、 偶数番地から始まるデータに限定されます。奇数番地から始まるワードデータ/ロングワードデータをアクセ スした場合、アドレスの最下位ビットは0 とみなされ、1 番地前から始まるデータをアクセスします。この場 合、アドレスエラーは発生しません。命令コードについても同様です。 なお、SP（ER7）をアドレスレジスタとしてスタック領域をアクセスするときは、必ずワードサイズまたは ロングワードサイズでアクセスしてください。 76 543210 MSB LSB MSB MSB LSB LSB ࠬ࡟࠼ࠕ L⇟࿾ L⇟࿾ 2M⇟࿾ 2N⇟࿾ 2N+1⇟࿾ 2N+2⇟࿾ 2N+3⇟࿾ 2M+1⇟࿾ 図 2.10 メモリ上でのデータ形式

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-17 2012.09.14 2.6 命令セット H8S/2600 CPU の命令は合計69 種類あり、各命令の持つ機能によって表2.1 に示すように分類されます。 表 2.1 命令の分類 分 類 命 令 サイズ 種類 データ転送命令 MOV B/W/L 5 POP *1, PUSH *1 W/L LDM, STM L MOVFPE *3, MOVTPE*3 B 算術演算命令 ADD, SUB, CMP, NEG B/W/L 23 ADDX, SUBX, DAA, DAS B INC, DEC B/W/L ADDS, SUBS L MULXU, DIVXU, MULXS, DIVXS B/W EXTU, EXTS W/L TAS *4 B MAC, LDMAC, STMAC, CLRMAC － 論理演算命令 AND, OR, XOR, NOT B/W/L 4 シフト命令 SHAL, SHAR, SHLL, SHLR, ROTL, ROTR, ROTXL, ROTXR B/W/L 8 ビット操作命令 BSET, BCLR, BNOT, BTST, BLD, BILD, BST, BIST, BAND, BIAND, BOR, BIOR, BXOR, BIXOR B 14 分岐命令 Bcc *2, JMP, BSR, JSR, RTS － 5 システム制御命令 TRAPA, RTE, SLEEP, LDC, STC, ANDC, ORC, XORC, NOP － 9 ブロック転送命令 EEPMOV － 1 合計69 種類 【注】 B ：バイトサイズ W：ワードサイズ L：ロングワードサイズ *1 POP.W Rn 、PUSH.W Rn は、それぞれMOV.W @SP+,Rn、MOV.W Rn,@-SP と同一です。 また、POP.L ERn、PUSH.L ERn は、それぞれMOV.L @SP+,ERn、MOV.L ERn,@-SP と同一です。 *2 Bcc は条件分岐命令の総称です。 *3 本LSI では使用できません。 *4 TAS 命令を使用する場合は、レジスタER0、ER1、ER4、ER5 を使用してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-18 2012.09.14 2.6.1 命令の機能別一覧 各命令の機能について表 2.3～表 2.10 に示します。 各表で使用しているオペレーションの記号の意味は次の とおりです。 表 2.2 オペレーションの記号 記号 説明 Rd 汎用レジスタ（デスティネーション側）* Rs 汎用レジスタ（ソース側）* Rn 汎用レジスタ* ERn 汎用レジスタ（32 ビットレジスタ） MAC 積和レジスタ（32 ビットレジスタ） （EAd） デスティネーションオペランド （EAs） ソースオペランド EXR エクステンドレジスタ CCR コンディションコードレジスタ N CCR のN（ネガティブ）フラグ Z CCR のZ（ゼロ）フラグ V CCR のV（オーバフロー）フラグ C CCR のC（キャリ）フラグ PC プログラムカウンタ SP スタックポインタ #IMM イミディエイトデータ disp ディスプレースメント ＋ 加算 － 減算 × 乗算 ÷ 除算 ∧ 論理積 ∨ 論理和 ⊕ 排他的論理和 → 転送 ～ 反転論理（論理的補数） タ（ER0～ER7）です。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-19 2012.09.14 表 2.3 データ転送命令 命令 サイズ* 機 能 汎用レジスタと汎用レジスタ、または汎用レジスタとメモリ間でデータ転送します。また、イミ ディエイトデータを汎用レジスタに転送します。 MOVFPE B 本LSI では使用できません。 MOVTPE B 本LSI では使用できません。 POP W/L @SP+ →Rn スタックから汎用レジスタへデータを復帰します。 POP.W Rn はMOV.W @SP+, Rn と、また、 POP.L ERn はMOV.L @SP+, ERn と同一 です。 PUSH W/L Rn→ @-SP 汎用レジスタの内容をスタックに退避します。 PUSH.W Rn はMOV.W Rn, @-SP と同一です。 PUSH.L ERn はMOV.L ERn, @-SP と同一です。 LDM L @SP+ →Rn（レジスタ群） スタックから複数の汎用レジスタへデータを復帰します。 STM L Rn （レジスタ群）→@-SP 複数の汎用レジスタの内容をスタックに退避します。 【注】 * サイズはオペランドサイズを示します。 B ：バイト W ：ワード L ：ロングワード

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-20 2012.09.14 表 2.4 算術演算命令（1 ） 命令 サイズ* 機 能 ADD SUB 汎用レジスタと汎用レジスタ、 または汎用レジスタとイミディエイトデータ間の加減算を行いま す（バイトサイズでの汎用レジスタとイミディエイトデータ間の減算はできません。SUBX 命令 またはADD 命令を使用してください）。 ADDX SUBX 汎用レジスタと汎用レジスタ、 または汎用レジスタとイミディエイトデータ間のキャリ付きの加 減算を行います。 INC DEC 汎用レジスタに1 または2 を加減算します（バイトサイズで1 の加減算のみ可能です）。 ADDS SUBS 32 ビットレジスタに1､2､または4 を加減算します。 DAA DAS B Rd （10 進補正）→Rd 汎用レジスタ上の加減算結果をCCR を参照して4 ビットBCD データに補正します。 MULXU B/W Rd× Rs→Rd 汎用レジスタと汎用レジスタ間の符号なし乗算を行います。 8 ビット×8 ビット→16 ビット、16 ビット×16 ビット→32 ビットの乗算が可能です。 MULXS B/W Rd ×Rs→Rd 汎用レジスタと汎用レジスタ間の符号付き乗算を行います。 8 ビット×8 ビット→16 ビット、16 ビット×16 ビット→32 ビットの乗算が可能です。 DIVXU B/W Rd ÷Rs→Rd 汎用レジスタと汎用レジスタ間の符号なし除算を行います。 16 ビット÷8 ビット→商8 ビット余り8 ビット､ 32 ビット÷16 ビット→商16 ビット余り16 ビットの除算が可能です。 【注】 * サイズはオペランドサイズを示します。 B ：バイト W ：ワード L ：ロングワード

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-21 2012.09.14 表 2.4 算術演算命令（2 ） 命令 サイズ*1 機 能 DIVXS B/W Rd ÷Rs→Rd 汎用レジスタと汎用レジスタ間の符号付き除算を行います。 16 ビット÷8 ビット→商8 ビット余り8 ビット、 32 ビット÷16 ビット→商16 ビット余り16 ビットの除算が可能です。 CMP B/W/L Rd －Rs、Rd－#IMM 汎用レジスタと汎用レジスタ、または汎用レジスタとイミディエイトデータ間の比較を行い、そ の結果をCCR に反映します。 NEG B/W/L 0 －Rd→Rd 汎用レジスタの内容の2 の補数（算術的補数）をとります。 EXTU W/L Rd（ゼロ拡張）→ Rd 16 ビットレジスタの下位8 ビットをワードサイズにゼロ拡張します。または、32 ビットレジス タの下位16 ビットをロングワードサイズにゼロ拡張します。 EXTS W/L Rd （符号拡張）→Rd 16 ビットレジスタの下位8 ビットをワードサイズに符号拡張します。または、32 ビットレジス タの下位16 ビットをロングワードサイズに符号拡張します。 メモリの内容をテストした後、最上位ビット（ビット7）を1 にセットします。 メモリとメモリ間の符合付き乗算を行い、結果を積和レジスタに加算します。 16 ビット×16 ビット＋32 ビット→32 ビットの飽和演算、 16 ビット×16 ビット＋42 ビット→42 ビットの非飽和演算が可能です。 CLRMAC － 0 →MAC 積和レジスタをゼロクリアします。 LDMAC STMAC L Rs →MAC、MAC→Rd 汎用レジスタと積和レジスタ間でデータ転送します。 【注】 *1 サイズはオペランドサイズを示します。 B ：バイト W ：ワード L ：ロングワード *2 TAS 命令を使用する場合は、レジスタER0、ER1、ER4、ER5 を使用してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-22 2012.09.14 表 2.5 論理演算命令 命令 サイズ* 機 能 AND B/W/L Rd∧ Rs→Rd、Rd∧#IMM→Rd 汎用レジスタと汎用レジスタ、 または汎用レジスタとイミディエイトデータ間の論理積をとりま 汎用レジスタと汎用レジスタ、 または汎用レジスタとイミディエイトデータ間の論理和をとりま XOR B/W/L Rd ⊕Rs→Rd、Rd⊕#IMM→Rd 汎用レジスタと汎用レジスタ、 または汎用レジスタとイミディエイトデータ間の排他的論理和を とります。 NOT B/W/L ～Rd→Rd 汎用レジスタの内容の1 の補数（論理的補数）をとります。 【注】 * サイズはオペランドサイズを示します。 B ：バイト W ：ワード L ：ロングワード 表 2.6 シフト命令 命令 サイズ* 機 能 SHAL SHAR B/W/L Rd （シフト処理）→Rd 汎用レジスタの内容を算術的にシフトします。 1 ビットまたは2 ビットのシフトが可能です。 SHLL SHLR B/W/L Rd （シフト処理）→Rd 汎用レジスタの内容を論理的にシフトします。 1 ビットまたは2 ビットのシフトが可能です。 ROTL ROTR B/W/L Rd （ローテート処理）→Rd 汎用レジスタの内容をローテートします。 1 ビットまたは2 ビットのローテートが可能です。 ROTXL ROTXR B/W/L Rd （ローテート処理）→Rd 汎用レジスタの内容をキャリフラグを含めてローテートします。 1 ビットまたは2 ビットのローテートが可能です。 【注】 * サイズはオペランドサイズを示します。 B ：バイト W ：ワード L ：ロングワード

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-23 2012.09.14 表 2.7 ビット操作命令（ 1） 命令 サイズ* 機 能 汎用レジスタまたはメモリのオペランドの指定された1 ビットを1 にセットします。 ビット番号は、3 ビットのイミディエイトデータまたは汎用レジスタの内容下位3 ビットで指定 します。 汎用レジスタまたはメモリのオペランドの指定された1 ビットを0 にクリアします。 ビット番号は、3 ビットのイミディエイトデータまたは汎用レジスタの内容下位3 ビットで指定 します。 汎用レジスタまたはメモリのオペランドの指定された1 ビットを反転します。 ビット番号は、3 ビットのイミディエイトデータまたは汎用レジスタの内容下位3 ビットで指定 されます。 汎用レジスタまたはメモリのオペランドの指定された1 ビットをテストし、 ゼロフラグに反映し ます。 ビット番号は、3 ビットのイミディエイトデータまたは汎用レジスタの内容下位3 ビットで指定 されます。 汎用レジスタまたはメモリのオペランドの指定された1 ビットとキャリフラグとの論理積をと り、結果をキャリフラグに格納します。 汎用レジスタまたはメモリのオペランドの指定された1 ビットを反転し、 キャリフラグとの論理 積をとり、結果をキャリフラグに格納します。 ビット番号は、3 ビットのイミディエイトデータで指定されます。 汎用レジスタまたはメモリのオペランドの指定された1 ビットとキャリフラグとの論理和をと り、結果をキャリフラグに格納します。 汎用レジスタまたはメモリのオペランドの指定された1 ビットを反転し、 キャリフラグとの論理 和をとり、結果をキャリフラグに格納します。 ビット番号は、3 ビットのイミディエイトデータで指定されます。 【注】 * サイズはオペランドサイズを示します。 B ：バイト

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-24 2012.09.14 表 2.7 ビット操作命令（ 2） 命令 サイズ* 機 能 汎用レジスタまたはメモリのオペランドの指定された1 ビットとキャリフラグとの排他的論理 和をとり、結果をキャリフラグに格納します。 汎用レジスタまたはメモリのオペランドの指定された1 ビットを反転し、 キャリフラグとの排他 的論理和をとり、結果をキャリフラグに格納します。 ビット番号は、3 ビットのイミディエイトデータで指定されます。 汎用レジスタまたはメモリのオペランドの指定された1 ビットをキャリフラグに転送します。 汎用レジスタまたはメモリのオペランドの指定された1 ビットを反転し、 キャリフラグに転送し ます。 ビット番号は、3 ビットのイミディエイトデータで指定されます。 汎用レジスタまたはメモリのオペランドの指定された1 ビットに、 キャリフラグの内容を転送し ます。 汎用レジスタまたはメモリのオペランドの指定された1 ビットに、 キャリフラグを反転して転送 します。 ビット番号は、3 ビットのイミディエイトデータで指定されます。 【注】 * サイズはオペランドサイズを示します。 B ：バイト

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-25 2012.09.14 表 2.8 分 岐 命 令 命令 サイズ 機 能 Bcc － 指定した条件が成立しているとき、指定されたアドレスへ分岐します。分岐条件を下表に示しま ニーモニック 説 明 分岐条件 BRA（BT） Always （True） Always BRN（BF） Never （False） Never BHI HIgh C ∨Z=0 BLS Low or Same C ∨Z=1 BCC（BHS） Carry Clear（ High or Same） C=0 BCS（BLO） Carry Set （Low） C=1 BNE Not Equal Z=0 BEQ EQual Z=1 BVC oVerflow Clear V=0 BVS oVerflow Set V=1 BPL PLus N=0 BMI MInus N=1 BGE Greater or Equal N ⊕V=0 BLT Less Than N ⊕V=1 BGT Greater Than Z ∨（N⊕V）=0 BLE Less or Equal Z ∨（N⊕V）=1 JMP － 指定されたアドレスへ無条件に分岐します。 BSR － 指定されたアドレスへサブルーチン分岐します。 JSR － 指定されたアドレスへサブルーチン分岐します。 RTS － サブルーチンから復帰します。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-26 2012.09.14 表 2.9 システム制御命令 命令 サイズ* 機 能 TRAPA － 命令トラップ例外処理を行います。 RTE － 例外処理ルーチンから復帰します。 SLEEP － 低消費電力状態に遷移します。 汎用レジスタまたはメモリの内容をCCR、EXR に転送します。また、イミディエイトデータを CCR、EXR に転送します。CCR、EXR は8 ビットですが、メモリとCCR、EXR 間の転送はワ ードサイズで行われ、上位8 ビットが有効になります。 CCR、EXR の内容を汎用レジスタまたはメモリに転送します。CCR、EXR は8 ビットですが、 CCR、EXR とメモリ間の転送はワードサイズで行われ、上位8 ビットが有効になります。 CCR、EXR とイミディエイトデータの論理積をとります。 CCR、EXR とイミディエイトデータの論理和をとります。 CCR、EXR とイミディエイトデータの排他的論理和をとります。 NOP － PC+2 →PC PC のインクリメントだけを行います。 【注】 * サイズはオペランドサイズを示します。 B ：バイト W ：ワード 表 2.10 ブロック転送命令 命令 サイズ 機 能 EEPMOV.B EEPMOV.W if R4L≠0 then Repeat @ER5+→@ER6+ R4L －1→R4L Until R4L＝0 else next; if R4≠0 then Repeat @ER5+→@ER6+ R4 －1→R4 Until R4＝0 else next; ブロック転送命令です。ER5 で示されるアドレスから始まり、R4L またはR4 で指定されるバイ ト数のデータを、ER6 で示されるアドレスのロケーションへ転送します。転送終了後、次の命 令を実行します。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-27 2012.09.14 2.6.2 命令の基本フォーマット H8S/2600 CPU の命令は、2 バイト （ワード） を単位にしています。 各命令はオペレーションフィールド （op） 、 レジスタフィールド（r） 、EA 拡張部（EA） 、およびコンディションフィールド（cc）から構成されています。 図 2.11 に命令フォーマットの例を示します。

• オペレーションフィールド 命令の機能を表し、アドレッシングモードの指定、オペランドの処理内容を指定します。命令の先頭4 ビ ットを必ず含みます。2 つのオペレーションフィールドを持つ場合もあります。
• レジスタフィールド 汎用レジスタを指定します。アドレスレジスタのとき3 ビット、データレジスタのとき3 ビットまたは4 ビットです。2 つのレジスタフィールドを持つ場合、またはレジスタフィールドを持たない場合もありま
• EA拡張部 イミディエイトデータ、絶対アドレスまたはディスプレースメントを指定します。8 ビット、16 ビット、 または 32 ビットです。
• コンディションフィールド Bcc 命令の分岐条件を指定します。 op op rn rm NOPޔRTSߤߥ ADD.B Rn, Rmߤߥ MOV.B @(d:16, Rn), Rmߤߥ rn rmop EA㧔disp㧕 op cc EA㧔disp㧕 BRA d:16ߤߥ 図 2.11 命令フォーマットの例

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-28 2012.09.14 2.7 アドレッシングモードと実効アドレスの計算方法 H8S/2600 CPU は表 2.11 に示すように、8 種類のアドレッシングモードをサポートしています。 命令ごとに、 使用できるアドレッシングモードが異なります。 演算命令では、レジスタ直接、およびイミディエイトが使用できます。転送命令では、プログラムカウンタ 相対とメモリ間接を除くすべてのアドレッシングモードが使用できます。また、ビット操作命令では、オペラ ンドの指定にレジスタ直接、レジスタ間接、および絶対アドレスが使用できます。さらに、オペランド中のビ ット番号を指定するためにレジスタ直接（BSET、BCLR、BNOT、BTST の各命令）、およびイミディエイト （3 ビット）が独立して使用できます。 表 2.11 アドレッシングモード一覧表 No. アドレッシングモード 記号 1 レジスタ直接 Rn 2 レジスタ間接 @ERn 3 ディスプレースメント付きレジスタ間接 @ （d:16,ERn）/@（d:32,ERn） 4 ポストインクリメントレジスタ間接 @ERn+ プリデクリメントレジスタ間接 @-ERn 5 絶対アドレス @aa:8/@aa:16/@aa:24/@aa:32 6 イミディエイト #xx:8/#xx:16/#xx:32 7 プログラムカウンタ相対 @ （d:8,PC）/@（d:16,PC） 8 メモリ間接 @@aa:8 2.7.1 レジスタ直接 Rn 命令コードのレジスタフィールドで指定されるレジスタ（8 ビット、16 ビットまたは32 ビット）がオペラ ンドとなります。8 ビットレジスタとしてはR0H～R7H、R0L～R7L を指定可能です。16 ビットレジスタとし ては R0～R7、E0～E7 を指定可能です。32 ビットレジスタとしてはER0～ER7 を指定可能です。 2.7.2 レジスタ間接 @ERn 命令コードのレジスタフィールドで指定されるアドレスレジスタ（ERn）の内容をアドレスとしてメモリ上 のオペランドを指定します。プログラム領域としては、下位24 ビットが有効になり、上位8 ビットはすべて0 （H'00）とみなされます。 2.7.3 ディスプレースメント付きレジスタ @（d:16,ERn）/@（d:32,ERn） 命令コードのレジスタフィールドで指定されるアドレスレジスタ（ERn）の内容に、命令コード中に含まれ る16 ビットディスプレースメント、または32 ビットディスプレースメントを加算した内容をアドレスとして、 メモリ上のオペランドを指定します。加算に際して、16 ビットディスプレースメントは符号拡張されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-29 2012.09.14 2.7.4 ポストインクリメントレジスタ間接@ERn+/プリデクリメントレジスタ間接@-ERn (1) ポストインクリメントレジスタ間接 @ERn+ 命令コードのレジスタフィールドで指定されるアドレスレジスタ（ERn）の内容をアドレスとしてメモリ上 のオペランドを指定します。その後、アドレスレジスタの内容に1、2 または4 が加算され、加算結果がアド レスレジスタに格納されます。バイトサイズでは1、ワードサイズでは2、ロングワードサイズでは4 がそれ ぞれ加算されます。ワードサイズまたはロングワードサイズのとき、アドレスレジスタの内容が偶数となるよ うにしてください。 (2) プリデクリメントレジスタ間接 @-ERn 命令コードのレジスタフィールドで指定されるアドレスレジスタ（ERn）の内容から、1、2 または4 を減算 した内容をアドレスとしてメモリ上のオペランドを指定します。その後、減算結果がアドレスレジスタに格納 されます。バイトサイズでは1、ワードサイズでは2、ロングワードサイズでは4 がそれぞれ減算されます。 ワードサイズまたはロングワードサイズのとき、アドレスレジスタの内容が偶数になるようにしてください。 2.7.5 絶対アドレス @aa:8/@aa:16/@aa:24/@aa:32 命令コード中に含まれる絶対アドレスで、メモリ上のオペランドを指定します。絶対アドレスは8 ビット クセス範囲を表 2.12 に示します。 8 ビット絶対アドレスの場合、上位24 ビットはすべて1（H'FFFF）となります。16 ビット絶対アドレスの場 合、 上位16 ビットは符号拡張されます。32 ビット絶対アドレスの場合、 全アドレス空間をアクセスできます。 プログラム領域としては24 ビット（@aa:24）を使用します。上位8 ビットはすべて0（H'00）となります。 表 2.12 絶対アドレスのアクセス範囲 絶対アドレス ノーマルモード* アドバンストモード データ領域 8 ビット（@aa:8） H'FF00 ～H'FFFF H'FFFF00 ～H'FFFFFF 16 ビット（@aa:16） H'0000 ～H'FFFF H'000000 ～H'007FFF、 H'FF8000～H'FFFFFF 32 ビット（@aa:32） H'000000～H'FFFFFF プログラム領域 24 ビット（@aa:24） 【注】 * 本LSI では使用できません。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-30 2012.09.14 2.7.6 イミディエイト #xx:8/#xx:16/#xx:32 命令コード中に含まれる8 ビット（#xx:8）、16 ビット（#xx:16）、または32 ビット（#xx:32）のデータを 直接オペランドとして使用します。 なお、ADDS、SUBS、INC、DEC 命令では、イミディエイトデータが命令コード中に暗黙的に含まれます。 ビット操作命令では、ビット番号を指定するための3 ビットのイミディエイトデータが、命令コード中に含ま れる場合があります。また、TRAPA 命令では、ベクタアドレスを指定するための2 ビットのイミディエイト データが命令コードの中に含まれます。 2.7.7 プログラムカウンタ相対 @（d:8, PC）/@（d:16, PC） Bcc、BSR 命令で使用されます。PC の内容で指定される24 ビットのアドレスに、命令コード中に含まれる 8 ビット、または16 ビットディスプレースメントを加算して24 ビットの分岐アドレスを生成します。加算に 際して、ディスプレースメントは24 ビットに符号拡張されます。加算結果は下位24 ビットが有効になり、上 位 8 ビットはすべて0（H'00）とみなされます。また加算されるPC の内容は次の命令の先頭アドレスとなっ ていますので、分岐可能範囲は分岐命令に対して－126～＋128バイト（－63～＋64 ワード）または－32766～ ＋32768 バイト（－16383～＋16384 ワード）です。このとき、加算結果が偶数となるようにしてください。 2.7.8 メモリ間接 @@aa:8 JMP、JSR 命令で使用されます。命令コード中に含まれる8 ビット絶対アドレスでメモリ上のオペランドを 指定し、この内容を分岐アドレスとして分岐します。8 ビット絶対アドレスの上位のビットはすべて0 となり ますので、分岐アドレスを格納できるのは0～255（ノーマルモードのときH'0000～H'00FF、アドバンストモ ードのときH'000000～H'0000FF）番地です。 ノーマルモードの場合は、 メモリ上のオペランドはワードサイズで指定し、16 ビットの分岐アドレスを生成 します。また、アドバンストモードの場合は、メモリ上のオペランドはロングワードサイズで指定します。こ のうち先頭の1 バイトはすべて0（H'00）とみなされます。ただし、分岐アドレスを格納可能なアドレスの先 頭領域は、例外処理ベクタ領域と共通になっていますので注意してください。詳細は「第5 章 例外処理」 を 参照してください。 ワードサイズ、ロングワードサイズでメモリを指定する場合、および分岐アドレスを指定する場合に奇数ア ドレスを指定すると、最下位ビットは0 とみなされ、1 番地前から始まるデータまたは命令コードをアクセス します（「2.5.2 メモリ上でのデータ形式｣ を参照してください）。 【注】 本LSI ではノーマルモードは使用できません。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-31 2012.09.14 ࠬ࡟࠼ࠕ ޤ* ᧄLSIޕࠎߖ߹߈ߢ 図 2.12 メモリ間接による分岐アドレスの指定 2.7.9 実効アドレスの計算方法 各アドレッシングモードにおける実効アドレス（EA：Effective Address）の計算法を表2.13 に示します。 ノーマルモードの場合、実効アドレスの上位8 ビットは無視され、16 ビットのアドレスとなります。 【注】 本LSI ではノーマルモードは使用できません。 表 2.13 実行アドレスの計算方法（1 ） No㧔EA㧕 ޕߔߢ ࠻ࠗࡃ ࠼࡯ࡢ ࠼࡯ࡢࠣࡦࡠ ⋥ធ㧔Rn㧕 rop 31 0 31 23 2㑆ធ㧔@ERn㧕 3㑆ធ @(d:16,ERn) 㧛 @(d:32,ERn) 4㑆ធ ޓERn+ ޓERn 1ޔ2ߪߚ߹ޔ4 rop disp rop rmop rn 31 0 1ޔ2ߪߚ߹ޔ4 31 0 rop Don't care 31 2331 0 Don't care 31 0 disp 31 0 ╓ภ᜛ᒛ 31 0 31 2331 0 Don't care 31 2331 0 Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-32 2012.09.14 表 2.13 実行アドレスの計算方法（2 ） No㧔EA㧕 5ࠬ࡟࠼ࠕ op 31 2331 0 Don't careabs @aa:8 7 H'FFFF op 31 2331 0 Don't care @aa:16 op @aa:24 @aa:32 abs ╓ภ᜛ᒛ 31 2331 0 Don't care 31 2331 0 Don't care abs op abs op IMM #xx:8㧛#xx:16㧛#xx:32 824 ޤ * ᧄLSIޕࠎߖ߹߈ߢ 31 23 7⋧ኻ @(d:8,PC)㧛@(d:16,PC) 31 0 Don't care 23 0 disp 31 2331 0 Don't care dispop op 8ޓaa:8 abs 31 0 absH'000000 7 8 015 31 2331 0 Don't care H'00 op abs 31 0 absH'000000 7 8 031 PCౝኈ ╓ภ᜛ᒛ

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-33 2012.09.14 2.8 処理状態 H8S/2600 CPU の処理状態には、リセット状態、例外処理状態、プログラム実行状態、バス権解放状態、お よびプログラム停止状態の5 種類があります。処理状態間の状態遷移図を図 2.13 に示します。

• リセット状態 CPU および内蔵周辺モジュールがすべて初期化され、停止している状態です。リセット端子がLow レベ ルになると、実行中の処理はすべて中止され、CPU はリセット状態になります。リセット状態ではすべて の割り込みが禁止されます。リセット端子をLow レベルからHigh レベルにすると、リセット例外処理を 開始します。リセットの詳細は｢第5 章 例外処理｣ を参照してください。ウォッチドッグタイマを内蔵す る製品では、ウォッチドッグタイマのオーバフローによってもリセットすることもできます。
• 例外処理状態 例外処理状態は、リセット、トレース、割り込み、またはトラップ命令の例外処理要因によってCPU が 通常の処理状態の流れを変え、例外処理ベクタテーブルからスタートアドレス（ベクタ）を取り出してそ のスタートアドレスに分岐する過渡的な状態です。詳細は｢第5 章 例外処理｣ を参照してください。
• プログラム実行状態 CPU がプログラムを順次実行している状態です。
• バス権解放状態 DMA コントローラ（DMAC）、データトランスファコントローラ（DTC）を内蔵している製品で、これ らCPU以外のバスマスタからのバス権要求に対してバス権を解放した状態です。 バス権解放状態ではCPU は動作を停止します。
• プログラム停止状態 CPU が動作を停止し、消費電力を低下させた状態です。SLEEP 命令の実行、またはハードウェアスタン バイモードへの遷移でCPU はプログラム停止状態になります。詳細は「第25 章 低消費電力状態」 を参 照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-34 2012.09.14 ଀ᄖಣℂ⁁ᘒ ᮭ⸃᡼⁁ᘒ ࠕࠚ࠙࠼࡯ࡂ ࠕࠚ࠙࠻ࡈ࠰ ᘒ*1 ૐᶖ⾌㔚ജ⁁ᘒ*3 ታⴕ⁁ᘒ ᮭⷐ᳞⚳ੌ ᮭⷐ᳞⊒↢ ߺ ⷐ᳞⊒↢ RES㧩High ଀ᄖಣℂ STBY㧩High, RES㧩Low ᮭⷐ᳞⊒↢ SSBY㧩0,SLEEP๮઎ SSBY㧩1, SLEEP๮઎ ଀ᄖಣℂ⚳ੌ ᘒ ޤ*1ޔߡ޿߅ߦRES߇Lowࠆߥߦ࡞ࡌ࡟ ޕߔ߹߈ߢ߇ߣߎࠆߖߐ ޓޓޓ* ޕߔ߹ߒ ޓޓޓ* 3╙25ޕ޿ߐߛߊߡߒ 図 2.13 状態遷移図

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-35 2012.09.14 2.9 使用上の注意事項 2.9.1 ビット操作命令使用上の注意事項 BSET、BCLR、BNOT、BST、BIST の各命令は、バイト単位でデータをリードし、ビット操作後に再びバイ ト単位でデータをライトします。したがって、ライト専用ビットを含むレジスタ、またはポートに対してこれ らの命令を使用するときは注意が必要です。 また、内部I/O レジスタのフラグを0 にクリアするために、BCLR 命令を使用できます。この場合、割り込 み処理ルーチンなどで当該フラグが1 にセットされていることが明らかであれば、事前に当該フラグをリード する必要はありません。

H8S/2427、H8S/2427R、H8S/2425 グループ 2. CPU R01UH0311JJ0300 Rev.3.00 2-36 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 3. MCU 動作モード R01UH0311JJ0300 Rev.3.00 3-1 2012.09.14 3. MCU 動作モード 3.1 動作モードの選択 H8S/2427 グループ、H8S/2425 グループは、6 種類の動作モード（モード1～5、7）があります。動作モード はモード端子（MD2～MD0）の設定で決まります。 モード 1、2、4 は、外部メモリおよび周辺デバイスをアクセスできる外部拡張モードです。外部拡張モード では、 プログラム実行開始後にバスコントローラにより、 外部アドレス空間をエリアごとに8 ビットまたは16 ビットに設定できます。また、いずれか1 つのエリアを16 ビットアクセス空間にすると16 ビットバスモード となり、すべてのエリアを8 ビットアクセス空間にすると8 ビットバスモードとなります。 モード 7 は、外部メモリおよび周辺デバイスへのアクセスをプログラム実行開始時に切り替えることができ るシングルチップ起動拡張モードです。 モード 3 は、フラッシュメモリに書き込み／消去を行えるブートモードです。ブートモードについては「第 23 章 フラッシュメモリ」を参照してください。 モード 5 は、フラッシュメモリに書き込み／消去を行えるユーザブートモードです。ユーザブートモードに ついては「第23 章 フラッシュメモリ」を参照してください。 MD2～MD0 端子は、LSI の動作中に変化させないでください。 表 3.1 MCU 動作モード 外部データバス MCU 動作モード MD2 MD1 MD0 CPU 動作モード 内容 内蔵 ROM 初期値 最大値 1 0 0 1 アドバンストモード 内蔵 ROM 無効拡張モード 無効 16 ビット 16 ビット 2 0 1 0 アドバンストモード 内蔵 ROM 無効拡張モード 無効 8 ビット 16 ビット 3 0 1 1 アドバンストモード ブートモード 有効 － 16 ビット 4 1 0 0 アドバンストモード 内蔵 ROM 有効拡張モード 有効 8 ビット 16 ビット 5 1 0 1 アドバンストモード ユーザブートモード 有効 － 16 ビット 7 1 1 1 アドバンストモード シングルチップモード 有効 － 16 ビット

H8S/2427、H8S/2427R、H8S/2425 グループ 3. MCU 動作モード R01UH0311JJ0300 Rev.3.00 3-2 2012.09.14 3.2 レジスタの説明 動作モードに関連するレジスタには以下のものがあります。

• モードコントロールレジスタ（MDCR）
• システムコントロールレジスタ（SYSCR） 3.2.1 モードコントロールレジスタ（MDCR） MDCR は本 LSI の現在の動作モードをモニタするのに用います。 ビット ビット名 初期値 R/W 説 明 7～3 ― すべて0 ― リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 MDS2 MDS1 MDS0 R R R モードセレクト2～0 モード端子（MD2～MD0）の入力レベルを反映した値（現在の動作モード）を 示しています。これらのビットはMD2～MD0 端子にそれぞれ対応します。これ らのビットはリード専用でライトは無効です。MDCR をリードすると、MD2～ MD0 端子の入力レベルがこれらのビットにラッチされます。このラッチはリセ ットで解除されます。 【注】 * MD2～MD0 端子の設定により決定されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 3. MCU 動作モード R01UH0311JJ0300 Rev.3.00 3-3 2012.09.14 3.2.2 システムコントロールレジスタ（SYSCR） SYSCR は、MAC 命令の飽和演算の選択、フラッシュメモリの制御レジスタのCPU アクセスを制御、外部 バスモードの設定、内蔵RAM の有効/無効の選択を行います。 ビット ビット名 初期値 R/W 説 明 R/W R/W リザーブビット 初期値を変更しないでください。

5 MACS 0 R/W MAC 飽和演算制御

MAC 命令の飽和演算、非飽和演算を選択します。 0：MAC 命令は非飽和演算 1：MAC 命令は飽和演算 4 ― 0 R/W リザーブビット 初期値を変更しないでください。

3 FLSHE 0 R/W フラッシュメモリコントロールレジスタイネーブル

フラッシュメモリの制御レジスタ（FLMCR1、FLMDBPR、FLMSTR）のCPU アクセ スを制御します。このビットを1 にセットすると、フラッシュメモリの制御レジスタ をリード／ライトすることができます。0 にクリアするとフラッシュメモリの制御レ ジスタは非選択となります。このとき、フラッシュメモリの制御レジスタの内容は保 持されています。フラッシュメモリ版以外は0 をライトしてください。 0：アドレスH'FFFEB0～H'FFFEB3 のエリアはフラッシュメモリのレジスタを非 選 択 1：アドレスH'FFFEB0～H'FFFEB3 のエリアはフラッシュメモリのレジスタを選 択 2 ― 0 ― リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

1 EXPE ― R/W 外部バスモードイネーブル

外部バスモードを設定します。モード1、2、4 ではEXPE＝1 に固定されており、ラ イトは無効です。モード3、5、7 ではリード／ライト可能です。 EXPE＝1 の状態でEXPE に0 をライトする場合は、外部バスが実行されていない状 態で行ってください。 0：外部アドレス空間無効 1：外部アドレス空間有効

0 RAME 1 R/W RAM イネーブル

内蔵RAM の有効または無効を選択します。このビットはリセットを解除したとき初 期化されます。 0：内蔵RAM 無効 1：内蔵RAM 有効

H8S/2427、H8S/2427R、H8S/2425 グループ 3. MCU 動作モード R01UH0311JJ0300 Rev.3.00 3-4 2012.09.14 3.3 各動作モードの説明 3.3.1 モード1 CPU はアドバンストモードで、アドレス空間は16M バイトです。内蔵ROM は無効です。 ポート A～C がアドレスバス、ポートD、E がデータバス、ポートF、G、H の一部がバス制御信号となりま リセット直後は16 ビットバスモードで、すべてのエリアは16 ビットアクセス空間となります。ただし、バ スコントローラにより、すべてのエリアを8 ビットアクセス空間に設定した場合には、8 ビットバスモードと なります。 3.3.2 モード 2 CPU はアドバンストモードで、アドレス空間は16M バイトです。内蔵ROM は無効です。 ポート A～C がアドレスバス、ポートD、E がデータバス、ポートF、G、H の一部がバス制御信号となりま リセット直後は8 ビットバスモードで、すべてのエリアは8 ビットアクセス空間となります。ただし、バス コントローラにより、いずれかのエリアを16 ビットアクセス空間に設定した場合には、16 ビットバスモード となり、ポートE がデータバスとなります。 3.3.3 モード 3 フラッシュメモリブートモードです。フラッシュメモリの書き込み／消去以外は、モード7 と同様の動作と なります。モード3 はフラッシュメモリ版のみ使用できます。 3.3.4 モード 4 CPU はアドバンストモードで、アドレス空間は16M バイトです。内蔵ROM は有効です。エリア0 の前半 に接続された内蔵ROM のプログラムを実行します。 ポート A～C はリセット直後は入力ポートになっていますが、各ポートレジスタの設定によりアドレスバス とすることができます。ポートD がデータバス、ポートF、G、H の一部がバス制御信号となります。ポート A～C の端子機能の切り替えについては「第 11 章 I/O ポート」を参照してください。 リセット直後は8 ビットバスモードで、すべてのエリアは8 ビットアクセス空間となります。ただし、バス コントローラにより、いずれかのエリアを16 ビットアクセス空間に設定した場合には16 ビットバスモードと なり、ポートE がデータバスとなります。 フラッシュメモリ版では、FLMCR1 の CBIDB ビットを0 クリア、FMCMDEN ビットを1 にセットすること によりユーザプログラムモードに遷移します。 3.3.5 モード 5 フラッシュメモリユーザブートモードです。フラッシュメモリの書き込み／消去以外はモード7 と同様の動 作となります。モード5 はフラッシュメモリ版のみ使用できます。

H8S/2427、H8S/2427R、H8S/2425 グループ 3. MCU 動作モード R01UH0311JJ0300 Rev.3.00 3-5 2012.09.14 3.3.6 モード 7 CPU はアドバンストモードで、アドレス空間は16M バイトです。内蔵ROM は有効です。シングルチップ モードで起動します。シングルチップモードでは外部アドレス空間は使用できません。 リセット直後はシングルチップモードで、すべてのI/O ポートを入出力ポートとして使用できます。ただし SYSCR の EXPE ビットを1 に設定すると外部拡張モードとなり、外部アドレス空間が有効となります。外部 拡張モードの場合、初期状態はすべてのエリアが16 ビットアクセス空間となっています。ポートA～H の端 子は内蔵ROM 有効外部拡張モードと同様です。 フラッシュメモリ版では、FLMCR1 の CBIDB ビットを0 にクリア、FMCMDEN ビットを1 にセットするこ とによりユーザプログラムモードに遷移します。 3.3.7 端子機能 各動作モードにおける端子機能の一覧を表 3.2 に示します。 表 3.2 各動作モードにおける端子機能 ポート モード1 モード2 モード３ モード 4 モード5 モード7 PA7～PA5 P */A P */A P */A ポートA PA4～PA0 A A P*/A P */A P */A ポートB A A P*/A P */A P */A P */A ポートC A A P */A P */A P */A P */A ポートD D D P */D D P */D P */D ポートE P/D* P */D P */D P */D P */D P */D PF7、PF6 P/C * P/C* P */C P/C * P */C P */C PF5、PF4 C C C PF3 P/C * P/C* P / C * ポートF PF2～PF0 P */C P */C P */C PG6～PG1 P*/C P */C P */C P */C P */C P */C ポートG PG0 P/C * P/C* P */C ポートH PH3 、PH2、PH0、 PH1（H8S/2427 グループ） P*/C P */C P */C P */C P */C P */C PH1 （H8S/2427R グループ） P/C * P/C* P/C * P/C * P/C * P/C* 【記号説明】 P ：入出力ポート A ：アドレスバス出力 D ：データバス入出力 C ：制御信号、クロック入出力 * ：リセット直後 【注】 H8S/2425 グループはポートH をサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 3. MCU 動作モード R01UH0311JJ0300 Rev.3.00 3-6 2012.09.14 3.4 各動作モードのアドレスマップ 各動作モードのアドレスマップを図 3.1～図 3.6 に示します。 ࠼࡯ࡕ1ޔ2 㧔ౝ⬿ROM㧕 RAM㧦64K㧛48K࠻ࠗࡃROM㧦512K࠻ࠗࡃ RAM㧦64K㧛48K࠻ࠗࡃ ࠼࡯ࡕ3 㧕 H'000000 H'FEC000 H'FFC000 H'FF0000 H'FF0000 H'FFD000 H'FFE800 H'000000 H'FFF800 ౝ⬿RAM㧛 ⓨ㑆 㗔ၞ*1*5 ౝㇱI/Oⓨ㑆 ౝㇱI/Oⓨ㑆 ౝ⬿ROM ⓨ㑆㧛 㗔ၞ*2*4 ౝㇱI/Oⓨ㑆 ౝㇱI/Oⓨ㑆 H'FFFFFF H'FFF800 H'FFFF00 H'FFFF20 H'FFFFFF H'FFFF00 H'FFFF20 H'080000 ⓨ㑆㧛 㗔ၞ *2*4 㗔ၞ*4 㗔ၞ*4㗔ၞ*4 H'FEC000 H'FFD000 H'FFC000 H'FFE800 㗔ၞ*4 㗔ၞ*4 ޤ *1 SYSCRߩRAMEࠍ࠻࠶ࡆ0ޕߔ߹ࠅߥߦ *2 EXPE㧩1ޕߔ߹ࠅߥߦEXPE 㧩0ޕߔ߹ࠅߥߦ * 5 H8S/24278ޔH8S/24278RޔH8S/24258ߪߢH'FEC000㨪H'FF0000ޕߔ߹ࠅߥߣ ⓨ㑆㧛 㗔ၞ*2*4 ⓨ㑆㧛 㗔ၞ *2*4 H'FD8000H'FD8000 H'F02000 H'F00000 㗔ၞ*4 図 3.1 H8S/24279、H8S/24279R、H8S/24278、H8S/24278R、 H8S/24259、H8S/24258 各動作モードの アドレスマップ（ROM：512K バイト版）（1）

H8S/2427、H8S/2427R、H8S/2425 グループ 3. MCU 動作モード R01UH0311JJ0300 Rev.3.00 3-7 2012.09.14 ࠼࡯ࡕ4 㧔ౝ⬿ROM㧕 ROM㧦512K࠻ࠗࡃ RAM㧦64K࠻ࠗࡃ 㧛48K࠻ࠗࡃ ROM㧦512K࠻ࠗࡃ RAM㧦64K࠻ࠗࡃ 㧛48K࠻ࠗࡃ ࠼࡯ࡕ5 㧕 H'000000 H'FEC000 H'FFC000 H'FF0000 H'FF0000 H'FFD000 H'FFE800 H'000000 H'FFF800 ౝ⬿RAM㧛 ⓨ㑆 㗔ၞ*1*5 ౝㇱI/Oⓨ㑆 ౝㇱI/Oⓨ㑆 ౝ⬿ROMౝ⬿ROM ⓨ㑆㧛 㗔ၞ*2*4 ౝㇱI/Oⓨ㑆 ౝㇱI/Oⓨ㑆 H'FFFFFF H'FFF800 H'FFFF00 H'FFFF20 H'FFFFFF H'FFFF00 H'FFFF20 H'080000H'080000 ⓨ㑆㧛 㗔ၞ *2*4ⓨ㑆 㗔ၞ*4 㗔ၞ*4㗔ၞ*4 H'FEC000 H'FFD000 H'FFC000 H'FFE800 㗔ၞ*4 㗔ၞ*4 ޤ *1 SYSCRߩRAMEࠍ࠻࠶ࡆ0ޕߔ߹ࠅߥߦ *2 EXPE㧩1ޕߔ߹ࠅߥߦEXPE㧩0ޕߔ߹ࠅߥߦ *3 EXPE㧩1ޔ߈ߣߩRAM㧩0ޔRAME㧩1ౝ⬿RAMޕߔ߹ࠅߥߦ EXPE㧩0ౝ⬿RAMޕߔ߹ࠅߥߦ * 5 H8S/24278ޔH8S/24278RޔH8S/24258ߪߢH'FEC000 㨪H'FF0000ޕߔ߹ࠅߥߣ ⓨ㑆㧛 㗔ၞ*2*4 ⓨ㑆㧛 㗔ၞ *2*4 H'FD8000H'FD8000 H'F02000 H'F00000 H'F02000 H'F00000 㗔ၞ*4 図 3.2 H8S/24279、H8S/24279R、H8S/24278、H8S/24278R、 H8S/24259、H8S/24258 の各動作モードのアドレスマップ

H8S/2427、H8S/2427R、H8S/2425 グループ 3. MCU 動作モード R01UH0311JJ0300 Rev.3.00 3-8 2012.09.14 ࠼࡯ࡕ7 㧔ౝ⬿ROM࡮ 㧕 ROM㧦512K࠻ࠗࡃ RAM㧦64K࠻ࠗࡃ 㧛48K࠻ࠗࡃ H'000000 H'080000 H'FEC000 H'FFC000 H'FF0000 H'FFD000 H'FFE800 ⓨ㑆㧛 㗔ၞ*2*4 ⓨ㑆㧛 㗔ၞ*2*4 ౝ⬿RAM㧛 ⓨ㑆 㗔ၞ*3*5 ⓨ㑆 㧛 㗔ၞ*2*4 ౝㇱI/Oⓨ㑆 ⓨ㑆 㧛 㗔ၞ*2*4 ౝㇱI/Oⓨ㑆 H'FFFFFF H'FFF800 H'FFFF00 H'FFFF20 㗔ၞ*4 㗔ၞ*4 ޤ *1 SYSCRߩRAMEࠍ࠻࠶ࡆ0ޕߔ߹ࠅߥߦ *2 EXPE㧩1ޕߔ߹ࠅߥߦEXPE㧩0ޕߔ߹ࠅߥߦ *3 EXPE㧩1ޔ߈ߣߩRAM㧩0ޔRAME㧩1ౝ⬿RAMޕߔ߹ࠅߥߦ EXPE 㧩0ౝ⬿RAMޕߔ߹ࠅߥߦ * 5 H8S/24278ޔH8S/24278RޔH8S/24258ߪߢH'FEC000 㨪H'FF0000ޕߔ߹ࠅߥߣ H'FD8000 H'F02000 H'F00000 㗔ၞ*4 ౝ⬿RAMⓨ㑆*3 ౝ⬿ROM 図 3.3 H8S/24279、H8S/24279R、H8S/24278、H8S/24278R、 H8S/24259、H8S/24258 の各動作モードのアドレスマップ

H8S/2427、H8S/2427R、H8S/2425 グループ 3. MCU 動作モード R01UH0311JJ0300 Rev.3.00 3-9 2012.09.14 ࠼࡯ࡕ1ޔ2 㧔ౝ⬿ROM㧕 RAM㧦64K㧛48K࠻ࠗࡃROM㧦384K࠻ࠗࡃ RAM㧦64K㧛48K࠻ࠗࡃ ࠼࡯ࡕ3 㧕 H'000000 H'FEC000 H'FFC000 H'FF0000 H'FF0000 H'FFD000 H'FFE800 H'000000 H'FFF800 ౝ⬿RAM㧛 ⓨ㑆 㗔ၞ*1*5 ౝㇱI/Oⓨ㑆 ౝㇱI/Oⓨ㑆 ౝ⬿ROM ⓨ㑆㧛 㗔ၞ*2*4 ౝㇱI/Oⓨ㑆 ౝㇱI/Oⓨ㑆 H'FFFFFF H'FFF800 H'FFFF00 H'FFFF20 H'FFFFFF H'FFFF00 H'FFFF20 H'080000 H'060000 ⓨ㑆㧛 㗔ၞ *2*4 㗔ၞ*4 㗔ၞ*4㗔ၞ*4 H'FEC000 H'FFD000 H'FFC000 H'FFE800 㗔ၞ*4 㗔ၞ*4 㗔ၞ*4 ޤ *1 SYSCRߩRAMEࠍ࠻࠶ࡆ0ޕߔ߹ࠅߥߦ *2 EXPE㧩1ޕߔ߹ࠅߥߦEXPE㧩0ޕߔ߹ࠅߥߦ * 5 H8S/24275ޔH8S/24275RޔH8S/24255ߪߢH'FEC000 㨪H'FF0000ޕߔ߹ࠅߥߣ ⓨ㑆㧛 㗔ၞ*2*4 ⓨ㑆㧛 㗔ၞ *2*4 H'FD8000H'FD8000 H'F02000 H'F00000 㗔ၞ*4 図 3.4 H8S/24276、H8S/24276R、H8S/24275、H8S/24275R、 H8S/24256、H8S/24255 の各動作モードのアドレスマップ

H8S/2427、H8S/2427R、H8S/2425 グループ 3. MCU 動作モード R01UH0311JJ0300 Rev.3.00 3-10 2012.09.14 ࠼࡯ࡕ4 㧔ౝ⬿ROM㧕 ROM㧦384K࠻ࠗࡃ RAM㧦64K㧛48K࠻ࠗࡃ ROM㧦384K࠻ࠗࡃ RAM㧦64K㧛48K࠻ࠗࡃ ࠼࡯ࡕ5 㧕 H'000000 H'FEC000 H'FFC000 H'FF0000 H'FF0000 H'FFD000 H'FFE800 H'000000 H'FFF800 ౝ⬿RAM㧛 ⓨ㑆 㗔ၞ*1*5 ౝㇱI/Oⓨ㑆 ౝㇱI/Oⓨ㑆 ౝ⬿ROMౝ⬿ROM ⓨ㑆㧛 㗔ၞ*2*4 ౝㇱI/Oⓨ㑆 ౝㇱI/Oⓨ㑆 H'FFFFFF H'FFF800 H'FFFF00 H'FFFF20 H'FFFFFF H'FFFF00 H'FFFF20 H'080000H'080000 H'060000H'060000 ⓨ㑆㧛 㗔ၞ *2*4ⓨ㑆 㗔ၞ*4 㗔ၞ*4㗔ၞ*4 H'FEC000 H'FFD000 H'FFC000 H'FFE800 㗔ၞ*4 㗔ၞ*4 ޤ *1 SYSCRߩRAMEࠍ࠻࠶ࡆ0ޕߔ߹ࠅߥߦ *2 EXPE㧩1ޕߔ߹ࠅߥߦEXPE㧩0ޕߔ߹ࠅߥߦ *3 EXPE㧩1ޔ߈ߣߩRAM㧩0ޔRAME㧩1ౝ⬿RAMޕߔ߹ࠅߥߦ EXPE㧩0ౝ⬿RAMޕߔ߹ࠅߥߦ * 5 H8S/24275ޔH8S/24275RޔH8S/24255ߪߢH'FEC000 㨪H'FF0000ޕߔ߹ࠅߥߣ ⓨ㑆㧛 㗔ၞ*2*4 ⓨ㑆㧛 㗔ၞ *2*4 H'FD8000H'FD8000 H'F02000 H'F00000 H'F02000 H'F00000 㗔ၞ*4 㗔ၞ*4㗔ၞ*4 図 3.5 H8S/24276、H8S/24276R、H8S/24275、H8S/24275R、 H8S/24256、H8S/24255 の各動作モードのアドレスマップ

H8S/2427、H8S/2427R、H8S/2425 グループ 3. MCU 動作モード R01UH0311JJ0300 Rev.3.00 3-11 2012.09.14 ࠼࡯ࡕ7 㧔ౝ⬿ROM࡮ 㧕 ROM㧦384K࠻ࠗࡃ RAM㧦64K࠻ࠗࡃ 㧛48K࠻ࠗࡃ H'000000 H'060000 H'080000 H'FEC000 H'FFC000 H'FF0000 H'FFD000 H'FFE800 ⓨ㑆㧛 㗔ၞ*2*4 ⓨ㑆㧛 㗔ၞ*2*4 ౝ⬿RAM㧛 ⓨ㑆 㗔ၞ*3*5 ⓨ㑆 㧛 㗔ၞ*2*4 ౝㇱI/Oⓨ㑆 ⓨ㑆 㧛 㗔ၞ*2*4 ౝㇱI/Oⓨ㑆 H'FFFFFF H'FFF800 H'FFFF00 H'FFFF20 㗔ၞ*4 㗔ၞ*4 ޤ *1 SYSCRߩRAMEࠍ࠻࠶ࡆ0ޕߔ߹ࠅߥߦ *2 EXPE㧩1ޕߔ߹ࠅߥߦEXPE㧩0ޕߔ߹ࠅߥߦ *3 EXPE㧩1ޔ߈ߣߩRAM㧩0ޔRAME㧩1ౝ⬿RAMޕߔ߹ࠅߥߦ EXPE 㧩0ౝ⬿RAMޕߔ߹ࠅߥߦ * 5 H8S/24275ޔH8S/24275RޔH8S/24255ߪߢH'FEC000 㨪H'FF0000ޕߔ߹ࠅߥߣ H'FD8000 H'F02000 H'F00000 㗔ၞ*4 㗔ၞ*4 ౝ⬿RAMⓨ㑆*3 ౝ⬿ROM 図 3.6 H8S/24276、H8S/24276R、H8S/24275、H8S/24275R、 H8S/24256、H8S/24255 の各動作モードのアドレスマップ

H8S/2427、H8S/2427R、H8S/2425 グループ 3. MCU 動作モード R01UH0311JJ0300 Rev.3.00 3-12 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 4. リセット R01UH0311JJ0300 Rev.3.00 4-1 2012.09.14 4. リセット 4.1 リセットの種類 リセットには端子リセット、ウォッチドッグタイマリセットがあります。 表 4.1 にリセットの名称と要因を示します。 リセットにより、内部状態は初期化され、端子は初期状態になります。図 4.1 に各リセットによって初期化さ れる対象を示します。 表 4.1 リセットの名称と要因 リセットの名称 要 因 端子リセット RES 端子の入力電圧が"L" ウォッチドッグタイマリセット ウォッチドッグタイマのオーバフロー RES RSTCSRೋᦼൻ ࠻࠶࠮࡝ ߮ࠃ߅ ࡑࠗ࠲ 図 4.1 リセット回路のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 4. リセット R01UH0311JJ0300 Rev.3.00 4-2 2012.09.14 レジスタの中には、いずれのリセットでも初期化されないものがあります。CPU 内部レジスタについて以下 に説明します。 CPU 内部レジスタのうちPC は、リセット例外処理によってベクタアドレスからスタートアドレスをロード することにより初期化されます。また、EXR の T ビットは0 にクリアされ、EXR、CCR の I ビットは1 にセ ットされますが、汎用レジスタ、CCR の他のビットは初期化されません。SP（ER7）の初期値も不定です。し たがって、リセット直後にMOV.L 命令を使用して、SP の初期化を行ってください。詳細については、「第 2 章 CPU」を参照してください。CPU 以外の初期化されないレジスタについては、各章のレジスタ説明を参 照してください。 リセットが解除されると、リセット例外処理を開始します。リセット例外処理については、「第5 章 例外 処理」を参照してください。 4.2 入出力端子 リセットに関連する端子の構成を表 4.2 に示します。 表 4.2 端 子 構 成 名称 記号 入出力 機 能 リセット RES 入力 リセット入力

H8S/2427、H8S/2427R、H8S/2425 グループ 4. リセット R01UH0311JJ0300 Rev.3.00 4-3 2012.09.14 4.3 レジスタの説明 リセットに関連するレジスタには以下のものがあります。 表 4.3 レジスタ構成 レジスタ名 略称 R/W 初期値 アドレス データバス幅 ライト時 H'FFBC タイマコントロール／ステータスレジスタ TCSR R/W H'18 リード時 H'FFBC ライト時 H'FFBE リセットコントロール／ステータスレジスタ RSTCSR R/W H'1F リード時 H'FFBF 【注】 * 上段：ライト時、下段：リード時のデータバス幅です。レジスタのアクセス方法は｢第15 章 ウォッチドッグタイマ （WDT）｣を参照してください。 4.3.1 タイマコントロール／ステータスレジスタ（TCSR） TCSR は、ウォッチドッグタイマのTCNT に入力するクロック、モードの選択などを行います。ウォッチド ッグタイマリセットの詳細は「第15 章 ウォッチドッグタイマ（ WDT）」を参照してください。 4.3.2 リセットコントロール／ステータスレジスタ（RSTCSR） RSTCSR は、TCNT のオーバフローによる内部リセット信号の発生を制御し、内部リセット信号の種類を選 択します。RSTCSR は、RES 端子からのリセット信号でH'1F に初期化されます。WDT のオーバフローによる 内部リセット信号では初期化されません。ウォッチドッグタイマリセットの詳細は「第15 章 ウォッチドッ グタイマ（WDT）」を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 4. リセット R01UH0311JJ0300 Rev.3.00 4-4 2012.09.14 4.4 端子リセット RES 端子によるリセットです。 RES 端子が Low レベルになると、実行中の処理はすべて打ち切られ、本LSI はリセット状態になります。 端子リセットで本LSI を確実にリセットするために、電源投入時は最低10ms の間、RES 端子をLow レベルに 保持してください。動作中にリセット入力を行なう場合はRES 端子を最低2ms の間、Low レベルに保持して ください。リセットによって、CPU の内部状態と内蔵周辺モジュールの各レジスタが初期化されます。 4.5 ウォッチドッグタイマリセット ウォッチドッグタイマによる内部リセットです。 RSTCSR の RSTE ビットを１にセットしておくと、TCNT がオーバフローしたときに、ウォッチドッグタイ マリセットが518 システムクロック間発生します。 ウォッチドッグタイマリセットの詳細は「第 15 章 ウォッチドッグタイマ （WDT） 」を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 4. リセット R01UH0311JJ0300 Rev.3.00 4-5 2012.09.14 4.6 リセット発生要因の判定 RSTCSR をリードすることにより、いずれのリセット発生要因でリセット例外処理が実行されたかを確認す ることができます。図 4.2 にリセット発生要因の判定フローの例を示します。 ଀ᄖಣℂ RSTCSR.WOVF=1 No Yes ࠻࠶࠮࡝ 図 4.2 リセット発生要因判定フロー例

H8S/2427、H8S/2427R、H8S/2425 グループ 4. リセット R01UH0311JJ0300 Rev.3.00 4-6 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 5. 例外処理 R01UH0311JJ0300 Rev.3.00 5-1 2012.09.14 5. 例外処理 5.1 例外処理の種類と優先度 例外処理要因には表5.1 に示すように、リセット、トレース、割り込み、不当命令、およびトラップ命令が あります。これらの例外処理要因には表 5.1 ͷように優先順位が設けられており、複数の例外処理要因が同時 に発生した場合は、この優先度に従って受け付けられます。例外処理は割り込み制御モードによって、例外処 理要因やスタックの構造、CPU の動作が異なります。割り込み制御モードの詳細については、「第6 章 割り 込みコントローラ」を参照してください。 表 5.1 例外処理の種類と優先度 優先度 例外処理の種類 例外処理開始タイミング 高 リセット RES 端子のLow レベルからHigh レベルへの遷移時、または、ウォッチドッグタイマのオー バフローにより開始します。RES 端子がLow レベルのときリセット状態になります。 不当命令 不当な命令コードを実行したことを検出すると開始します。 トレース*1 EXR のトレース（T）ビット＝1 の状態で、実行中の命令または例外処理の実行終了時に開 始します。 直接遷移*2 SLEEP 命令の実行により、直接遷移が発生すると開始します。 割り込み 割り込み要求が発生すると、命令または例外処理の実行終了時に開始します。*3 低 トラップ命令*4 トラップ（TRAPA）命令の実行により開始します。 【注】 *1 トレースは割り込み制御モード2 でのみ有効です。トレース例外処理は、RTE 命令の実行終了後には実行しませ *2 本LSI では使用できません。 *3 ANDC 、ORC、XORC、LDC 命令の実行終了時点、またはリセット例外処理の終了時点では割り込みの検出を行い ません。 *4 トラップ命令例外処理は、プログラム実行状態で常に受け付けられます。

H8S/2427、H8S/2427R、H8S/2425 グループ 5. 例外処理 R01UH0311JJ0300 Rev.3.00 5-2 2012.09.14 5.2 例外処理要因とベクタテーブル 例外処理要因には、それぞれ異なるベクタアドレスが割り当てられています。例外処理要因とベクタアドレ スとの対応を表 5.2 に示します。製品によって使用できるモードが異なりますので、製品ごとの詳細は｢第3 章 MCU 動作モード｣を参照してください。 表 5.2 例外処理ベクタテーブル 例外処理要因 ベクタ番号 ベクタアドレス*1 ノーマルモード*2 アドバンストモード パワーオンリセット 0 H'0000～H'0001 H'0000 ～H'0003 マニュアルリセット*3 1 H'0002～H'0003 H'0004 ～H'0007 システム予約 2 H'0004～H'0005 H'0008 ～H'000B

3 H'0006～H'0007 H'000C ～H'000F

不当命令 4 H'0008～H'0009 H'0010 ～H'0013 トレース 5 H'000A～H000B H'0014 ～H0017 割り込み（直接遷移）*3 6 H'000C～H000D H'0018 ～H001B 割り込み（NMI） 7 H'000E～H'000F H'001C ～H'001F トラップ命令（#0） 8 H'0010～H'0011 H'0020 ～H'0023 トラップ命令（#1） 9 H'0012～H'0013 H'0024 ～H'0027 トラップ命令（#2） 10 H'0014～H'0015 H'0028 ～H'002B トラップ命令（#3） 11 H'0016～H'0017 H'002C ～H'002F システム予約 12 H'0018～H'0019 H'0030 ～H'0033

13 H'001A～H'001B H'0034 ～H'0037

14 H'001C～H'001D H'0038 ～H'003B

15 H'001E～H'001F H'003C ～H'003F

外部割り込みIRQ0 16 H'0020～H'0021 H'0040 ～H'0043 外部割り込みIRQ1 17 H'0022～H'0023 H'0044 ～H'0047 外部割り込みIRQ2 18 H'0024～H'0025 H'0048 ～H'004B 外部割り込みIRQ3 19 H'0026～H'0027 H'004C ～H'004F 外部割り込みIRQ4 20 H'0028～H'0029 H'0050 ～H'0053 外部割り込みIRQ5 21 H'002A～H'002B H'0054 ～H'0057 外部割り込みIRQ6 22 H'002C～H'002D H'0058 ～H'005B 外部割り込みIRQ7 23 H'002E～H'002F H'005C ～H'005F

H8S/2427、H8S/2427R、H8S/2425 グループ 5. 例外処理 R01UH0311JJ0300 Rev.3.00 5-3 2012.09.14 例外処理要因 ベクタ番号 ベクタアドレス*1 ノーマルモード*2 アドバンストモード 外部割り込みIRQ8*5 24 H'0030～H'0031 H'0060 ～H'0063 外部割り込みIRQ9*5 25 H'0032～H'0033 H'0064 ～H'0067 外部割り込みIRQ10*5 26 H'0034～H'0035 H'0068 ～H'006B 外部割り込みIRQ11*5 27 H'0036～H'0037 H'006C ～H'006F 外部割り込みIRQ12*5 28 H'0038～H'0039 H'0070 ～H'0073 外部割り込みIRQ13*5 29 H'003A～H'003B H'0074 ～H'0077 外部割り込みIRQ14*5 30 H'003C～H'003D H'0078 ～H'007B 外部割り込みIRQ15*5 31 H'003E～H'003F H'007C ～H'007F 内部割り込み*4 32 H'0040～H'0041 H'0080 ～H'0083 ｜ ｜ ｜

187 H'0176～H'0177 H'02EC ～H'02EF

【注】 *1 先頭アドレスの下位16 ビットを示しています。 *2 本LSI では使用できません。 *3 本LSI では使用できません。システム予約となります。 *4 割り込みのベクタテーブルは、「6.5 割り込み例外処理ベクタテーブル」を参照してください。 *5 H8S/2425 グループではシステム予約です。

H8S/2427、H8S/2427R、H8S/2425 グループ 5. 例外処理 R01UH0311JJ0300 Rev.3.00 5-4 2012.09.14 5.3 リセット リセットは、最も優先順位の高い例外処理です。RES 端子が Low レベルになると、実行中の処理はすべて 打ち切られ、本LSI はリセット状態になります。本LSI を確実にリセットするため、電源投入時は最低10ms の間、RES 端子を Low レベルに保持してください。また、動作中はRES 端子を最低2ms の間、Low レベルに 保持してください。リセットによって、CPU の内部状態と内蔵周辺モジュールの各レジスタが初期化されます。 またウォッチドッグタイマのオーバフローによって、リセット状態とすることもできます。詳細は「第15 章 ウォッチドッグタイマ（WDT）」を参照してください。リセット直後は割り込み制御モードは0 になってい ます。 5.3.1 リセット例外処理 RES 端子が一定期間Low レベルの後High レベルになると、リセット例外処理を開始し、本LSI は次のよう に動作します。 1. CPUの内部状態と内蔵周辺モジュールの各レジスタが初期化され、EXRのTビットは0にクリアされ、EXR、 CCRのIビットが1にセットされます。 2. リセット例外処理ベクタアドレスをリードしてPCに転送した後、PCで示されるアドレスからプログラム の実行を開始します。 リセットシーケンスの例を図 5.1、図 5.2 に示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 5. 例外処理 R01UH0311JJ0300 Rev.3.00 5-5 2012.09.14 Ǿ RES ࠬࡃࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ ࠲ࠢࡌ ࠴࠶ࠚࡈ 㧔1㧕 㧔3㧕 㧔5㧕 High࡞ࡌ࡟ ౝㇱಣℂ ߩ ࠴࠶ࠚࡈ 㧔2㧕 㧔4㧕 㧔6㧕 㧔1㧕 㧔3㧕 㧔2㧕 㧔4㧕 㧔5㧕 㧔6㧕 ᤨ㧔1㧕 㧩H'000000;㧔3㧕 㧩H'000002㧕 ౝኈ㧕 㧔 㧔5㧕 㧩 㧔2㧕 㧔4㧕 㧕 వ㗡๮઎ 図 5.1 リセットシーケンス（アドバンストモード／内蔵 ROM 有効）

H8S/2427、H8S/2427R、H8S/2425 グループ 5. 例外処理 R01UH0311JJ0300 Rev.3.00 5-6 2012.09.14 㧔1㧕 㧔3㧕 㧔2㧕 㧔4㧕 㧔5㧕 㧔6㧕 ޤ ᤨ㧔1㧕 㧩H'000000;㧔3㧕 㧩H'000002㧕 ౝኈ㧕 㧔 㧔5㧕 㧩 㧔2㧕 㧔4㧕 㧕 వ㗡๮઎ Ǿ RES ࠬࡃࠬ࡟࠼ࠕ RD HWRޔLWR D15㨪D0 ࠲ࠢࡌ ࠴࠶ࠚࡈ 㧔1㧕㧔 3㧕 High࡞ࡌ࡟ ಣℂ ߩ ࠴࠶ࠚࡈ 㧔2㧕 㧔4㧕 㧔5㧕 㧔6㧕 * * * 図 5.2 リセットシーケンス（アドバンストモード／内蔵 ROM 無効）

H8S/2427、H8S/2427R、H8S/2425 グループ 5. 例外処理 R01UH0311JJ0300 Rev.3.00 5-7 2012.09.14 5.3.2 リセット直後の割り込み リセット直後、スタックポインタ（SP）を初期化する前に割り込みを受け付けると、PC と CCR の退避が正 常に行われないため、プログラムの暴走につながります。これを防ぐため、リセット例外処理が実行された直 後は、NMI を含めたすべての割り込み要求が禁止されます。すなわち、リセット直後はプログラムの先頭1 命令が必ず実行されますので、プログラム先頭命令はSP を初期化する命令としてください（例：MOV.L ＃ xx：32, SP）。 5.3.3 リセット解除後の内蔵周辺機能 リセット解除後、MSTPCR は H'0FFF、EXMSTPCR は H'FFFF に初期化され、DMAC、EXDMAC と DTC を 除くすべてのモジュールがモジュールストップ状態になっています。 そのため、各内蔵周辺モジュールのレジスタは、リード／ライトできません。モジュールストップ状態を解 除することにより、レジスタのリード／ライトが可能となります。 5.4 トレース例外処理 トレースは、 割り込み制御モード2 で有効です。 割り込み制御モード0 では、T ビットの状態にかかわらず、 トレースモードにはなりません。割り込み制御モードについては、「第 6 章 割り込みコントローラ」 を参照 してください。 EXR の T ビットを1 にセットすると、トレースモードになります。トレースモードではCPU が 1 命令を実 行するたびにトレース例外処理を開始します。トレース例外処理はCCR の割り込みマスクビットの影響を受 けません。表 5.3 にトレース例外処理後のCCR、EXR の状態を示します。トレース例外処理によってEXR の T ビットが 0 にクリアされてトレースモードが解除されますが、スタックに退避されたT ビットは1 を保持し ており、RTE 命令によってトレース例外処理ルーチンから復帰した後は再びトレースモードになります。RTE 命令の実行ではトレース例外処理を行いません。 トレース例外処理ルーチンでも割り込みを受け付けます。 表 5.3 トレース例外処理後の CCR、EXR の状態 割り込み制御モード CCR EXR I UI I2 ～I0 T 0 トレース例外処理は使用できません。 2 1 － － 0 【記号説明】 1 ：1 にセットされます。 0 ：0 にクリアされます。 － ：実行前の値が保持されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 5. 例外処理 R01UH0311JJ0300 Rev.3.00 5-8 2012.09.14 5.5 割り込み例外処理 割り込みは割り込みコントローラによって制御されます。割り込み制御には、2 つの割り込み制御モードが あり、NMI 以外の割り込みに8 レベルの優先順位／マスクレベルを設定して、多重割り込みの制御を行うこと ができます。割り込み例外処理を開始させる要因とベクタアドレスは製品によって異なります。詳細は「第6 章 割り込みコントローラ」を参照してください。 割り込み例外処理は、次のように動作します。 1. プログラムカウンタ（PC）とコンディションコードレジスタ（CCR）、エクステンドレジスタ（EXR）の 内容をスタックに退避します。 2. 割り込みマスクビットを更新し、Tビットを0にクリアします。 3. 割り込み要因に対応するベクタアドレスを生成し、 ベクタテーブルからスタートアドレスをPCにロードし てその番地からプログラムの実行を開始します。 5.6 トラップ命令例外処理 トラップ命令例外処理は、TRAPA 命令を実行すると例外処理を開始します。トラップ命令例外処理はプロ グラム実行状態で常に実行可能です。 トラップ命令例外処理は、次のように動作します。 1. プログラムカウンタ（PC）とコンディションコードレジスタ（CCR）、エクステンドレジスタ（EXR）の 内容をスタックに退避します。 2. 割り込みマスクビットを更新し、Tビットを0にクリアします。 3. 割り込み要因に対応するベクタアドレスを生成し、 ベクタテーブルからスタートアドレスをPCにロードし てその番地からプログラムの実行を開始します。 TRAPA 命令は、 命令コード中で指定した0～3 のベクタ番号に対応するベクタテーブルからスタートアドレ スを取り出します。 表 5.4 に、トラップ命令例外処理実行後のCCR、EXR の状態を示します。 表 5.4 トラップ命令例外処理後の CCR、EXR の状態 割り込み制御モード CCR EXR I UI I2 ～I0 T 0 1 － － － 2 1 － － 0 【記号説明】 1 ：1 にセットされます。 0 ：0 にクリアされます。 － ：実行前の値が保持されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 5. 例外処理 R01UH0311JJ0300 Rev.3.00 5-9 2012.09.14 5.7 不当命令例外処理 CPU が不当な命令コードを実行したことを検出すると例外処理を開始します。 不当命令例外処理は、プログラム実行状態で常に実行可能です。 不当命令例外処理は、次のようにに動作します。 1. PCとCCR、EXRの内容をスタックに退避します。 2. 割り込みマスクビットを更新し、Tビットを0にクリアします。 3. 発生した例外に対応する例外処理ベクタテーブルアドレスを生成し、ベクタテーブルから例外サービスル ーチンスタートアドレスをPCにロードして、その番地からプログラムの実行を開始します。 表 5.5 に、不当命令例外処理後のCCR、EXR の状態を示します。 表 5.5 不当命令例外処理後の CCR、EXR の状態 割り込み制御モード CCR EXR I UI T I2 ～I0 0 1 － － － 2 1 － 0 － 【記号説明】 1 ：1 にセットされます。 0 ：0 にクリアされます。 － ：実行前の値が保持されます。 不当な命令コードの検出は、EA 拡張部やレジスタフィールドなど、命令の定義に影響しないフィールドに ついては行いません。また、複数ワード構成されている命令の命令コードはそれぞれ検出し、命令コードの組 み合わせは検出しません。 定義されていない命令コードは実行しないでください。定義されていない命令コードの実行、不当命令例外 処理の実行後の、汎用レジスタの内容などは保証されません。不当命令例外処理時のスタックポインタや、退 避されるPC の内容なども保証されません。

H8S/2427、H8S/2427R、H8S/2425 グループ 5. 例外処理 R01UH0311JJ0300 Rev.3.00 5-10 2012.09.14 5.8 例外処理後のスタックの状態 トラップ命令例外処理および割り込み例外処理後のスタックの状態を図5.3 に示します。 CCR CCR*1 PC㧔16㧕 SPψ ޤ*1ޕߔ߹ࠇߐ ޓޓޓ*2ᧄLSIޕࠎߖ߹߈ߢ EXR ࡉ࡯ࠩ࡝*1 CCR CCR*1 PC㧔16㧕 SPψ ࠼࡯ࡕ0 ࠼࡯ࡕ2 CCR PC㧔24㧕 SPψ EXR ࡉ࡯ࠩ࡝*1 CCR PC㧔24㧕 SPψ ࠼࡯ࡕ0࠼࡯ࡕ2 図 5.3 例外処理終了後のスタックの状態

H8S/2427、H8S/2427R、H8S/2425 グループ 5. 例外処理 R01UH0311JJ0300 Rev.3.00 5-11 2012.09.14 5.9 使用上の注意事項 ワードデータまたはロングワードデータをアクセスする場合は、アドレスの最下位ビットは0 とみなされま す。スタック領域に対するアクセスは、常にワードサイズまたはロングワードサイズで行い、スタックポイン タ（SP：ER7）の内容は奇数にしないでください。 すなわち、レジスタの退避は、 PUSH.W Rn（MOV.W Rn, @-SP） PUSH.L ERn（MOV.L ERn, @-SP） また、レジスタの復帰は、 POP.W Rn（MOV.W @SP+, Rn ） POP.L ERn（MOV.L @SP+, ERn ） を使用してください。 SP を奇数に設定すると、 誤動作の原因となります。SP を奇数に設定した場合の動作例を図 5.4 に示します。 SPψ ࠼࡯ࡕ0ޕߔߢ ޤCCR : PC : R1L : SP : ࠲ࠬࠫ࡟R1L CCR SPψ TRAPA๮઎ታⴕ MOV.B R1L,@-ER7 SPߦH'FFFEFFࠍ ψψ ࠬ࡟࠼ࠕ SPߡ߃ ࠆࠇߐࠢ࠶࠲ࠬ SPψ ๮઎ታⴕ CCRࠆࠇࠊ R1L H'FFFEFA H'FFFEFB H'FFFEFC H'FFFEFD H'FFFEFE H'FFFEFF PC PC 図 5.4 SP を奇数に設定したときの動作

H8S/2427、H8S/2427R、H8S/2425 グループ 5. 例外処理 R01UH0311JJ0300 Rev.3.00 5-12 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-1 2012.09.14 6. 割り込みコントローラ 6.1 特長

• 2種類の割り込み制御モード 割り込みコントロールレジスタ（INTCR）の INTM1、INTM0 ビットにより、2 種類の割り込み制御モー ドをサポートしています。
• IPRにより、優先順位を設定可能 インタラプトプライオリティレジスタ（IPR）により、NMI 以外の割り込み要求にはモジュールごとに8 レベルの優先順位を設定できます。NMI は、最優先のレベル8 の割り込み要求として、常に受け付けられ ます。
• 独立したベクタアドレス すべての割り込み要因には独立したベクタアドレスが割り当てられており、割り込み処理ルーチンで要因 を判別する必要がありません。
• 外部割り込み端子 NMI は最優先の割り込みで常に受け付けられます。NMI は立ち上がりエッジまたは立ち下がりエッジを 選択できます。IRQn-A、IRQn-B は立ち下がりエッジ、立ち上がりエッジ、両エッジ、レベルセンスのい ずれかをそれぞれ独立に選択できます。 【注】H8S/2427 グループ、H8S/2427R グループ：n=15～0、H8S/2425 グループ：n=7～0
• DTC、DMACの制御 割り込み要求によりDTC、DMAC を起動することができます。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-2 2012.09.14 割り込みコントローラのブロック図を図 6.1 に示します。 INTCR NMI౉ജ IRQ౉ജ SWDTEND㨪FSIRXI INTM1ޔINTM0 NMIEG NMI౉ജㇱ IRQ౉ജㇱ ISR ISCRITSR IER IPR ࡜࡯ࡠ࠻ࡦࠦߺ ఝవ㗅૏ ภ I I2㨪I0 CCR EXR CPU ISCR IER ISR IPR INTCR ITSR ޣ ⸥ภ⺑᣿ ޤ 図 6.1 割り込みコントローラのブロック図 6.2 入出力端子 割り込みコントローラの端子構成を表 6.1 に示します。 表 6.1 端 子 構 成 名 称 入出力 機 能 NMI 入力 ノンマスカブル外部割り込み端子 立ち上がりエッジまたは立ち下がりエッジを選択可能。 IRQ15-A～IRQ0-A* IRQ15-B～IRQ0-B* 入力 マスク可能な外部割り込み端子 立ち下がりエッジ、立ち上がりエッジ、両エッジ、レベルセンスのいずれかを独立に選択 可能。 【注】 * H8S/2425 グループではIRQ7-A～IRQ0-A、IRQ7-B～IRQ0-B です。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-3 2012.09.14 6.3 レジスタの説明 割り込みコントローラには以下のレジスタがあります。

• 割り込みコントロールレジスタ（INTCR）
• IRQ センスコントロールレジスタH（ISCRH）
• IRQ センスコントロールレジスタL（ISCRL）
• IRQ イネーブルレジスタ（IER）
• IRQ ステータスレジスタ（ISR）
• IRQ 端子セレクトレジスタ（ITSR）
• ソフトウェアスタンバイ解除IRQイネーブルレジスタ（SSIER）
• インタラプトプライオリティレジスタA（IPRA）
• インタラプトプライオリティレジスタB（IPRB）
• インタラプトプライオリティレジスタC（IPRC）
• インタラプトプライオリティレジスタD（IPRD）
• インタラプトプライオリティレジスタE（IPRE）
• インタラプトプライオリティレジスタF（IPRF）
• インタラプトプライオリティレジスタG（IP RG ）
• インタラプトプライオリティレジスタH（IPRH）
• インタラプトプライオリティレジスタI（IPRI）
• インタラプトプライオリティレジスタJ（IPRJ）
• インタラプトプライオリティレジスタK（IPRK）
• インタラプトプライオリティレジスタL（IPRL）
• インタラプトプライオリティレジスタM（IPRM）
• インタラプトプライオリティレジスタN（IPRN）

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-4 2012.09.14 6.3.1 割り込みコントロールレジスタ（INTCR） INTCR は割り込み制御モードの選択、NMI の検出エッジの選択を行います。 ビット ビット名 初期値 R/W 説 明 リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 INTM1 INTM0 R/W R/W 割り込み制御選択モード1、0 割り込みコントローラの割り込み制御モードを選択します。 00：割り込み制御モード0 I ビットで割り込みを制御します。 01：設定禁止 10：割り込み制御モード2 I2～I0 ビットとIPR で割り込みを制御します。 11：設定禁止

3 NMIEG 0 R/W NMI エッジセレクト

NMI 端子の入力エッジ選択を行います。 0：NMI 入力の立ち下がりエッジで割り込み要求を発生 1：NMI 入力の立ち上がりエッジで割り込み要求を発生 2～0 ― 0 ― リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-5 2012.09.14 6.3.2 インタラプトプライオリティレジスタ A～N（IPRA～IPRN） IPR は 16 ビットのリード／ライト可能な14 本のレジスタで、NMI を除く割り込み要因の優先順位（レベル 7～0）を設定します。各割り込み要因とIPR の対応については表 6.2 を参照してください。ビット14～12、ビ ット 10～8、ビット6～4、ビット2～0 の各 3 ビットにH'0 から H'7 の範囲の値を設定することによって、対 応する割り込み要求の優先順位が決まります。 ビット ビット名 初期値 R/W 説 明 15 ― 0 ― リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 IPR14 IPR13 IPR12 R/W R/W R/W 対応する割り込み要因の優先順位を設定します。 000：優先レベル0（最低） 001：優先レベル1 010：優先レベル2 011：優先レベル3 100：優先レベル4 101：優先レベル5 110：優先レベル6 111：優先レベル7（最高） 11 ― 0 ― リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 IPR10 IPR9 IPR8 R/W R/W R/W 対応する割り込み要因の優先順位を設定します。 000：優先レベル0（最低） 001：優先レベル1 010：優先レベル2 011：優先レベル3 100：優先レベル4 101：優先レベル5 110：優先レベル6 111：優先レベル7（最高） 7 ― 0 ― リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-6 2012.09.14 ビット ビット名 初期値 R/W 説 明 IPR6 IPR5 IPR4 R/W R/W R/W 対応する割り込み要因の優先順位を設定します。 000：優先レベル0（最低） 001：優先レベル1 010：優先レベル2 011：優先レベル3 100：優先レベル4 101：優先レベル5 110：優先レベル6 111：優先レベル7（最高） 3 ― 0 ― リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 IPR2 IPR1 IPR0 R/W R/W R/W 対応する割り込み要因の優先順位を設定します。 000：優先レベル0（最低） 001：優先レベル1 010：優先レベル2 011：優先レベル3 100：優先レベル4 101：優先レベル5 110：優先レベル6 111：優先レベル7（最高）

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-7 2012.09.14

6.3.3 IRQ イネーブルレジスタ（IER）

IER は IRQ15～IRQ0 割り込み要求をイネーブルにします。 ビット ビット名 初期値 R/W 説 明

15 IRQ15E 0 R/W IRQ15 イネーブル*

このビットが1 のときIRQ15 割り込み要求がイネーブルになります。

14 IRQ14E 0 R/W IRQ14 イネーブル*

このビットが1 のときIRQ14 割り込み要求がイネーブルになります。

13 IRQ13E 0 R/W IRQ13 イネーブル*

このビットが1 のときIRQ13 割り込み要求がイネーブルになります。

12 IRQ12E 0 R/W IRQ12 イネーブル*

このビットが1 のときIRQ12 割り込み要求がイネーブルになります。

11 IRQ11E 0 R/W IRQ11 イネーブル*

このビットが1 のときIRQ11 割り込み要求がイネーブルになります。

10 IRQ10E 0 R/W IRQ10 イネーブル*

このビットが1 のときIRQ10 割り込み要求がイネーブルになります。

9 IRQ9E 0 R/W IRQ9 イネーブル*

このビットが1 のときIRQ9 割り込み要求がイネーブルになります。

8 IRQ8E 0 R/W IRQ8 イネーブル*

このビットが1 のときIRQ8 割り込み要求がイネーブルになります。

7 IRQ7E 0 R/W IRQ7 イネーブル

このビットが1 のときIRQ7 割り込み要求がイネーブルになります。

6 IRQ6E 0 R/W IRQ6 イネーブル

このビットが1 のときIRQ6 割り込み要求がイネーブルになります。

5 IRQ5E 0 R/W IRQ5 イネーブル

このビットが1 のときIRQ5 割り込み要求がイネーブルになります。

4 IRQ4E 0 R/W IRQ4 イネーブル

このビットが1 のときIRQ4 割り込み要求がイネーブルになります。

3 IRQ3E 0 R/W IRQ3 イネーブル

このビットが1 のときIRQ3 割り込み要求がイネーブルになります。

2 IRQ2E 0 R/W IRQ2 イネーブル

このビットが1 のときIRQ2 割り込み要求がイネーブルになります。

1 IRQ1E 0 R/W IRQ1 イネーブル

このビットが1 のときIRQ1 割り込み要求がイネーブルになります。

0 IRQ0E 0 R/W IRQ0 イネーブル

このビットが1 のときIRQ0 割り込み要求がイネーブルになります。 【注】 * H8S/2425 グループではリザーブビットです。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-8 2012.09.14

6.3.4 IRQ センスコントロールレジスタ H、L（ISCRH、ISCRL）

ISCR は IRQ15～IRQ0 端子から割り込み要求を発生させる要因を選択します。

• ISCRH （H8S/2427 グループ、H8S/2427R グループのみ） ビット ビット名 初期値 R/W 説 明 IRQ15SCB IRQ15SCA R/W R/W IRQ15 センスコントロールB IRQ15 センスコントロールA 00：IRQ15 入力のLow レベルで割り込み要求を発生 01：IRQ15 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ15 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ15 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生 IRQ14SCB IRQ14SCA R/W R/W IRQ14 センスコントロールB IRQ14 センスコントロールA 00：IRQ14 入力のLow レベルで割り込み要求を発生 01：IRQ14 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ14 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ14 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生 IRQ13SCB IRQ13SCA R/W R/W IRQ13 センスコントロールB IRQ13 センスコントロールA 00：IRQ13 入力のLow レベルで割り込み要求を発生 01：IRQ13 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ13 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ13 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生 IRQ12SCB IRQ12SCA R/W R/W IRQ12 センスコントロールB IRQ12 センスコントロールA 00：IRQ12 入力のLow レベルで割り込み要求を発生 01：IRQ12 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ12 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ12 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生 IRQ11SCB IRQ11SCA R/W R/W IRQ11 センスコントロールB IRQ11 センスコントロールA 00：IRQ11 入力のLow レベルで割り込み要求を発生 01：IRQ11 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ11 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ11 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-9 2012.09.14 ビット ビット名 初期値 R/W 説 明 IRQ10SCB IRQ10SCA R/W R/W IRQ10 センスコントロールB IRQ10 センスコントロールA 00：IRQ10 入力のLow レベルで割り込み要求を発生 01：IRQ10 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ10 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ10 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生 IRQ9SCB IRQ9SCA R/W R/W IRQ9 センスコントロールB IRQ9 センスコントロールA 00：IRQ9 入力のLow レベルで割り込み要求を発生 01：IRQ9 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ9 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ9 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生 IRQ8SCB IRQ8SCA R/W R/W IRQ8 センスコントロールB IRQ8 センスコントロールA 00：IRQ8 入力のLow レベルで割り込み要求を発生 01：IRQ8 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ8 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ8 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生

• ISCRL ビット ビット名 初期値 R/W 説 明 IRQ7SCB IRQ7SCA R/W R/W IRQ7 センスコントロールB IRQ7 センスコントロールA 00：IRQ7 入力のLow レベルで割り込み要求を発生 01：IRQ7 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ7 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ7 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生 IRQ6SCB IRQ6SCA R/W R/W IRQ6 センスコントロールB IRQ6 センスコントロールA 00：IRQ6 入力のLow レベルで割り込み要求を発生 01：IRQ6 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ6 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ6 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生 IRQ5SCB IRQ5SCA R/W R/W IRQ5 センスコントロールB IRQ5 センスコントロールA 00：IRQ5 入力のLow レベルで割り込み要求を発生 01：IRQ5 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ5 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ5 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-10 2012.09.14 ビット ビット名 初期値 R/W 説 明 IRQ4SCB IRQ4SCA R/W R/W IRQ4 センスコントロールB IRQ4 センスコントロールA 00：IRQ4 入力のLow レベルで割り込み要求を発生 01：IRQ4 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ4 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ4 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生 IRQ3SCB IRQ3SCA R/W R/W IRQ3 センスコントロールB IRQ3 センスコントロールA 00：IRQ3 入力のLow レベルで割り込み要求を発生 01：IRQ3 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ3 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ3 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生 IRQ2SCB IRQ2SCA R/W R/W IRQ2 センスコントロールB IRQ2 センスコントロールA 00：IRQ2 入力のLow レベルで割り込み要求を発生 01：IRQ2 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ2 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ2 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生 IRQ1SCB IRQ1SCA R/W R/W IRQ1 センスコントロールB IRQ1 センスコントロールA 00：IRQ1 入力のLow レベルで割り込み要求を発生 01：IRQ1 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ1 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ1 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生 IRQ0SCB IRQ0SCA R/W R/W IRQ0 センスコントロールB IRQ0 センスコントロールA 00：IRQ0 入力のLow レベルで割り込み要求を発生 01：IRQ0 入力の立ち下がりエッジで割り込み要求を発生 10：IRQ0 入力の立ち上がりエッジで割り込み要求を発生 11：IRQ0 入力の立ち下がり、立ち上がりの両エッジで割り込み要求を発生

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-11 2012.09.14

6.3.5 IRQ ステータスレジスタ（ISR）

ISR は、IRQ15～IRQ0 割り込み要求フラグレジスタです。 ビット ビット名 初期値 R/W 説 明 IRQ15F* IRQ14F*2 IRQ13F*2 IRQ12F*2 IRQ11F*2 IRQ10F*2 IRQ9F*2 IRQ8F*2 IRQ7F IRQ6F IRQ5F IRQ4F IRQ3F IRQ2F IRQ1F IRQ0F R/(W)* R/(W)*1 R/(W)*1 R/(W)*1 R/(W)*1 R/(W)*1 R/(W)*1 R/(W)*1 R/(W)*1 R/(W)*1 R/(W)*1 R/(W)*1 R/(W)*1 R/(W)*1 R/(W)*1 R/(W)*1 ［セット条件］

• ISCR で選択した割り込み要因が発生したとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき
• Low レベル検出設定の状態かつ IRQn 入力が High レベルの状態で、割り 込み例外処理を実行したとき
• 立ち下がりエッジ、立ち上がりエッジ、両エッジ検出設定時の状態で IRQn 割り込み例外処理を実行したとき
• IRQn 割り込みにより DTC が起動され、DTC のMRB のDISEL ビットが 0 のとき 【注】 *1 フラグをクリアするための0 ライトのみ可能です。 *2 H8S/2425 グループではリザーブビットです。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-12 2012.09.14

6.3.6 IRQ 端子セレクトレジスタ（ITSR）

ITSR は、IRQ15～IRQ0 の入力端子を選択します。

• H8S/2427 グループ、H8S/2427Rグループの場合 ビット ビット名 初期値 R/W 説 明

15 ITS15 0 R/W IRQ15 の入力端子を選択します。

0：PF2/IRQ15-A を選択します。 1：P27/IRQ15-B を選択します。

14 ITS14 0 R/W IRQ14 の入力端子を選択します。

0：PF1/IRQ14-A を選択します。 1：P26/IRQ14-B を選択します。

13 ITS13 0 R/W IRQ13 の入力端子を選択します。

0：P65/IRQ13-A を選択します。 1：P25/IRQ13-B を選択します。

12 ITS12 0 R/W IRQ12 の入力端子を選択します。

0：P64/IRQ12-A を選択します。 1：P24/IRQ12-B を選択します。

11 ITS11 0 R/W IRQ11 の入力端子を選択します。

0：P63/IRQ11-A を選択します。 1：P23/IRQ11-B を選択します。

10 ITS10 0 R/W IRQ10 の入力端子を選択します。

0：P62/IRQ10-A を選択します。 1：P22/IRQ10-B を選択します。

9 ITS9 0 R/W IRQ9 の入力端子を選択します。

0：P61/IRQ9-A を選択します。 1：P21/IRQ9-B を選択します。

8 ITS8 0 R/W IRQ8 の入力端子を選択します。

0：P60/IRQ8-A を選択します。 1：P20/IRQ8-B を選択します。

7 ITS7 0 R/W IRQ7 の入力端子を選択します。

0：PA7/IRQ7-A を選択します。 1：PH3/IRQ7-B を選択します。

6 ITS6 0 R/W IRQ6 の入力端子を選択します。

0：PA6/IRQ6-A を選択します。 1：PH2/IRQ6-B を選択します。

5 ITS5 0 R/W IRQ5 の入力端子を選択します。

0：PA5/IRQ5-A を選択します。 1：P85/IRQ5-B を選択します。

4 ITS4 0 R/W IRQ4 の入力端子を選択します。

0：PA4/IRQ4-A を選択します。 1：P84/IRQ4-B を選択します。

3 ITS3 0 R/W IRQ3 の入力端子を選択します。

0：P53/IRQ3-A を選択します。 1：P83/IRQ3-B を選択します。

2 ITS2 0 R/W IRQ2 の入力端子を選択します。

0：P52/IRQ2-A を選択します。 1：P82/IRQ2-B を選択します。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-13 2012.09.14 ビット ビット名 初期値 R/W 説 明

1 ITS1 0 R/W IRQ1 の入力端子を選択します。

0：P51/IRQ1-A を選択します。 1：P81/IRQ1-B を選択します。

0 ITS0 0 R/W IRQ0 の入力端子を選択します。

0：P50/IRQ0-A を選択します。 1：P80/IRQ0-B を選択します。

• H8S/2425 グループの場合 ビット ビット名 初期値 R/W 説 明 15～8 － すべて0 R/W リザーブビット 初期値を変更しないでください。

0：PA7/IRQ7-A を選択します。 1：P47/IRQ7-B を選択します。 0：PA6/IRQ6-A を選択します。 1：P46/IRQ6-B を選択します。 0：PA5/IRQ5-A を選択します。 1：P45/IRQ5-B を選択します。 0：PA4/IRQ4-A を選択します。 1：P44/IRQ4-B を選択します。 0：P53/IRQ3-A を選択します。 1：P43/IRQ3-B を選択します。 0：P52/IRQ2-A を選択します。 1：P42/IRQ2-B を選択します。 0：P51/IRQ1-A を選択します。 1：P41/IRQ1-B を選択します。 0：P50/IRQ0-A を選択します。 1：P40/IRQ0-B を選択します。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-14 2012.09.14 6.3.7 ソフトウェアスタンバイ解除 IRQ イネーブルレジスタ（SSIER） SSIER はソフトウェアスタンバイ状態から復帰するために使用するIRQ 端子を選択します。 ビット ビット名 初期値 R/W 説 明 SSI15* SSI14* SSI13* SSI12* SSI11* SSI10* SSI9* SSI8* SSI7 SSI6 SSI5 SSI4 SSI3 SSI2 SSI1 SSI0 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W これらのビットは、ソフトウェアスタンバイ状態から復帰するために使用する IRQn 端子を選択します。 0：IRQn 割り込み要求は、ソフトウェアスタンバイ状態ではサンプリングさ 1：ソフトウェアスタンバイ状態でIRQn 割り込み要求があると、発振安定時 間を経てソフトウェアスタンバイ状態から復帰します（n＝2～0 のときの 初期値）。 【注】* H8S/2425 グループではリザーブビットです。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-15 2012.09.14 6.4 割り込み要因 6.4.1 外部割り込み要因 H8S/2427 グループ、H8S/2427R グループの外部割り込みには、NMI、IRQ15～IRQ0 の 17 要因があります。 H8S/2425 グループの外部割り込みには、NMI、IRQ7～IRQ0 の 9 要因があります。このうち、外部割り込みは ソフトウェアスタンバイモードからの復帰に使用できます。 (1) NMI 割り込み ノンマスカブル割り込み要求NMI は最優先の外部割り込み要求で、割り込み制御モードやCPU の割り込み マスクビットの状態にかかわらず常に受け付けられます。NMI 端子の立ち上がりエッジと立ち下がりエッジの いずれで割り込み要求を発生させるか、INTCR の NMIEG ビットで選択できます。 (2) IRQn 割り込み（H8S/2427 グループ、H8S/2427R グループ：n＝0～15、 H8S/2425 グループ：n＝0～7） IRQn 割り込みはIRQn 端子の入力信号により割り込み要求を発生します。IRQn 割り込みには以下の特長が あります。

• IRQn入力のLowレベル、立ち下がりエッジ、立ち上がりエッジおよび両エッジのいずれで割り込み要求を 発生させるか、ISCRで選択できます。
• IRQn割り込み要求はIERにより選択できます。
• IPRにより割り込みプライオリティレベルを設定できます。
• IRQn割り込み要求のステータスは、ISRに表示されます。ISRのフラグはソフトウェアで0にクリアするこ とができます。 IRQn 割り込み要求をIRQn 入力の Low レベルで発生するようにした場合、割り込み要求時には当該IRQ 入 力を割り込み処理開始までLow レベルに保持してください。その後、割り込み処理ルーチン内で、当該IRQ 入力を High レベルに戻し、かつISR の IRQnF ビットを 0 にクリアしてください。割り込み処理開始前に、当 該 IRQ 入力をHigh レベルに戻すと当該割り込みが実行されない場合があります。 IRQn 割り込みの検出は、当該端子の入出力の設定に依存しません。したがって、外部割り込み入力端子と して使用する場合には、対応するDDR を 0 にクリアして、そのほかの機能の入出力端子としては使用しない でください。 IRQn 割り込みのブロック図を図6.2 に示します。 IRQnⷐ᳞ IRQnE IRQnF S R Q ࡞ࡌ࡟ ᬌ಴࿁〝 IRQnSCBޔIRQnSCA IRQn౉ജ ޤH8S/2427ޔࡊ࡯࡞ࠣH8S/2427R㧦n=0㨪15ޔH8S/2425㧦n=0㨪7 図 6.2 IRQ 割り込みのブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-16 2012.09.14 6.4.2 内部割り込み 内蔵周辺モジュールからの内部割り込み要因には以下の特長があります。

• 各内蔵周辺モジュールには、割り込み要求のステータスを表示するフラグとこれらの割り込みイネーブル ビットがあり、独立に制御することができます。イネーブルビットが1のとき割り込み要求が割り込みコ ントローラに送られます。
• IPRによって割り込みプライオリティレベルを設定できます。
• TPU、SCIなどの割り込み要求によりDMAC、DTCを起動することができます。
• 割り込み要求によりDMAC、DTCを起動する場合は、割り込み制御モードや、CPUの割り込みマスクビッ トの影響を受けません。 6.5 割り込み例外処理ベクタテーブル 表 6.2 に割り込み例外処理要因とベクタアドレスおよび割り込み優先順位の一覧を示します。デフォルトの 優先順位はベクタ番号の小さいものほど高くなっています。割り込み制御モード2 に設定されている場合、モ ジュール間の優先順位は、IPR により変更することができます。同一優先順位に設定されたモジュールはデフ ォルトの優先順位に従います。モジュール内の優先順位は固定されています。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-17 2012.09.14 表 6.2 割り込み要因とベクタアドレスおよび割り込み優先順位一覧 割り込み要因発生元 名称 ベクタ ベクタアドレス* 1 IPR 優先 DTC DMAC 番号 アドバンスト モード 順位 起動 起動 外部端子 NMI 7 H'001C － － － IRQ0 16 H'0040 IPRA14～IPRA12 高 ○ － 外部端子 IRQ1 17 H'0044 IPRA10～IPRA8 ○ － IRQ2 18 H'0048 IPRA6～IPRA4 ○ － IRQ3 19 H'004C IPRA2～IPRA0 ○ － IRQ4 20 H'0050 IPRB14～IPRB12 ○ － IRQ5 21 H'0054 IPRB10～IPRB8 ○ － IRQ6 22 H'0058 IPRB6～IPRB4 ○ － IRQ7 23 H'005C IPRB2～IPRB0 ○ － IRQ8 *2 24 H'0060 IPRC14～IPRC12 ○ － IRQ9 *2 25 H'0064 IPRC10～IPRC8 ○ － IRQ10 *2 26 H'0068 IPRC6～IPRC4 ○ － IRQ11 *2 27 H'006C IPRC2 ～IPRC0 ○ － IRQ12 *2 28 H'0070 IPRD14～IPRD12 ○ － IRQ13 *2 29 H'0074 IPRD10～IPRD8 ○ － IRQ14 *2 30 H'0078 IPRD6～IPRD4 ○ － IRQ15 *2 31 H'007C IPRD2 ～IPRD0 ○ － DTC SWDTEND 32 H'0080 IPRE14～IPRE12 － － WDT WOVI 33 H'0084 IPRE10～IPRE8 － － システム予約 34 H'0088 IPRE6 ～IPRE4 － － リフレッシュコントローラ CMI 35 H'008C IPRE2～IPRE0 － － － システム予約 36 H'0090 IPRF14～IPRF12 － －

37 H'0094 － －

A/D_0 ADI0 38 H'0098 IPRF10～IPRF8 ○ ○ システム予約 39 H'009C － － TPU_0 TGI0A 40 H'00A0 IPRF6～IPRF4 ○ ○ TGI0B 41 H'00A4 ○ － TGI0C 42 H'00A8 ○ － TGI0D 43 H'00AC ○ － TCI0V 44 H'00B0 － － システム予約 45 H'00B4 低 － －

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-18 2012.09.14 割り込み要因発生元 名称 ベクタ ベクタアドレス* 1 IPR 優先 DTC DMAC 番号 アドバンスト モード 順位 起動 起動 TPU_0 システム予約 46 H'00B8 IPRF6 ～IPRF4 高 － －

47 H'00BC － －

TPU_1 TGI1A 48 H'00C0 IPRF2～IPRF0 ○ ○ TGI1B 49 H'00C4 ○ － TCI1V 50 H'00C8 － － TCI1U 51 H'00CC － － TPU_2 TGI2A 52 H'00D0 IPRG14～IPRG12 ○ ○ TGI2B 53 H'00D4 ○ － TCI2V 54 H'00D8 － － TCI2U 55 H'00DC － － TPU_3 TGI3A 56 H'00E0 IPRG10～IPRG8 ○ ○ TGI3B 57 H'00E4 ○ － TGI3C 58 H'00E8 ○ － TGI3D 59 H'00EC ○ － TCI3V 60 H'00F0 － － システム予約 61 H'00F4 － －

62 H'00F8 － －

63 H'00FC － －

TPU_4 TGI4A 64 H'0100 IPRG6～IPRG4 ○ ○ TGI4B 65 H'0104 ○ － TCI4V 66 H'0108 － － TCI4U 67 H'010C － － TPU_5 TGI5A 68 H'0110 IPRG2～IPRG0 ○ ○ TGI5B 69 H'0114 ○ － TCI5V 70 H'0118 － － TCI5U 71 H'011C － － TMR_0 CMIA0 72 H'0120 IPRH14～IPRH12 ○ － CMIB0 73 H'0124 ○ － OVI0 74 H'0128 － － システム予約 75 H'012C － － TMR_1 CMIA1 76 H'0130 IPRH10～IPRH8 ○ － CMIB1 77 H'0134 ○ － OVI1 78 H'0138 － － システム予約 79 H'013C 低 － －

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-19 2012.09.14 割り込み要因発生元 名称 ベクタ ベクタアドレス*1 IPR 優先 DTC DMAC 番号 アドバンスト モード 順位 起動 起動 DMAC DMTEND0/DMTEND4 *3 80 H'0140 IPRH6～IPRH4 高 ○ － DMTEND1/DMEEND4 *3 81 H'0144 ○ － DMTEND2/DMTEND4/ DMTEND5*3

82 H'0148 ○ －

DMEEND5*3

83 H'014C ○ －

EXDMAC*2 システム予約 84 H'0150 IPRH2～IPRH0 － －

85 H'0154 IPRI14～IPRI12 － －

EXDMTEND2 86 H'0158 IPRI10～IPRI8 － － EXDMTEND3 87 H'015C IPRI6～IPRI4 － － SCI_0 ERI0 88 H'0160 IPRI2～IPRI0 － － RXI0 89 H'0164 ○ ○ TXI0 90 H'0168 ○ ○ TEI0 91 H'016C － － SCI_1 ERI1 92 H'0170 IPRJ14～IPRJ12 － － RXI1 93 H'0174 ○ ○ TXI1 94 H'0178 ○ ○ TEI1 95 H'017C － － SCI_2 ERI2 96 H'0180 IPRJ10～IPRJ8 － － RXI2 97 H'0184 ○ － TXI2 98 H'0188 ○ － TEI2 99 H'018C － － SCI_３ ERI3 100 H'0190 IPRJ6 ～IPRJ4 － － RXI3 101 H'0194 ○ － TXI3 102 H'0198 ○ － TEI3 103 H'019C － － SCI_4 ERI4 104 H'01A0 IPRJ2 ～IPRJ0 － － RXI4 105 H'01A4 ○ － TXI4 106 H'01A8 ○ － TEI4 107 H'01AC － － DMAC DMTEND2 *3 108 H'01B0 IPRK14～IPRK12 － － DMTEND3 *3 109 H'01B4 － － DMTEND5 *3 110 H'01B8 － － DMEEND5 *3 111 H'01BC 低 － －

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-20 2012.09.14 割り込み要因発生元 名称 ベクタ ベクタアドレス* 1 IPR 優先 DTC DMAC 番号 アドバンスト モード 順位 起動 起動 A/D_1 ADI1 112 H'01C0 IPRK10～IPRK8 高 ○ － システム予約 113 H'01C4 － －

114 H'01C8 － －

115 H'01CC － －

IIC2_0 IICI0 116 H'01D0 IPRK6～IPRK4 － － システム予約 117 H'01D4 － － IIC2_1 IICI1 118 H'01D8 － － システム予約 119 H'01DC － － TPU_6 TGI6A 120 H'01E0 IPRK2～IPRK0 ○ － TGI6B 121 H'01E4 ○ － TGI6C 122 H'01E8 ○ － TGI6D 123 H'01EC ○ － TCI6V 124 H'01F0 － － TPU_7 TGI7A 125 H'01F4 IPRL14～IPRL12 ○ － TGI7B 126 H'01F8 ○ － TCI7V 127 H'01FC － － TCI7U 128 H'0200 － － TPU_8 TGI8A 129 H'0204 IPRL10～IPRL8 ○ － TGI8B 130 H'0208 ○ － TCI8V 131 H'020C － － TCI8U 132 H'0210 － － TPU_9 TGI9A 133 H'0214 IPRL6～IPRL4 ○ － TGI9B 134 H'0218 ○ － TGI9C 135 H'021C ○ － TGI9D 136 H'0220 ○ － TCI9V 137 H'0224 － － TPU_10 TGI10A 138 H'0228 IPRL2 ～IPRL0 ○ － TGI10B 139 H'022C ○ － TCI10V 140 H'0230 － － TCI10U 141 H'0234 － － TPU_11 TGI11A 142 H'0238 IPRM14～IPRM12 ○ － TGI11B 143 H'023C ○ － TCI11V 144 H'0240 － － TCI11U 145 H'0244 低 － －

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-21 2012.09.14 割り込み要因発生元 名称 ベクタ ベクタアドレス* 1 IPR 優先 DTC DMAC 番号 アドバンスト モード 順位 起動 起動 － システム予約 146 H'0248 IPRM10 ～IPRM8 高 － －

147 H'024C － －

148 H'0250 － －

149 H'0254 － －

150 H'0258 IPRM6～IPRM4 － －

151 H'025C － －

152 H'0260 － －

IIC2_2 IICI2 153 H'0264 IPRM2～IPRM0 － － IIC2_3 IICI3 154 H'0268 － － SSU SSERI 155 H'026C IPRN14～IPRN12 － － SSRXI 156 H'0270 － － SSTXI 157 H'0274 － － － システム予約 158 H'0278 IPRN10 ～IPRN8 － －

159 H'027C － －

160 H'0280 － －

161 H'0284 － －

162 H'0288 － －

163 H'028C － －

164 H'0290 － －

165 H'0294 － －

FSI FSITEI 166 H'0298 IPRN6～IPRN4 － － FSIRXI 167 H'029C － － システム予約 168 H'02A0 － － システム予約 169 H'02A4 － － － システム予約 170 H'02A8 IPRN2~IPRN0 － －

171 H'02AC － －

172 H'02B0 － －

173 H'02B4 － －

174 H'02B8 － －

175 H'02BC － －

176 H'02C0 － －

177 H'02C4 低 － －

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-22 2012.09.14 割り込み要因発生元 名称 ベクタ ベクタアドレス* 1 IPR 優先 DTC DMAC 番号 アドバンスト モード 順位 起動 起動 － システム予約 178 H'02C8 － 高 － －

179 H'02CC － －

180 H'02D0 － －

181 H'02D4 － －

182 H'02D8 － －

183 H'02DC － － －

184 H'02E0 － －

185 H'02E4 － －

186 H'02E8 － －

187 H'02EC 低 － －

【注】 *1 先頭アドレスの下位16 ビットを示しています。 *2 H8S/2425 グループではサポートしていません。 *3 詳細設定は「第8 章 DMA コントローラ（DMAC）」を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-23 2012.09.14 6.6 割り込み制御モードと割り込み動作 割り込みコントローラには割り込み制御モード0 と割り込み制御モード2 の 2 種類のモードがあり、割り込 み制御モードによって動作が異なります。割り込み制御モードの選択はINTCR で行います。表 6.3 に割り込 み制御モード0 と割り込み制御モード2 の相違点を示します。 表 6.3 割り込み制御モード 割り込み制御 割り込み優先 割り込み 説 明 モード 順位 マスクビット 0 デフォルト I 各割り込み要因の優先順位はデフォルトで固定されています。 NMI を除く割り込み要因はI ビットによりマスクされます。

2 IPR I 2～I 0 IPR によりNMI を除く各割り込み要因に8 レベルの優先順位を設定できます。

I2～I0 ビットにより、8 レベルの割り込みマスク制御を行います。 6.6.1 割り込み制御モード 0 割り込み制御モード0 ではNMI を除く割り込み要求はCPU のCCR の I ビットによってマスクされます。 割 り込み受け付け動作のフローチャートを図 6.3 に示します。 1. 割り込みイネーブルビットが1にセットされている割り込み要因が発生すると、割り込み要求が割り込み コントローラに送られます。 2. CPUのIビットが1にセットされているときは、割り込みコントローラはNMI以外の割り込み要求を保留し ます。Iビットがクリアされているときは割り込み要求を受け付けます。 3. 複数の割り込み要求があるときは割り込みコントローラは優先順位に従って最も優先度の高い割り込み 要求を選択してCPUに対して割り込み処理を要求し、その他は保留します。 4. CPUは割り込み要求を受け付けると、 実行中の命令の処理が終了した後、 割り込み例外処理を開始します。 5. 割り込み例外処理によって、PCとCCRがスタック領域に退避されます。PCにはリターン後に実行する最 初の命令のアドレスが退避されます。 6. CCRのIビットを1にセットします。これにより、NMIを除く割り込みがマスクされます。 7. CPUは受け付けた割り込み要求に対応するベクタアドレスを生成し、ベクタテーブルから割り込みルーチ ン開始アドレスを読み取って割り込み処理を開始します。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-24 2012.09.14 ታⴕ⁁ᘒ NMI IRQ0 IRQ1 SSTXI I㧩0 PCޔCCRㅌㆱ Iφ1 ಽጘ Yes No Yes Yes Yes No No No Yes Yes No 図 6.3 割り込み制御モード 0 の割り込み受け付けまでのフロー

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-25 2012.09.14 6.6.2 割り込み制御モード 2 割り込み制御モード２ではNMI を除く割り込み要求はCPU のEXR の割り込みマスクレベル（I2～I0 ビッ ト）とIPR との比較によって8 レベルのマスク制御を行います。割り込み受け付け動作のフローチャートを図 6.4 に示します。 1. 割り込みイネーブルビットが1にセットされている割り込み要因が発生すると、割り込み要求が割り込み コントローラに送られます。 2. 複数の割り込み要求があるときは割り込みコントローラはIPRに設定された割り込みプライオリティレベ ルに従って最も優先度の高い割り込みを選択し、それより低位の割り込み要求は保留します。プライオリ ティレベルが同一の場合は表6.2に示すデフォルトの優先順位に従って割り込み要求を選択します。 3. その後、選択した割り込み要求の優先順位とEXRの割り込みマスクレベルとを比較します。設定されてい たマスクレベル以下であれば保留し、割り込みマスクレベルより優先順位が高ければCPUに対して割り込 み処理を要求します。 4. CPUは割り込み要求を受け付けると、 実行中の命令の処理が終了した後、 割り込み例外処理を開始します。 5. 割り込み例外処理によって、PC、CCRおよびEXRがスタック領域に退避されます。PCにはリターン後に 実行する最初の命令のアドレスが退避されます。 6. EXRのTビットが0にクリアされます。 割り込みマスクレベルは受け付けた割り込みのプライオリティレベ ルに書き換えられます。受け付けた割り込みがNMIのときは割り込みマスクレベルはH'7に設定されま 7. CPUは受け付けた割り込み要求に対応するベクタアドレスを生成し、ベクタテーブルから割り込みルーチ ン開始アドレスを読み取って割り込み処理を開始します。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-26 2012.09.14 Yes ታⴕ⁁ᘒ NMI ࡞ࡌ࡟6ߺ ࡞ࡌ࡟ࠢࠬࡑ 5એਅ ࡞ࡌ࡟7ߺ ࡞ࡌ࡟ࠢࠬࡑ 6એਅ PCޔCCRޔEXRㅌㆱ Tࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ ᦝᣂ ಽጘ ࡞ࡌ࡟1ߺ ࡞ࡌ࡟ࠢࠬࡑ Yes Yes No Yes Yes Yes No Yes Yes No No No No No No 図 6.4 割り込み制御モード 2 の割り込み受け付けまでのフロー

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-27 2012.09.14 6.6.3 割り込み例外処理シーケンス 図 6.5 に、割り込み例外処理シーケンスを示します。アドバンストモードで割り込み制御モード0、プログ ラム領域およびスタック領域が内蔵メモリの場合の例です。 ࡦ࠴࡯࡞ ౝㇱേ૞ ߌ ߜߺ ⷐ᳞ାภ ࠬࡃࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ Ǿ (3) (1) (2) (4) (3) (5) (7) ޕࠎߖ߹ࠇߐ ㅌㆱPC㧕 㧕 㧕 SP-2 SP-4 ㅌㆱPCㅌㆱCCR ౝኈ㧕 㧔(13)㧩(10) (12)㧕 వ㗡๮઎ (6) (8) (9) (11) (10) (12) (13) (14) (8) 図 6.5 割り込み例外処理

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-28 2012.09.14 6.6.4 割り込み応答時間 割り込み要求が発生してから、割り込み例外処理ルーチンの先頭命令が実行されるまでの割り込み応答時間 を表 6.4 に示します。表 6.4 の実行状態の記号については表6.5 を参照してください。本LSI は内蔵メモリに 対して高速ワードアクセスが可能なため、プログラム領域を内蔵ROM、スタック領域を内蔵RAM に設ける ことで処理速度の向上が図れます。 表 6.4 割り込み応答時間 No. 実行状態 ノーマルモード*5 アドバンストモード 割り込み制御 モード0 割り込み制御 モード2 割り込み制御 モード0 割り込み制御 モード2 1 割り込み優先順位判定*1 3 2 実行中の命令が終了するまでの 待ちステート数*2 1～19＋2・SI

3 PC 、CCR およびEXR の

スタック 2・SK 3 ・SK 2 ・SK 3 ・SK 4 ベクタフェッチ S I 2 ・SI 5 命令フェッチ*3 2 ・SI 6 内部処理*4 2 合計（内蔵メモリ使用時） 11～31 12～32 12～32 13～33 【注】 *1 内部割り込みの場合2 ステートとなります。 *2 MULXS 、DIVXS 命令について示しています。 *3 割り込み受け付け後のプリフェッチおよび割り込み処理ルーチンのプリフェッチです。 *4 割り込み受け付け後の内部処理およびベクタフェッチ後の内部処理です。 *5 本LSI では使用できません。 表 6.5 割り込み例外処理の実行状態のステート数 記 号 アクセス対象 内部メモリ 外部デバイス 8 ビットバス 16 ビットバス 2 ステート アクセス 3 ステート アクセス 2 ステート アクセス 3 ステート アクセス 命令フェッチ S I 1 4 6＋2m 2 3＋m 分岐アドレスリードSJ スタック操作 S K 【記号説明】 m：外部デバイスアクセス時のウェイトステート数

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-29 2012.09.14 6.6.5 割り込みによる DTC、DMAC の起動 割り込み要求により、DTC、DMAC を起動することができます。この場合、以下の選択を行うことができま 1. CPUに対する割り込み要求 2. DTCに対する起動要求 3. DMACに対する起動要求 4. 1.～3.の複数の選択 なお、DTC、DMAC を起動できる割り込み要求については、表 6.2 および「第10 章 データトランスファ コントローラ（DTC）」および「第8 章 DMA コントローラ（DMAC）」を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-30 2012.09.14 6.7 使用上の注意事項 6.7.1 割り込みの発生とディスエーブルとの競合 割り込みイネーブルビットをクリアして割り込み要求をマスクする場合、割り込みのマスクはその命令実行 終了後に有効になります。BCLR 命令、MOV 命令などで割り込みイネーブルビットをクリアする場合、命令 実行中にその割り込みが発生すると、命令実行終了時点では当該割り込みはイネーブル状態にあるため、命令 実行終了後にその割り込み例外処理を開始します。ただし、その割り込みより優先順位の高い割り込み要求が ある場合には優先順位の高い割り込み例外処理を実行し、その割り込みは無視されます。割り込み要因フラグ を 0 にクリアする場合も同様です。TPU の TIER_0 のTCIEV を 0 にクリアする場合の例を図6.6 に示します。 なお、割り込みをマスクした状態でイネーブルビットまたは割り込み要因フラグを0 にクリアすれば、上記の 競合は発生しません。 ࠬࡃࠬ࡟࠼ࠕ Ǿ TCIEV TCFV TCIV CPUࠆࠃߦTIER_0 TIER_0ࠬ࡟࠼ࠕ 図 6.6 割り込みの発生とディスエーブルの競合

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-31 2012.09.14 6.7.2 割り込みを禁止している命令 実行直後に割り込み要求を受け付けない命令として、LDC、ANDC、ORC、XORC 命令があります。これら の命令実行終了後はNMI 割り込みを含めて割り込みが禁止され、必ず次の命令を実行します。これらの命令 により I ビットを設定した場合、命令実行終了の2 ステート後に新しい値が有効になります。 6.7.3 割り込み禁止期間 割り込みコントローラには割り込み要求の受け付けを禁止している期間があります。CPU が LDC、ANDC、 ORC、XORC 命令によってマスクレベルを更新した後の3 ステート期間は、割り込みコントローラは割り込み 要求を受け付けません。

6.7.4 EEPMOV 命令実行中の割り込み

EEPMOV.B 命令と EEPMOV.W 命令では、割り込み動作が異なります。 EEPMOV.B 命令のときは、転送中にNMI を含めた割り込み要求があっても転送終了まで割り込みを受け付 けません。 EEPMOV.W 命令のときは、転送中に割り込み要求があった場合、転送サイクルの切れ目で割り込み例外処 理が開始されます。 このときスタックされるPC の値は次の命令のアドレスとなります。 このため、EEPMOV.W 命令実行中に割り込みが発生する場合には、以下のプログラムとしてください。 L1: EEPMOV.W MOV.W R4,R4 BNE L1

6.7.5 IRQ 端子セレクトレジスタ（ITSR）設定の変更

ITSR の設定を変更する場合、変更前に選択されていた端子のレベルと変更後に選択された端子のレベルが 異なると、内部にエッジが発生し、ISR の IRQnF*が意図しないタイミングで1 にセットされることがありま す。このときIRQn*割り込み要求がイネーブルにされると、そのまま割り込み例外処理を実行します。意図し ない割り込みを防ぐには、ITSR の設定変更をIRQn*割り込み要求を禁止の状態で行い、その後、IRQnF*をク リアしてください。 【注】 * H8S/2427 グループ、H8S/2427R グループ：n＝0～15 H8S/2425 グループ ：n＝0～7

6.7.6 IRQ ステータスレジスタ（ISR）について

リセット後の端子状態によりIRQnF*＝1 となっていることがあるので、 リセット後に必ずISR をリードし、 0 をライトしてください。 【注】 * H8S/2427 グループ、H8S/2427R グループ：n＝0～15 H8S/2425 グループ ：n＝0～7

H8S/2427、H8S/2427R、H8S/2425 グループ 6. 割り込みコントローラ R01UH0311JJ0300 Rev.3.00 6-32 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-1 2012.09.14 7. バスコントローラ（BSC） 本 LSI はバスコントローラ（BSC）を内蔵しており、外部空間を8 つのエリアに分割して管理します。バス コントローラはバス権調停機能を持っており、 バスマスタであるCPU、DMA コントローラ （DMAC） 、EXDMA コントローラ（EXDMAC）*、およびデータトランスファコントローラ（DTC）の動作を制御します。 バスコントローラのブロック図を図 7.1 に示します。 【注】 * H8S/2425 グループではサポートしていません。 7.1 特長

• 外部空間をエリア単位で管理 外部空間を2M バイト単位の8 エリアに分割して管理 エリアごとにバス仕様を設定可能 バーストROM、DRAM*1、シンクロナスDRAM*2、アドレス／データマルチプレクスI/O インタフェース を設定可能
• 基本バスインタフェース エリア 0～7 に対してチップセレクト（CS0～CS7）を出力可能 エリアごとに8 ビットアクセス空間／16 ビットアクセス空間を選択可能 エリアごとに2 ステートアクセス空間／3 ステートアクセス空間を選択可能 エリアごとにプログラムウェイトステートを挿入可能 エリアごとにCS アサート期間拡張ステートを挿入可能 WAIT 端子による端子ウェイトを挿入可能 リードストローブ信号（RD）のネゲートタイミングを変更可能
• バーストROMインタフェース エリア 0、エリア1 に対してバーストROM インタフェースを独立して設定可能
• アドレス／データマルチプレクスI/Oインタフェース エリア 6、エリア7 に対してアドレス／データマルチプレクスI/O インタフェースを設定可能
• DRAMインタフェース*1 エリア 2～5 に対してDRAM インタフェースを設定可能
• シンクロナスDRAMインタフェース*2 エリア 2～5 を連続シンクロナスDRAM 空間に設定可能

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-2 2012.09.14

• アイドルサイクル挿入 異なるエリア間の外部リードサイクルが連続する場合は、アイドルサイクルを挿入可能 リードサイクル後にライトサイクルが連続する場合は、アイドルサイクルを挿入可能 ライトサイクル後にリードサイクルが連続する場合は、アイドルサイクルを挿入可能
• ライトデータバッファ機能 外部ライトサイクルと内部アクセスを並列に実行可能 DMAC のシングルアドレス転送と内部アクセスを並列に実行可能
• バス権調停機能（バスアービトレーション） バスアービタを内蔵し、CPU、DMAC、DTC およびEXDMAC* 3 のバス権などを調停 【注】 *1 5V 版ではサポートしていません。 *2 H8S/2427 グループ、H8S/2425 グループではサポートしていません。 *3 H8S/2425 グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-3 2012.09.14 ࠬࡃࠬ࡟࠼ࠕ CS7㨪CS0 WAIT BREQ BACK BREQO ೙ᓮାภ ೙ᓮାภ ࠬࡃ࠲࡯࠺ ࠲ࠬࠫ࡟ ࠬ࡟࠼ࠕ ࠲ࠢ࡟࠮ ࠲ࡆ࡯ࠕ ೙ᓮㇱ ࠲ࡆ࡯ࠕ ೙ᓮㇱ ᮭⷐ᳞ାภ EXDMACᮭⷐ᳞ାภ*1 EXDMACାภ*1 CPUᮭⷐ᳞ାภ DTCᮭⷐ᳞ାภ DMACᮭⷐ᳞ାภ CPUାภ DTCାภ DMACାภ ABWCR ASTCR WTCRAHޔWTCRALޔ WTCRBHޔWTCRBL RDNCR CSACRHޔCSACRL BROMCRH BROMCRL BCR MPXCR DRAMCR DRACCRHޔDRACCRL REFCR RTCNT RTCOR ޤ ABWCR ASTCR WTCRAH WTCRAL WTCRBH WTCRBL RDNCR MPXCR DRAMCR DRACCRH DRACCRL REFCR RTCNT RTCOR CSACRH CSACRL BROMCRH BROMCRL BCR 図 7.1 バスコントローラのブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-4 2012.09.14 7.2 入出力端子 表 7.1 にバスコントローラの端子構成を示します。 表 7.1 端 子 構 成 名称 記号 入出力 機能 アドレスストローブ AS 出力 通常空間をアクセスし、 アドレスバス上のアドレス出力が有効 であることを示すストローブ信号 アドレスホールド AH 出力 アドレス／データマルチプレクスI/O空間設定時にアドレスの 取り込みタイミングを示す信号 リード RD 出力 通常空間をリードしていることを示すストローブ信号 ハイライト/ライトイネーブル HWR/WE*1 出力 通常空間をライトし、データバスの上位側（D15～D8）が有 効であることを示すストローブ信号／DRAM 空間のライトイ ネーブル信号 ローライト LWR 出力 通常空間をライトし、データバスの下位側（D7～D0）が有効 であることを示すストローブ信号 チップセレクト0 CS0 出力 エリア0 が選択されていることを示すストローブ信号 チップセレクト1 CS1 出力 エリア1 が選択されていることを示すストローブ信号 チップセレクト2/ ロウアドレスストローブ2/ ロウアドレスストローブ*1 CS2/ RAS2*1/ RAS*2 出力 エリア2 が選択されていることを示すストローブ信号／エリ ア2 がDRAM 空間、またはエリア2～5 を連続DRAM 空間に 設定したときのDRAM のロウアドレスストローブ信号／シン クロナスDRAM インタフェースのときのシンクロナスDRAM のロウアドレスストローブ信号 チップセレクト3/ ロウアドレスストローブ3/ カラムアドレスストローブ*1 CS3/ RAS3*1/ CAS*2 出力 エリア3 が選択されていることを示すストローブ信号／エリ ア3 がDRAM 空間のときのDRAM のロウアドレスストローブ 信号／シンクロナスDRAM インタフェースのときのシンクロ ナスDRAM のカラムアドレスストローブ信号 チップセレクト4/ ロウアドレスストローブ4/ ライトイネーブル*1 CS4/ RAS4*1/ WE*2 出力 エリア4 が選択されていることを示すストローブ信号／エリ ア4 がDRAM 空間のときのDRAM のロウアドレスストローブ 信号／シンクロナスDRAM インタフェースのときのシンクロ ナスDRAM のライトイネーブル信号 チップセレクト5/ ロウアドレスストローブ5/ SDRAMφ*1 CS5/ RAS5*1/ SDRAMφ*2 出力 エリア5 が選択されていることを示すストローブ信号／エリ ア5 がDRAM 空間のときのDRAM のロウアドレスストローブ 信号／シンクロナスDRAM インタフェースのときのシンクロ ナスDRAM の専用クロック チップセレクト6 CS6 出力 エリア6 が選択されていることを示すストローブ信号 チップセレクト7 CS7 出力 エリア7 が選択されていることを示すストローブ信号 アッパーカラムアドレスストローブ/ アッパーデータマスクイネーブル*1 UCAS*1/ DQMU*2 出力 16 ビットDRAM インタフェース空間のアッパーカラムアドレ スストローブ信号または8 ビットDRAM 空間のカラムアドレ スストローブ信号／16 ビットシンクロナスDRAM インタフェ ース空間のアッパーデータマスク信号または8 ビットシンク ロナスDRAM 空間のデータマスク信号

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-5 2012.09.14 名称 記号 入出力 機能 ローアーカラムアドレスストローブ/ ローアーデータマスクイネーブル LCAS*1/ DQML*2 出力 16 ビットDRAM 空間のローアーカラムアドレスストローブ 信号／16 ビットシンクロナスDRAM 空間のローアーデータマ スク信号 アウトプットイネーブル/ クロックイネーブル OE* 1/CKE*2 出力 DRAM 空間のアウトプットイネーブル信号／シンクロナス DRAM 空間のクロックイネーブル信号 ウェイト WAIT 入力 外部空間をアクセスするときのウェイト要求信号 バス権要求 BREQ 入力 バス権を外部バスマスタに解放することを要求するリクエス ト信号 バス権要求アクノリッジ BACK 出力 バス権を外部バスマスタに解放したことを示すアクノリッジ 信号 バス権要求出力 BREQO 出力 外部バス権解放状態で、 内部バスマスタが外部アドレス空間を アクセスするときの外部バス権要求信号 データ転送アクノリッジ3（DMAC） DACK3 出力 DMAC チャネル3 がシングルアドレス転送時のデータ転送ア クノリッジ信号 データ転送アクノリッジ1（DMAC） DACK1 出力 DMAC チャネル1 がシングルアドレス転送時のデータ転送ア クノリッジ信号 データ転送アクノリッジ0（DMAC） DACK0 出力 DMAC チャネル0 がシングルアドレス転送時のデータ転送ア クノリッジ信号 データ転送アクノリッジ3*3 （EXDMAC） EDACK3*3 出力 EXDMAC チャネル3 がシングルアドレス転送時のデータ転送 アクノリッジ信号 データ転送アクノリッジ2*3 （EXDMAC） EDACK2*3 出力 EXDMAC チャネル2 がシングルアドレス転送時のデータ転送 アクノリッジ信号 【注】 *1 5V 版ではサポートしていません。 *2 H8S/2427 グループ、H8S/2425 グループではサポートしていません。 *3 H8S/2425 グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-6 2012.09.14 7.3 レジスタの説明 バスコントローラには以下のレジスタがあります。

• バス幅コントロールレジスタ（ABWCR）
• アクセスステートコントロールレジスタ（ASTCR）
• ウェイトコントロールレジスタAH（WTCRAH）
• ウェイトコントロールレジスタAL（WTCRAL）
• ウェイトコントロールレジスタBH（WTCRBH）
• ウェイトコントロールレジスタBL（WTCRBL）
• リードストローブタイミングコントロールレジスタ（RDNCR）
• CSアサート期間コントロールレジスタH（CSACRH）
• CSアサート期間コントロールレジスタL（CSACRL）
• エリア0バーストROMインタフェースコントロールレジスタH（BROMCRH）
• エリア1バーストROMインタフェースコントロールレジスタL（BROMCRL）
• バスコントロールレジスタ（BCR）
• アドレス ／データマルチプレクスI/O コントロールレジスタ（MPXCR）
• DRAM コントロールレジスタ（DRAMCR）
• DRAM アクセスコントロールレジスタ（DRACCR）
• リフレッシュコントロールレジスタ（REFCR）
• リフレッシュタイマカウンタ（RTCNT）
• リフレッシュタイムコンスタントレジスタ（RTCOR）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-7 2012.09.14 7.3.1 バス幅コントロールレジスタ（ABWCR） ABWCR は、外部アドレス空間の各エリアを8 ビットアクセス空間、または16 ビットアクセス空間のいず れかに設定します。 ビット ビット名 初期値* R/W 説 明 ABW7 ABW6 ABW5 ABW4 ABW3 ABW2 ABW1 ABW0 R/W R/W R/W R/W R/W R/W R/W R/W エリア7～0 バス幅コントロール 対応するエリアを8 ビットアクセス空間とするか、16 ビットアクセス空間とす るかを選択します。 0：エリアn を16 ビットアクセス空間に設定 1：エリアn を8 ビットアクセス空間に設定 （n＝7～0） 7.3.2 アクセスステートコントロールレジスタ（ASTCR） ASTCR は、外部アドレス空間の各エリアを2 ステートアクセス空間、または3 ステートアクセス空間のい ずれかに設定します。 ビット ビット名 初期値 R/W 説 明 AST7 AST6 AST5 AST4 AST3 AST2 AST1 AST0 R/W R/W R/W R/W R/W R/W R/W R/W エリア7～0 アクセスステートコントロール 対応するエリアを2 ステートアクセス空間にするか、3 ステートアクセス空間 とするかを選択します。同時に、ウェイトステートの挿入を許可または禁止し ます。 0：エリアn を2 ステートアクセス空間に設定 エリアn のアクセスにウェイトステートの挿入を禁止 1：エリアn を3 ステートアクセス空間に設定 エリアn のアクセスにウェイトステートの挿入を許可 （n＝7～0）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-8 2012.09.14 7.3.3 ウェイトコントロールレジスタ AH、AL、BH、BL （WTCRAH、WTCRAL、WTCRBH、WTCRBL） WTCRA、WTCRB は、外部アドレス空間の各エリアのプログラムウェイトステート数を選択します。また、 シンクロナスDRAM*接続時は、CAS レイテンシの設定を行います。 【注】 * H8S/2427 グループ、H8S/2425 グループではサポートしていません。

• WTCRAH ビット ビット名 初期値 R/W 説 明 15 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 W72 W71 W70 R/W R/W R/W エリア7 ウェイトコントロール2～0 ASTCR のAST7＝1 のとき、エリア7 をアクセスするときのプログラムウェイト ステート数を選択します。 000：プログラムウェイトを挿入しない 001：プログラムウェイトを1 ステート挿入 010：プログラムウェイトを2 ステート挿入 011：プログラムウェイトを3 ステート挿入 100：プログラムウェイトを4 ステート挿入 101：プログラムウェイトを5 ステート挿入 110：プログラムウェイトを6 ステート挿入 111：プログラムウェイトを7 ステート挿入 11 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 W62 W61 W60 R/W R/W R/W エリア6 ウェイトコントロール2～0 ASTCR のAST6＝1 のとき、エリア6 をアクセスするときのプログラムウェイト ステート数を選択します。 000：プログラムウェイトを挿入しない 001：プログラムウェイトを1 ステート挿入 010：プログラムウェイトを2 ステート挿入 011：プログラムウェイトを3 ステート挿入 100：プログラムウェイトを4 ステート挿入 101：プログラムウェイトを5 ステート挿入 110：プログラムウェイトを6 ステート挿入 111：プログラムウェイトを7 ステート挿入

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-9 2012.09.14

• WTCRAL ビット ビット名 初期値 R/W 説 明 7 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 W52 W51 W50 R/W R/W R/W エリア5 ウェイトコントロール2～0 ASTCR のAST5＝1 のとき、エリア5 をアクセスするときのプログラムウェイト ステート数を選択します。 000：プログラムウェイトを挿入しない 001：プログラムウェイトを1 ステート挿入 010：プログラムウェイトを2 ステート挿入 011：プログラムウェイトを3 ステート挿入 100：プログラムウェイトを4 ステート挿入 101：プログラムウェイトを5 ステート挿入 110：プログラムウェイトを6 ステート挿入 111：プログラムウェイトを7 ステート挿入 3 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 W42 W41 W40 R/W R/W R/W エリア4 ウェイトコントロール2～0 ASTCR のAST4＝1 のとき、エリア4 をアクセスするときのプログラムウェイト ステート数を選択します。 000：プログラムウェイトを挿入しない 001：プログラムウェイトを1 ステート挿入 010：プログラムウェイトを2 ステート挿入 011：プログラムウェイトを3 ステート挿入 100：プログラムウェイトを4 ステート挿入 101：プログラムウェイトを5 ステート挿入 110：プログラムウェイトを6 ステート挿入 111：プログラムウェイトを7 ステート挿入

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-10 2012.09.14

• WTCRBH ビット ビット名 初期値 R/W 説 明 15 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 W32 W31 W30 R/W R/W R/W エリア3 ウェイトコントロール2～0 ASTCR のAST3＝1 のとき、エリア3 をアクセスするときのプログラムウェイト ステート数を選択します。 000：プログラムウェイトを挿入しない 001：プログラムウェイトを1 ステート挿入 010：プログラムウェイトを2 ステート挿入 011：プログラムウェイトを3 ステート挿入 100：プログラムウェイトを4 ステート挿入 101：プログラムウェイトを5 ステート挿入 110：プログラムウェイトを6 ステート挿入 111：プログラムウェイトを7 ステート挿入 11 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 W22 W21 W20 R/W R/W R/W エリア2 ウェイトコントロール2～0 ASTCR のAST2＝1 のとき、エリア2 をアクセスするときのプログラムウェイト ステート数を選択します。また、シンクロナスDRAM*接続時はCAS レイテンシ の設定を行います。エリア2 の設定がエリア2～5 に反映されます。ASTCR のウ ェイトステートの挿入/禁止の設定によらず、CAS レイテンシの設定が可能です。 000：プログラムウェイトを挿入しない 001：プログラムウェイトを1 ステート挿入 010：プログラムウェイトを2 ステート挿入 011：プログラムウェイトを3 ステート挿入 100：プログラムウェイトを4 ステート挿入 101：プログラムウェイトを5 ステート挿入 110：プログラムウェイトを6 ステート挿入 111：プログラムウェイトを7 ステート挿入 000：エリア2～5 はCAS レイテンシ1 のシンクロナスDRAM を接続 001：エリア2～5 はCAS レイテンシ2 のシ ンクロナス DRAM を接続 010：エリア2～5 はCAS レイテンシ3 のシンクロナスDRAM を接続 011：エリア2～5 はCAS レイテンシ4 のシンクロナスDRAM を接続 1XX：設定禁止 【注】* H8S/2427 グループ、H8S/2425 グループではシンクロナスDRAM インタフェースをサポートしていません。 【記号説明】X：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-11 2012.09.14

• WTCRBL ビット ビット名 初期値 R/W 説 明 7 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 W12 W11 W10 R/W R/W R/W エリア1 ウェイトコントロール2～0 ASTCR のAST1＝1 のとき、エリア1 をアクセスするときのプログラムウェイト ステート数を選択します。 000：プログラムウェイトを挿入しない 001：プログラムウェイトを1 ステート挿入 010：プログラムウェイトを2 ステート挿入 011：プログラムウェイトを3 ステート挿入 100：プログラムウェイトを4 ステート挿入 101：プログラムウェイトを5 ステート挿入 110：プログラムウェイトを6 ステート挿入 111：プログラムウェイトを7 ステート挿入 3 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 W02 W01 W00 R/W R/W R/W エリア0 ウェイトコントロール2～0 ASTCR のAST0＝1 のとき、エリア0 をアクセスするときのプログラムウェイト ステート数を選択します。 000：プログラムウェイトを挿入しない 001：プログラムウェイトを1 ステート挿入 010：プログラムウェイトを2 ステート挿入 011：プログラムウェイトを3 ステート挿入 100：プログラムウェイトを4 ステート挿入 101：プログラムウェイトを5 ステート挿入 110：プログラムウェイトを6 ステート挿入 111：プログラムウェイトを7 ステート挿入

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-12 2012.09.14 7.3.4 リードストローブタイミングコントロールレジスタ（RDNCR） RDNCR は、通常空間のリードアクセス時のリードストローブ信号（RD）のネゲートタイミングを設定しま ビット ビット名 初期値 R/W 説 明 RDN7 RDN6 RDN5 RDN4 RDN3 RDN2 RDN1 RDN0 R/W R/W R/W R/W R/W R/W R/W R/W リードストローブタイミングコントロール7～0 これらのビットは対応するエリアのリードアクセス時のリードストローブのネ ゲートタイミングを設定します。図7.2 に示すようにRDNn＝1 に設定したエ リアのリードストローブは、RDNn＝0 に設定したときと比べて半ステート早く ネゲートします。リードデータのセットアップ/ホールドの規定も同様です。 0：エリアn のリードアクセス時、RD のネゲートタイミングは、リードサ イクルの終わり 1：エリアn のリードアクセス時、RD のネゲートタイミングは、リードサ イクルの終わりから半ステート手前 （n=7～0） ࡞ࠢࠗࠨࠬࡃ T1 T2 RD Ǿ ࠲࡯࠺ RD ࠲࡯࠺ RDNn㧩0 RDNn㧩1 図 7.2 リードストローブネゲートタイミング（3 ステートアクセス空間の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-13 2012.09.14

7.3.5 CS アサート期間コントロールレジスタ H、L（CSACRH、CSACRL）

CSACRH、CSACRL は、基本バスインタフェースのチップセレクト信号（CSn）、アドレス信号のアサート 期間を拡張するか否かを選択します。CSn、アドレス信号のアサート期間を拡張することにより、外部I/O デ バイスとのフレキシブルなインタフェースをとることが可能です。

• CSACRH ビット ビット名 初期値 R/W 説 明 CSXH7 CSXH6 CSXH5 CSXH4 CSXH3 CSXH2 CSXH1 CSXH0 R/W R/W R/W R/W R/W R/W R/W R/W CS、アドレス信号アサート期間コントロール1 Th サイクルを挿入するか否かを指定します（図7.3 参照）。 CSXHn＝1 に設定したエリアのアクセス時、通常のアクセスサイクルの前に CSn とアドレスがアサートされるTh サイクルが1 ステート挿入されます。 0：エリアn の基本バスインタフェースをアクセス時、CSn、アドレス アサート期間（Th）を拡張しない 1：エリアn の基本バスインタフェースをアクセス時、CSn、アドレス アサート期間（Th）を拡張する （n=7～0）
• CSACRL ビット ビット名 初期値 R/W 説 明 CSXT7 CSXT6 CSXT5 CSXT4 CSXT3 CSXT2 CSXT1 CSXT0 R/W R/W R/W R/W R/W R/W R/W R/W CS、アドレス信号アサート期間コントロール2 Tt サイクルを挿入するか否かを指定します（図7.3 参照）。 CSXTn＝1 に設定したエリアのアクセス時、通常のアクセスサイクルの後に CSn とアドレスだけがアサートされるTt サイクルが1 ステート挿入されます。 0：エリアn の基本バスインタフェースをアクセス時、CSn、アドレス アサート期間（Tt）を拡張しない 1：エリアn の基本バスインタフェースをアクセス時、CSn、アドレス アサート期間（Tt）を拡張する （n=7～0） Th ࠬ࡟࠼ࠕ Ǿ T1 T2 T3 Tt ࡞ࠢࠗࠨࠬࡃ ࠲࡯࠺ HWRޔLWR ࠻ࠗ࡜ ࠲࡯࠺ RD CS ࠼࡯࡝ 図 7.3 CS、アドレスアサート期間拡張（3 ステートアクセス空間、RDNn＝0 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-14 2012.09.14 7.3.6 エリア 0 バースト ROM インタフェースコントロールレジスタ（BROMCRH） エリア 1 バースト ROM インタフェースコントロールレジスタ（BROMCRL） BROMCRH、BROMCRL は、バーストROM インタフェースの設定を行います。BROMCRH はエリア0、 BROMCRL はエリア 1 のバーストROM インタフェースを独立に設定可能です。 ビット ビット名 初期値 R/W 説 明

7 BSRMn 0 R/W バーストROM インタフェース選択

基本バスインタフェース／バーストROM インタフェースを選択します。 0：基本バスインタフェース 1：バーストROM インタフェース BSTSn2 BSTSn1 BSTSn0 R/W R/W R/W バーストサイクルセレクト バーストサイクルのステート数を選択します。 000：1 ステート 001：2 ステート 010：3 ステート 011：4 ステート 100：5 ステート 101：6 ステート 110：7 ステート 111：8 ステート R/W R/W リザーブビット リードすると常に0 が読み出されます。初期値を変更しないでください。 BSWDn1 BSWDn0 R/W R/W バーストワード数セレクト バーストROM インタフェースのバーストアクセス可能なワード数を選択しま 00：最大4 ワード 01：最大8 ワード 10：最大16 ワード 11：最大32 ワード （n=1、0）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-15 2012.09.14 7.3.7 バスコントロールレジスタ（BCR） BCR はアイドルサイクル、 外部バス解放状態のプロトコル、 ライトデータバッファ機能の許可／禁止、WAIT 端子入力の許可/禁止の選択を行います。 ビット ビット名 初期値 R/W 説 明

15 BRLE 0 R/W 外部バス解放イネーブル

外部バス権の解放を許可または禁止します。 0：外部バス権の解放を禁止 BREQ、BACK、BREQO は入出力ポートとして使用可 1：外部バス権の解放を許可

14 BREQOE 0 R/W BREQO 端子イネーブル

外部バス解放状態で、 内部バスマスタが外部アドレス空間をアクセスするとき、 またはリフレッシュ要求が発生したときに外部バスマスタに対してバス権要求 信号（BREQO）の出力を制御します。 0：BREQO 信号出力禁止、BREQO 端子は入出力ポートとして使用可能 1：BREQO 信号出力許可 13 － 0 R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。

12 IDLC 1 R/W アイドルサイクルステート数選択

ICIS2、ICIS1、ICIS0 で設定されたアイドルサイクルのステート数を指定します。 0：アイドルサイクルは1 ステート 1：アイドルサイクルは2 ステート

11 ICIS1 1 R/W アイドルサイクル挿入1

異なるエリアの外部リードサイクルが連続する場合、バスサイクルの間にアイ ドルサイクルを挿入することができます。 0：アイドルサイクルを挿入しない 1：アイドルサイクルを挿入する

10 ICIS0 1 R/W アイドルサイクル挿入0

外部リードサイクルと外部ライトサイクルが連続する場合、バスサイクルの間 にアイドルサイクルの挿入することができます。 0：アイドルサイクルを挿入しない 1：アイドルサイクルを挿入する

9 WDBE 0 R/W ライトデータバッファイネーブル

外部ライトサイクル、またはDMAC のシングルアドレス転送のときライトデー タバッファ機能を使用できます。 0：ライトデータバッファ機能を使用しない 1：ライトデータバッファ機能を使用する

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-16 2012.09.14 ビット ビット名 初期値 R/W 説 明

8 WAITE 0 R/W WAIT 端子イネーブル

WAIT 端子によるウェイト入力の許可または禁止を選択します。 0：WAIT 端子によるウェイト入力を禁止 WAIT 端子は入出力ポートとして使用可能 1：WAIT 端子によるウェイト入力を許可 7～3 － すべて0 R/W リザーブビット リード／ライト可能ですが0 をライトしてください。

2 ICIS2 0 R/W アイドルサイクル挿入2

外部ライトサイクルと外部リードサイクルが連続する場合、バスサイクルの間 にアイドルサイクルを挿入することができます。 0：アイドルサイクルを挿入しない 1：アイドルサイクルを挿入する 1、0 － すべて0 R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。 7.3.8 アドレス／データマルチプレクス I/O コントロールレジスタ（MPXCR） MPXCR は、アドレス／データマルチプレクスI/O インタフェースの設定を行います。 ビット ビット名 初期値 R/W 説 明

7 MPXE 0 R/W アドレス／データマルチプレクスI/O インタフェースイネーブル

エリア6、エリア7 のバスインタフェースを選択します。 0：基本バスインタフェース 1：アドレス／データマルチプレクスI/O インタフェース 6～1 － すべて0 R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。

0 ADDEX 0 R/W アドレス出力サイクル拡張

アドレス／データマルチプレクスI/O インタフェースのアドレス出力サイクル にウェイトステートを挿入するか否かを選択します。 0：ウェイトステートを挿入しない 1：ウェイトステートを1 ステート挿入する

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-17 2012.09.14

7.3.9 DRAM コントロールレジスタ（DRAMCR）

DRAMCR は、DRAM/シンクロナスDRAM インタフェースの設定を行います。 【注】 H8S/2427 グループ、H8S/2425 グループではシンクロナス DRAM インタフェースをサポートしていません。 5V 版では DRAM インタフェースをサポートしていません。 ビット ビット名 初期値 R/W 説 明

15 OEE 0 R/W OE 出力イネーブル

EDO ページモードを備えたDRAM の接続時に使用するOE 信号を出力できま す。OE 信号はDRAM 空間に設定したすべてのエリアに共通です。 シンクロナスDRAM 接続時はCKE 信号を出力できます。CKE 信号は連続シン クロナスDRAM 空間で共通です。 0：OE/CKE 信号出力禁止、OE/CKE 端子は入出力ポートとして使用可能 1：OE/CKE 信号出力許可

14 RAST 0 R/W RAS アサートタイミング選択

DRAM アクセス時のRAS 信号をTr サイクルの先頭（φ立ち上がりエッジ）か らアサートするか、φ立ち下がりエッジからアサートするかを選択します。 図7.4 にRAST ビットの設定とRAS アサートタイミングの関係を示します。 こ のビットによる設定は、DRAM 空間に設定したすべてのエリアに共通です。 0：RAS をTr サイクルのφ立ち下がりエッジでアサート 1：RAS をTr サイクルの先頭からアサート 13 － 0 R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。

12 CAST 0 R/W カラムアドレス出力サイクル数選択

DRAM アクセス時のカラムアドレス出力サイクルを2 ステートにするか、3 ス テートにするかを選択します。このビットによる設定は、DRAM 空間に設定し たすべてのエリアに共通です。 0：カラムアドレス出力サイクルは2 ステート 1：カラムアドレス出力サイクルは3 ステート 11 － 0 R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-18 2012.09.14 ビット ビット名 初期値 R/W 説 明 RMTS2 RMTS1 RMTS0 R/W R/W R/W DRAM/連続シンクロナスDRAM 空間選択 エリア2～5 にDRAM／連続シンクロナスDRAM 空間を設定します。 連続DRAM 空間を設定すると、1 エリアの容量2M バイトを超える大容量 DRAM を接続することができます。この場合、RAS 信号はCS2 端子から出力 されます。 連続シンクロナスDRAM 空間を設定すると、1 エリアの容量2M バイトを超え る大容量シンクロナスDRAM を設定することができます。この場合、RAS、 CAS、WE 信号は、それぞれCS2、CS3、CS4 端子から出力されます。またシ ンクロナスDRAM モードに設定とすると、シンクロナスDRAM のモードレジ スタ設定を行うことができます。 000：通常空間 001：エリア5～3 は通常空間、エリア2 はDRAM 空間 010：エリア5、4 は通常空間、エリア3、2 はDRAM 空間 011：エリア5～2 はDRAM 空間 100：連 続シンクロナスDRAM 空間（H8S/2427R グループのみ設定可能） 101：シンクロナスDRAM モード設定（H8S/2427R グループのみ設定可能） 110：設定禁止 111：エリア5～2 は連続DRAM 空間

7 BE 0 R/W バーストアクセスイネーブル

DRAM/連続シンクロナスDRAM 空間に指定したエリアへのバーストアクセス の許可または禁止を選択します。DRAM／連続シンクロナスDRAM 空間のバー ストアクセスは高速ページモードとなります。EDO ページモードを備えた DRAM を使用する場合には、OE 信号を接続してください。 0：フルアクセス 1：高速ページモードでアクセス

6 RCDM 0 R/W RAS ダウンモード

通常空間へのアクセス、 内部I/O レジスタへのアクセスのためDRAM 空間への アクセスが途切れたときに、RAS 信号をLow レベルにしたままで次のDRAM へのアクセスを待つか（RAS ダウンモード）、RAS 信号をHigh レベルに戻す か（RAS アップモード）を選択します。このビットの設定は、BE ビットに1 を設定したときのみ有効です。 また、RCMD=1 の状態でRAS ダウン中に、 このビットを0 にクリアした場合、 その時点でRAS ダウン状態は解除され、RAS はHigh レベルとなります。 連続シンクロナスDRAM 空間に設定した場合、 このビットはリード／ライト可 能ですが、設定内容は動作に影響を与えません。 0：DRAM 空間アクセス時、RAS アップモードを選択 1：DRAM 空間アクセス時、RAS ダウンモードを選択

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-19 2012.09.14 ビット ビット名 初期値 R/W 説 明

5 DDS 0 R/W DMAC シングルアドレス転送時オプション

DRAM/シンクロナスDRAM インタフェースでDMAC のシングルアドレス転送 を行う際に、必ずフルアクセスを行うか、バーストアクセスを許可するかを選 択します。 DRAMCR のBE を0 に設定して、DRAM／シンクロナスDRAM のバーストア クセスを禁止した場合、このビットの設定に関係なく、DMAC のシングルアド レス転送はフルアクセスになります。 このビットは他のバスマスタの外部アクセス、DMAC のデュアルアドレス転送 には影響を与えません。 0：必ずフルアクセスを実行 1：バーストアクセスを許可

4 EDDS 0 R/W EXDMAC シングルアドレス転送時オプション

DRAM/シンクロナスDRAM インタフェースでEXDMACのシングルアドレス転 送を行う際に、必ずフルアクセスを行うか、バーストアクセスを許可するかを 選択します。 DRAMCR のBE ビットを0 に設定して、DRAM／シンクロナスDRAM のバー ストアクセスを禁止した場合、 このビットに関係なく、EXDMAC のシングルア ドレス転送はフルアクセスになります。 このビットは他のバスマスタの外部アクセス、EXDMAC デュアルアドレス転送 には影響を与えません。 0：必ずフルアクセスを実行 1：バーストアクセスを許可 3 － 0 R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-20 2012.09.14 ビット ビット名 初期値 R/W 説 明 MXC2 MXC1 MXC0 R/W R/W R/W アドレスマルチプレクス選択 ロウアドレス/カラムアドレスのアドレスマルチプレクスに対するロウアドレ スの下位側へのシフト量を選択します。同時に、DRAM／シンクロナスDRAM インタフェースのバースト動作時に比較するロウアドレスを選択します。 DRAM インタフェース使用時にはMXC2 ビットを0 に設定してください。連続 シンクロナスDRAM 空間設定時にMXC2 ビットを1 に設定すると、カラムア ドレスの上位にアドレスプリチャージ設定コマンド（Precharge-sel）が出力さ れます。詳細は 「7.7.2、7.8.2 アドレスマルチプレクス」 を参照してください。 DRAM インタフェース 000：8 ビットシフト 8 ビットアクセス空間設定時 ：比較対象ロウアドレスはA23～A8 16 ビットアクセス空間設定時：比較対象ロウアドレスはA23～A9 001：9 ビットシフト 8 ビットアクセス空間設定時 ：比較対象ロウアドレスはA23～A9 16 ビットアクセス空間設定時：比較対象ロウアドレスはA23～A10 010：10 ビットシフト 8 ビットアクセス空間設定時 ：比較対象ロウアドレスはA23～A10 16 ビットアクセス空間設定時：比較対象ロウアドレスはA23～A11 011：11 ビットシフト 8 ビットアクセス空間設定時 ：比較対象ロウアドレスはA23～A11 16 ビットア クセス空間設定時：比較対象ロウアドレスはA23～A12 シンクロナスDRAM インタフェース 100：8 ビットシフト 8 ビットアクセス空間設定時 ：比較対象ロウアドレスはA23～A8 16 ビットアクセス空間設定時：比較対象ロウアドレスはA23～A9 Precharge-sel はカラムアドレスのA15～A9 101：9 ビットシフト 8 ビットアクセス空間設定時：比較対象ロウアドレスはA23～A9 16 ビットアクセス空間設定時：比較対象ロウアドレスはA23～A10 Precharge-sel はカラムアドレスのA15～A10 110：10 ビットシフト 8 ビットアクセス空間設定時 ：比較対象ロウアドレスはA23～A10 16 ビットアクセス空間設定時：比較対象ロウアドレスはA23～A11 Precharge-sel はカラムアドレスのA15～A11 111：11 ビットシフト 8 ビットアクセス空間設定時 ：比較対象ロウアドレスはA23～A11 16 ビットアクセス空間設定時：比較対象ロウアドレスはA23～A12 Precharge-sel はカラムアドレスのA15～A12

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-21 2012.09.14 Tp ࠬ࡟࠼ࠕ Ǿ RAST㧩0 RAST㧩1 RAS RAS Tr Tc1 Tc2 UCASޔLCAS ࡞ࠢࠗࠨࠬࡃ 図 7.4 RAS 信号アサートタイミング（カラムアドレス出力サイクル2 ステート、フルアクセスする場合）

7.3.10 DRAM アクセスコントロールレジスタ（DRACCR）

DRACCR は、DRAM／シンクロナスDRAM インタフェースのバス仕様を設定します。 【注】 H8S/2427 グループ、H8S/2425 グループではシンクロナス DRAM インタフェースをサポートしていません。 5V 版では DRAM インタフェースをサポートしていません。 ビット ビット名 初期値 R/W 説 明

15 DRMI 0 R/W アイドルサイクル挿入

DRAM／シンクロナスDRAM リードアクセスサイクルの後に外部空間アクセ スサイクルが連続する場合、DRAM／シンクロナスDRAM リードアクセスサイ クルの後にアイドルサイクルを挿入することができます。アイドルサイクル挿 入の条件、 ステート数などの設定はBCR レジスタのICIS2、ICIS1、ICIS0、IDLC ビットの設定に従います。 0：アイドルサイクルを挿入しない 1：アイドルサイクルを挿入する 14 － 0 R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。 TPC1 TPC0 R/W R/W プリチャージステート制御 通常アクセス時ならびにリフレッシュ時のRAS プリチャージサイクルのステ ート数を選択します。 00：1 ステート 01：2 ステート 10：3 ステート 11：4 ステート

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-22 2012.09.14 ビット ビット名 初期値 R/W 説 明

11 SDWCD * 0 R/W 連続シンクロナスDRAM 空間ライトアクセス時、CAS レイテンシ制御サイク

ル無効 シンクロナスDRAM のライトアクセス時にWTCRBH の設定により挿入される CAS レイテンシ制御サイクル（Tcl）を無効にします（図7.5 参照）。 0：CAS レイテンシ制御サイクル有効 1：CAS レイテンシ制御サイクル無効 10 － 0 R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。 RCD1 RCD0 R/W R/W RAS、CAS 間ウェイト制御 RAS アサートサイクルとCAS アサートサイクルの間に挿入するウェイトサイ クルを選択します。 00：ウェイトサイクルを挿入しない 01：ウェイトサイクルを1 ステート挿入する 10：ウェイトサイクルを2 ステート挿入する 11：ウェイトサイクルを3 ステート挿入する 7～4 － 0 R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。

3 CKSPE* 0 R/W クロックサスペンドイネーブル

シンクロナスDRAM インタフェースでDMAC、EXDMAC のシングルアドレス 転送時に、リードデータを拡張するためのクロックサスペンドモードを有効に します。 0：クロックサスペンドモードを禁止する 1：クロックサスペンドモードを有効にする 2 － 0 R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。 RDXC1* RDXC0* R/W R/W リードデータ拡張サイクル数選択 クロックサスペンドモードにより挿入されるリードデータ拡張サイクル（Tsp） の挿入ステート数を選択します。このビットはCKSPE ビットが1 にセットさ れているときに有効となります。 00：1 ステート挿入する 01：2 ステート挿入する 10：3 ステート挿入する 11：4 ステート挿入する 【注】* H8S/2427 グループ、H8S/2425 グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-23 2012.09.14 Tp RAS SDWCD㧩0 CAS DQMUޔDQML WE CKE ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tcl Tc2 PALL ACTV NOP WRIT NOP Tp Tr Tc1 Tc2 ࠬ࡟࠼ࠕ࠙ࡠ Precharge-sel SDRAMǾ ࠬ࡟࠼ࠕ࠙ࡠ High࡞ࡌ࡟ RAS SDWCD㧩1 CAS DQMUޔDQML WE CKE ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ PALL ACTV NOP WRIT ࠬ࡟࠼ࠕ࠙ࡠ Precharge-selࠬ࡟࠼ࠕ࠙ࡠ High࡞ࡌ࡟ 図 7.5 連続シンクロナス DRAM 空間ライトアクセス時のCAS レイテンシ制御サイクル無効タイミング （CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-24 2012.09.14 7.3.11 リフレッシュコントロールレジスタ（REFCR） REFCR は、DRAM／シンクロナスDRAM インタフェースのリフレッシュの制御を設定します。 【注】 H8S/2427 グループ、H8S/2425 グループではシンクロナス DRAM インタフェースをサポートしていません。 5V 版では DRAM インタフェースをサポートしていません。 ビット ビット名 初期値 R/W 説 明

15 CMF 0 R/(W) * コンペアマッチフラグ

RTCNT とRTCOR の値が一致したことを示すステータスフラグです。 ［クリア条件］

• RFSHE ビットが 0 にクリアされた状態で、CMF＝1 をリードした後、 CMF に 0 をライトしたとき
• RFSHE ビットが 1 にセットされた状態で、CBR リフレッシュが実行さ れたとき ［セット条件］ RTCOR＝RTCNT となったとき

14 CMIE 0 R/W コンペアマッチ割り込みイネーブル

CMF フラグが1 にセットされたとき、CMF フラグによる割り込み要求（CMI） を許可または禁止します。 このビットはリフレッシュ制御を行わない場合（RFSHE＝0のとき）に有効で す。RFSHE ビットに1 を設定してリフレッシュ制御を行っている場合 （RFSHE ＝1 のとき）このビットは常に0 にクリアされており、ライトは無効です。 0：CMF フラグによる割り込み要求を禁止 1：CMF フラグによる割り込み要求を許可 RCW1 RCW0 R/W R/W CAS、RAS 間ウェイト制御 DRAM／シンクロナスDRAM リフレッシュサイクルのCAS アサートサイクル とRAS アサートサイクルの間に挿入するウェイトサイクル数を選択します。 00：ウェイトステートを挿入しない 01：ウェイトステートを1 ステート挿入する 10：ウェイトステートを2 ステート挿入する 11：ウェイトステートを3 ステート挿入する 11 － 0 R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-25 2012.09.14 ビット ビット名 初期値 R/W 説 明 RTCK2 RTCK1 RTCK0 R/W R/W R/W リフレッシュカウンタクロックセレクト リフレッシュカウンタのカウントアップに使用するクロックを選択します。 入力クロックを選択すると、リフレッシュカウンタがカウントアップを開始し ます。 000：カウント動作停止 001：φ/2 でカウント 010：φ/8 でカウント 011：φ/32 でカウント 100：φ/128 でカウント 101：φ/512 でカウント 110：φ/2048 でカウント 111：φ/4096 でカウント

7 RFSHE 0 R/W リフレッシュ制御

リフレッシュ制御を行うことができます。 リフレッシュ制御を行わないときは、 リフレッシュタイマをインターバルタイマとして使用できます。 0：リフレッシュ制御を行わない 1：リフレッシュ制御を行う

6 CBRM 0 R/M CBR リフレッシュモード

CBR リフレッシュを他の外部アクセスと並行して行うか、CBR リフレッシュ のみ行うかを選択します。 連続シンクロナスDRAM 空間に設定した場合、 このビットはリード／ライト可 能ですが、設定内容は動作に影響を与えません。 0：CAS ビフォRAS リフレッシュ時の外部アクセスを許可 1：CAS ビフォRAS リフレッシュ時の外部アクセスを禁止 RLW1 RLW0 R/W R/W リフレッシュサイクルウェイト制御 DRAM インタフェースのCAS ビフォRAS リフレッシュサイクル／シンクロナ スDRAM インタフェースのオートリフレッシュサイクルに挿入するウェイト ステート数を選択します。DRAM／連続シンクロナスDRAM 空間に設定してい るすべてのエリアに共通です。 00：ウェイトステートを挿入しない 01：ウェイトステートを1 ステート挿入する 10：ウェイトステートを2 ステート挿入する 11：ウェイトステートを3 ステート挿入する

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-26 2012.09.14 ビット ビット名 初期値 R/W 説 明

3 SLFRF 0 R/W セルフリフレッシュイネーブル

ソフトウェアスタンバイ状態に遷移するときに、このビットに1 がセットされ ているとDRAM/シンクロナスDRAM に対してセルフリフレッシュモードを設 定します。RFSHE＝1 に設定してリフレッシュ動作を行う場合に有効です。 ソフトウェアスタンバイモードから復帰後は、クリアされます。 0：セルフリフレッシュを禁止 1：セルフリフレッシュを許可 TPCS2 TPCS1 TPCS0 R/W R/W R/W セルフリフレッシュ時プリチャージサイクル制御 セルフリフレッシュ直後のプリチャージサイクルのステート数を設定します。 セルフリフレッシュ直後のプリチャージサイクルのステート数はDRACCR レ ジスタのTPC1、TPC0 ビットで設定したステート数との加算になります。 000：TPC 設定値と同値 001：TPC 設定値＋1 ステート 010：TPC 設定値＋2 ステート 011：TPC 設定値＋3 ステート 100：TPC 設定値＋4 ステート 101：TPC 設定値＋5 ステート 110：TPC 設定値＋6 ステート 111：TPC 設定値＋7 ステート 【注】 * フラグをクリアするための0 ライトのみ可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-27 2012.09.14 7.3.12 リフレッシュタイマカウンタ（RTCNT） RTCNT は 8 ビットのリード／ライト可能なアップカウンタです。RTCNT は、REFCR の RTCK2～RTCK0 ビットで選択された内部クロックによりカウントアップします。 RTCNT が RTCOR に一致（コンペアマッチ）すると、REFCR のCMF フラグが 1 にセットされ、RTCNT は H'00 にクリアされます。このときREFCR の RFSHE ビットが 1 にセットされていると、リフレッシュサイク ルが起動されます。また、RFSHE ビットが 0 にクリアされているとき、REFCR の CMIE ビットが 1 にセット されると、コンペアマッチ割り込み（CMI）が発生します。 RTCNT は、リセットおよびハードウェアスタンバイモード時H'00 に初期化されます。ソフトウェアスタン バイモードでは初期化されません。 【注】 5V 版ではリフレッシュ制御をサポートしていません。 7.3.13 リフレッシュタイムコンスタントレジスタ（RTCOR） RTCOR は 8 ビットのリード／ライト可能なレジスタで、RTCNT とのコンペアマッチ周期を設定します。 RTCOR と RTCNT の値は常に比較されており、両方の値が一致すると、REFCR の CMF フラグが1 にセッ トされ、RTCNT は H'00 にクリアされます。 RTCOR は、リセットおよびハードウェアスタンバイモード時H'FF に初期化されます。ソフトウェアスタン バイモードでは初期化されません。 【注】 5V 版ではリフレッシュ制御をサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-28 2012.09.14 7.4 バス制御 7.4.1 エリア分割 バスコントローラは、アドレス16M バイトのアドレス空間を、2M バイト単位でエリア0～7 の 8 つのエリ アに分割し、 エリア単位で外部空間のバス制御を行います。 各エリアごとに、 チップセレクト信号 （CS0～CS7） を出力することができます。図7.6 にメモリマップの概要を示します。 ࠕ࡝ࠛ0 (2M࠻ࠗࡃ) H'000000 H'FFFFFF H'1FFFFF H'200000 ࠕ࡝ࠛ1 (2M࠻ࠗࡃ) H'3FFFFF H'400000 ࠕ࡝ࠛ2 (2M࠻ࠗࡃ) H'5FFFFF H'600000 ࠕ࡝ࠛ3 (2M࠻ࠗࡃ) H'7FFFFF H'800000 ࠕ࡝ࠛ4 (2M࠻ࠗࡃ) H'9FFFFF H'A00000 ࠕ࡝ࠛ5 (2M࠻ࠗࡃ) H'BFFFFF H'C00000 ࠕ࡝ࠛ6 (2M࠻ࠗࡃ) H'DFFFFF H'E00000 ࠕ࡝ࠛ7 (2M࠻ࠗࡃ) 図 7.6 エリア分割の様子

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-29 2012.09.14 7.4.2 バス仕様 外部空間のバス仕様は、バス幅、アクセスステート数、プログラムウェイトステート数、リードストローブ タイミング、チップセレクト（CS）アサート期 間拡張ステートの5 つの要素で構成されます。なお、内蔵メ モリ、内部 I/O レジスタは、バス幅、アクセスステート数は固定で、バスコントローラの影響を受けません。 (1) バス幅 バス幅は、ABWCR により 8 ビットまたは16 ビットを選択します。8 ビットバスを選択したエリアが8 ビッ トアクセス空間、16 ビットバスを選択したエリアが16 ビットアクセス空間となります。すべてのエリアを8 ビットアクセス空間に設定すると8 ビットバスモードに、いずれかのエリアを16 ビットアクセス空間に設定 すると 16 ビットバスモードになります。 (2) アクセスステート数 アクセスステート数は、ASTCR により2 ステートまたは3 ステートを選択します。2 ステートアクセスを選 択したエリアが2 ステートアクセス空間、3 ステートアクセスを選択したエリアが3 ステートアクセス空間と なります。 なお、DRAM／シンクロナスDRAM インタフェースやバーストROM インタフェースでは、ASTCR の設定によらず、アクセスステート数が決まることがあります。 2 ステートアクセス空間に設定すると、ウェイトの挿入が禁止されます。3 ステートアクセス空間に設定す ると、WTCRA、WTCRB によるプログラムウェイトと、WAIT 端子による外部ウェイトを挿入することが可 能となります。 【注】 H8S/2427 グループ、H8S/2425 グループではシンクロナス DRAM インタフェースをサポートしていません。 5V 版では DRAM インタフェースをサポートしていません。 (3) プログラムウェイトステート数 ASTCR により3 ステートアクセス空間に設定したとき、WTCRA、WTCRB により自動的に挿入するプログ ラムウェイトステート数を選択します。プログラムウェイトは0～7 ステートを選択可能です。バス幅、アク セスステート数、プログラムウェイトステート数による基本バスインタフェースの各エリアのバス仕様を表 7.2 に示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-30 2012.09.14 表 7.2 各エリアのバス仕様（基本バスインタフェース） ABWCR ASTCR WTCRA 、WTCRB バス仕様（基本バスインタフェース） ABWn ASTn Wn2 Wn1 Wn0 バス幅 アクセスステート数 プログラムウェイト ステート数 0 － － － 2 0 0 0 0 1 1 0 2 1 3 0 4 0 1 5 0 6 0 － － － 2 0 0 0 0 1 1 0 2 1 3 0 4 0 1 5 0 6 （n＝0～7） (4) リードストローブタイミング RDNCR により、 基本バスインタフェース空間のリードストローブ （RD） のネゲートタイミングを2 種類 （リ ードサイクルの終わり、またはリードサイクルの終わりから半ステート前）から選択することができます。 (5) チップセレクト（CS）アサート期間拡張ステート 外部 I/O デバイスの中にはアドレス、CS 信号と、RD、HWR、LWR などのストローブ信号との間のセット アップ時間やホールド時間が必要なものがあります。CSACR により、基本バス空間のアクセスサイクルの前 後に CS と AS、アドレスだけがアサートされるステートを挿入することができます。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-31 2012.09.14 7.4.3 メモリインタフェース 本 LSI のメモリインタフェースには、ROM、SRAM などと直結が可能な基本バスインタフェース、アドレ ス／データマルチプレクスが必要な周辺LSI の直結が可能なアドレス／データマルチプレクスI/O インタフェ ース、DRAM と直結が可能なDRAM インタフェース、シンクロナスDRAM との直結が可能なシンクロナス DRAM インタフェースおよびバーストROM と直結が可能なバーストROM インタフェースがあり、エリア単 位で選択することができます。 基本バスインタフェースを設定したエリアが通常空間です。また、アドレス／データマルチプレクスI/O イ ンタフェースを設定したエリアがアドレス／データマルチプレクスI/O 空間、DRAM インタフェースを設定し たエリアがDRAM 空間、シンクロナスDRAM インタフェースを設定したエリアが連続シンクロナスDRAM 空間、バーストROM インタフェースを設定したエリアがバーストROM 空間です。 各エリアの初期状態は、基本バスインタフェースかつ3 ステートアクセス空間になっています。バス幅の初 期状態は動作モードで選択します。 【注】 H8S/2427 グループ、H8S/2425 グループではシンクロナス DRAM インタフェースをサポートしていません。 5V 版では DRAM インタフェースをサポートしていません。 (1) エリア 0 エリア 0 は内蔵ROM 有効拡張モードでは内蔵ROM を含んでおり、内蔵ROM を除いた空間が外部空間と なります。内蔵ROM 無効拡張モードではエリア0 のすべての空間が外部空間となります。 エリア 0 の外部空間をアクセスするとき、CS0 信号を出力することができます。 エリア 0 は、基本バスインタフェース、またはバースト ROM インタフェースを選択することができます。 (2) エリア 1 エリア 1 は、外部拡張モードのとき、エリア1 のすべての空間が外部空間となります。 エリア 1 の外部空間をアクセスするとき、CS1 信号を出力することができます。 エリア 1 は、基本バスインタフェース、またはバースト ROM インタフェースを選択することができます。 (3) エリア 2～5 エリア 2～5 は、外部拡張モードのとき、エリア2～5 のすべての空間が外部空間となります。 エリア 2～5 の外部空間をアクセスするとき、CS2～CS5 信号を出力することができます。 エリア 2～5 は、基本バスインタフェース、DRAM インタフェース、シンクロナスDRAM インタフェースを 選択することができます。DRAM インタフェースでは、CS2～CS5 信号は RAS2～RAS5 信号として使用され ます。 エリア 2～5 を連続 DRAM 空間に設定すると、64M ビット DRAM など大容量DRAM を接続することができ ます。このとき、CS2 信号が連続DRAM 空間の RAS 信号として使用されます。 エリア 2～5 を連続シンクロナスDRAM 空間に設定すると、64M ビットまでのシンクロナスDRAM など大 容量シンクロナスDRAM を接続することができます。このときCS2、CS3、CS4、CS5 端子は、それぞれ連続 シンクロナスDRAM 空間の RAS、CAS、WE、SDRAMφ信号として使用されます。また、OE 端子はCKE 信 号として使用されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-32 2012.09.14 (4) エリア 6 エリア 6 は、外部拡張モードのとき、エリア6 のすべての空間が外部空間となります。 エリア 6 の外部空間をアクセスするとき、CS6 信号を出力することができます。 エリア 6 は基本バスインタフェース、またはアドレス／データマルチプレクスI/O インタフェースを選択す ることができます。 (5) エリア 7 エリア 7 は、内蔵RAM および内部I/O レジスタを含んでおり、外部拡張モードのとき内蔵RAM および内 部 I/O レジスタ空間を除いた空間が外部空間となります。なお、内蔵RAM はシステムコントロールレジスタ （SYSCR）の RAME ビットを 1 にセットしたとき有効で、RAME ビットを0 にクリアすると内蔵RAM は無 効となり、対応するアドレスは外部空間になります。 エリア 7 の外部空間をアクセスするとき、CS7 信号を出力することができます。 エリア7 のメモリインタフェースには、 基本バスインタフェースまたはアドレス／データマルチプレクスI/O インタフェースを選択することができます。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-33 2012.09.14 7.4.4 チップセレクト信号 本 LSI は、エリア0～7 に対してそれぞれチップセレクト信号（CS0～CS7）を出力することができます。CS0 ～CS7 信号は、当該エリアの外部空間をアクセスしたときLow レベルを出力します。図 7.7 に CS0～CS7 信号 の出力タイミング例を示します。 CS0～CS7 信号出力の許可または禁止は各CS0～CS7 端子に対応するポートのデータディレクションレジス タ（DDR）で設定します。 内蔵 ROM 無効拡張モードでは、CS0 端子はリセット後に出力状態になっています。CS1～CS7 端子はリセ ット後に入力状態になっていますので、CS1～CS7 信号を出力するときには、対応するDDR および PFCR0 を 1 にセットしてください。 内蔵 ROM 有効拡張モードでは、CS0～CS7 端子はリセット後にすべて入力状態になっていますので、CS0 ～CS7 信号を出力するときには対応するDDR およびPFCR0 を1 にセットしてください。 なお、エリア2～5 を DRAM*1 空間に設定したとき、CS2～CS5 出力は RAS2～RAS5 信号、連続DRAM 空 間に設定すると、CS2 出力はRAS 信号として使用されます。 H8S/2427R では、エリア2～5 を連続シンクロナスDRAM*2 空間に設定したとき、CS2、CS3、CS4、CS5 出 力はそれぞれ、RAS、CAS、WE、SDRAMφ信号として使用されます。 【注】 H8S/2425 グループでCS7 信号を出力するときには、PFCR1 のA23E ビットを0 にクリアしてください。 *1 5V 版では DRAM インタフェースをサポートしていません。 *2 H8S/2427 グループ、H8S/2425 グループではシンクロナスDRAM インタフェースをサポートしていません。 ࡞ࠢࠗࠨࠬࡃ T1 T2 T3 Ǿ CSn 図 7.7 CSn 信号出力タイミング（n＝0～7）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-34 2012.09.14 7.5 基本バスインタフェース 基本バスインタフェースは、ROM、SRAM との直結が可能です。 7.5.1 データサイズとデータアライメント CPU およびその他の内部バスマスタのデータサイズには、バイト、ワード、ロングワードがあります。バス コントローラはデータアライメント機能を持っており、外部空間をアクセスするとき上位側データバス（D15 ～D8）を使用するか、下位側データバス（D7～D0）を使用するかを、アクセスするエリアのバス仕様（8 ビ ットアクセス空間、または16 ビットアクセス空間）とデータサイズによって制御します。 (1) 8 ビットアクセス空間 図 7.8 に 8 ビットアクセス空間のデータアライメント制御を示します。8 ビットアクセス空間では、常に上 位側データバス（D15～D8）を使ってアクセスを行います。1 回にアクセスできるデータ量は1 バイトで、ワ ードアクセスでは2 回、ロングワードアクセスは4 回のバイトアクセスを実行します。 D15 D8 D7 D0 ࠬࡃ࠲࡯࠺ ࠭ࠗࠨ࠻ࠗࡃ ࠭ࠗࠨ࠼࡯ࡢ ࠼࡯ࡢࠣࡦࡠ ࠭ࠗࠨ 図 7.8 アクセスサイズとデータアライメント制御（ 8 ビットアクセス空間）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-35 2012.09.14 (2) 16 ビットアクセス空間 図 7.9 に 16 ビットアクセス空間のデータアライメント制御を示します。16 ビットアクセス空間では、上位 側データバス（D15～D8）および下位側データバス（D7～D0）を使ってアクセスを行います。1 回にアクセス できるデータ量は1 バイトまたは1 ワードで、ロングワードアクセスはワードアクセスを2 回実行します。 バイトアクセスのとき、上位側データバスを使用するか下位側データバスを使用するかは、アドレスの偶数 /奇数で決まります。偶数アドレスに対するバイトアクセスは上位側データバスを使用し、奇数アドレスに対 するバイトアクセスは下位側データバスを使用します。 D15 D8 D7 D0 ࠬࡃ࠲࡯࠺ ࠭ࠗࠨ࠻ࠗࡃ ࠭ࠗࠨ࠼࡯ࡢ ࠼࡯ࡢࠣࡦࡠ ࠭ࠗࠨ ࠬ࡟࠼ࠕ 図 7.9 アクセスサイズとデータアライメント制御（ 16 ビットアクセス空間） 7.5.2 有効ストローブ 表 7.3 にアクセス空間と使用するデータバスおよび有効なストローブを示します。 リード時には、データバスの上位側、下位側の区別なく、RD 信号が有効です。ライト時には、データバス の上位側に対してHWR 信号が、下位側に対してLWR 信号が有効です。 表 7.3 使用するデータバスと有効ストローブ エリア アクセス サイズ リード/ ライト アドレス 有効な ストローブ データバス上位 （D15～D8） データバス下位 （D7～D0） リード － RD 無効 8 ビット アクセス空間 バイト ライト － HWR 有効 Hi-Z 偶数 有効 無効 リード 奇数 RD 無効 有効 偶数 HWR 有効 Hi-Z バイト ライト 奇数 LWR Hi-Z 有効 リード － RD 有効 有効 16 ビット アクセス空間 ワード ライト － HWR、LWR 有効 有効 【注】 Hi-Z ：ハイインピーダンス状態 無効：入力状態で、入力値は無視されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-36 2012.09.14 7.5.3 基本動作タイミング (1) 8 ビット 2 ステートアクセス空間 図 7.10 に 8 ビット 2 ステートアクセス空間のバスタイミングを示します。8 ビットアクセス空間をアクセス するとき、データバスは上位側（D15～D8）を使用します。LWR 端子は常にHigh レベルに固定されます。ウ ェイトステートを挿入することができません。 ࡞ࠢࠗࠨࠬࡃ T1 T2 ࠬࡃࠬ࡟࠼ࠕ Ǿ CSn AS RD D15㨪D8 ᦭ല D7㨪D0 ήല HWR LWR D15㨪D8 ᦭ല D7㨪D0 High࡞ࡌ࡟ ޤ1. n㧩0㨪7 2. RDNn㧩0႐ว 図 7.10 8 ビット2 ステートアクセス空間のバスタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-37 2012.09.14 (2) 8 ビット 3 ステートアクセス空間 図 7.11 に 8 ビット 3 ステートアクセス空間のバスタイミングを示します。8 ビットアクセス空間をアクセス するとき、データバスは上位側（D15～D8）を使用します。LWR 端子は常にHigh レベルに固定されます。ウ ェイトステートを挿入することができます。 ࡞ࠢࠗࠨࠬࡃ T1 T2 ࠬࡃࠬ࡟࠼ࠕ Ǿ CSn AS RD D15㨪D8 ᦭ല D7㨪D0 ήല HWR LWR D15㨪D8 ᦭ല D7㨪D0 High࡞ࡌ࡟ ޤ1. n㧩0㨪7 2. RDNn㧩0႐ว 図 7.11 8 ビット3 ステートアクセス空間のバスタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-38 2012.09.14 (3) 16 ビット 2 ステートアクセス空間 図 7.12～図 7.14 に 16 ビット2 ステートアクセス空間のバスタイミングを示します。16 ビットアクセス空 間をアクセスするとき、偶数アドレスに対してはデータバスは上位側（D15～D8）を使用し、奇数アドレスに 対してはデータバスは下位側（D7～D0）を使用します。ウェイトステートを挿入することはできません。 ࡞ࠢࠗࠨࠬࡃ T1 T2 ࠬࡃࠬ࡟࠼ࠕ Ǿ CSn AS RD D15㨪D8 ᦭ല D7㨪D0 ήല HWR LWR D15㨪D8 ᦭ല D7㨪D0 High࡞ࡌ࡟ ޤ1. n㧩0㨪7 2. RDNn㧩0႐ว 図 7.12 16 ビット 2 ステートアクセス空間のバスタイミング （偶数アドレスバイトアクセス）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-39 2012.09.14 ࡞ࠢࠗࠨࠬࡃ T1 T2 ࠬࡃࠬ࡟࠼ࠕ Ǿ CSn AS RD D15㨪D8 ήല D7㨪D0 ᦭ല HWR LWR D15㨪D8 D7㨪D0 ᦭ല High࡞ࡌ࡟ ޤ1. n㧩0㨪7 2. RDNn㧩0႐ว 図 7.13 16 ビット 2 ステートアクセス空間のバスタイミング （奇数アドレスバイトアクセス）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-40 2012.09.14 ࡞ࠢࠗࠨࠬࡃ T1 T2 ࠬࡃࠬ࡟࠼ࠕ Ǿ CSn AS RD D15㨪D8 ᦭ല D7㨪D0 ᦭ല HWR LWR D15㨪D8 ᦭ല D7㨪D0 ᦭ല ޤ1. n㧩0㨪7 2. RDNn㧩0႐ว 図 7.14 16 ビット 2 ステートアクセス空間のバスタイミング （ワードアクセス）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-41 2012.09.14 (4) 16 ビット 3 ステートアクセス空間 図 7.15～図 7.17 に 16 ビット3 ステートアクセス空間のバスタイミングを示します。16 ビットアクセス空 間をアクセスするとき、偶数アドレスに対してはデータバスは上位側（D15～D8）を使用し、奇数アドレスに 対してはデータバスは下位側（D7～D0）を使用します。ウェイトステートを挿入することができます。 ࡞ࠢࠗࠨࠬࡃ T1 T2 ࠬࡃࠬ࡟࠼ࠕ Ǿ CSn AS RD D15㨪D8 ᦭ല D7㨪D0 ήല HWR LWR D15㨪D8 ᦭ല D7㨪D0 High࡞ࡌ࡟ ޤ1. n㧩0㨪7 2. RDNn㧩0႐ว 図 7.15 16 ビット 3 ステートアクセス空間のバスタイミング （偶数アドレスバイトアクセス）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-42 2012.09.14 ࡞ࠢࠗࠨࠬࡃ T1 T2 ࠬࡃࠬ࡟࠼ࠕ Ǿ CSn AS RD D15㨪D8 ήല D7㨪D0 ᦭ല HWR LWR D15㨪D8 D7㨪D0 ᦭ല High࡞ࡌ࡟ ޤ1. n㧩0㨪7 2. RDNn㧩0႐ว 図 7.16 16 ビット 3 ステートアクセス空間のバスタイミング （奇数アドレスバイトアクセス）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-43 2012.09.14 ࡞ࠢࠗࠨࠬࡃ T1 T2 ࠬࡃࠬ࡟࠼ࠕ Ǿ CSn AS RD D15㨪D8 ᦭ല D7㨪D0 ᦭ല HWR LWR D15㨪D8 ᦭ല D7㨪D0 ᦭ല ޤ1. n㧩0㨪7 2. RDNn㧩0႐ว 図 7.17 16 ビット 3 ステートアクセス空間のバスタイミング （ワードアクセス）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-44 2012.09.14 7.5.4 ウェイト制御 本 LSI は、外部空間をアクセスするときウェイトステート（Tw）を挿入して、バスサイクルを引き延ばす ことができます。ウェイトステートを挿入する方法には、プログラムウェイトの挿入、WAIT 端子による端子 ウェイトの挿入があります。 (1) プログラムウェイトの挿入 WTCRA、WTCRB により、3 ステートアクセス空間に対して、エリア単位で0～7 ステートのウェイトステ ートを自動的にT2 ステートとT3 ステートの間に挿入することができます。 (2) 端子ウェイトの挿入 BCR の WAITE ビットを 1 にセットすると、WAIT 端子によるウェイト入力が有効になります。この状態で 外部空間をアクセスすると、まずWTCRA、WTCRB の設定に従いプログラムウェイトが挿入されます。続い て T2 またはTw の最後のステートのφの立ち上がりのタイミングで、WAIT 端子が Low レベルであるとTw が 挿入されます。WAIT 端子が Low レベルに保持されるとWAIT 端子がHigh レベルになるまでTw が挿入され ます。7 ステート以上のTw を挿入する場合や、外部デバイスごとに挿入するTw 数を変える場合などに有効 です。なお、WAITE ビットはすべてのエリアに対して共通です。図 7.18 にウェイトステート挿入のタイミン グ例を示します。 リセット後は3 ステートアクセスかつプログラムウェイト7 ステート挿入、WAIT 入力禁止状態となってい ます。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-45 2012.09.14 WAITࠆࠃߦ ࡓ࡜ࠣࡠࡊ ࠻ࠗࠚ࠙ ࠆࠃߦ WAIT Ǿ CSn AS RD HWRޔLWR ࠬࡃ࠲࡯࠺ ࠬࡃ࠲࡯࠺ 1.ߪWAITޕߔ߹ߒ 2. RDNn㧩0႐ว T1 T2 Tw Tw Tw T3 ࠼࡯࡝ ࠲࡯࠺ ޤ 図 7.18 ウェイトステート挿入タイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-46 2012.09.14 7.5.5 リードストローブ（RD）タイミング RDNCR の RDN7～RDN0 ビットを1 にセットすることにより、エリア単位にリードストローブ（RD）のタ イミングを変更することが可能です。図 7.19 に基本バス 3 ステートアクセス空間でリードストローブのタイ ミングを変更した場合のタイミング例を示します。 DMAC およびEXDMAC をシングルアドレスモードで使用している場合、RDNn=1 に設定してRD のタイミ ングを変更すると、DACK、EDACK の立ち上がりに対して、RD のタイミングが変化しますので注意が必要で 【注】 H8S/2425 グループではEXDMAC をサポートしていません。 ࡞ࠢࠗࠨࠬࡃ T1 T2 ࠬࡃࠬ࡟࠼ࠕ Ǿ CSn DACKޔEDACK AS RD ࠬࡃ࠲࡯࠺ RD ࠬࡃ࠲࡯࠺ RDNn㧩0 RDNn㧩1 図 7.19 リードストローブタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-47 2012.09.14 7.5.6 チップセレクト（CS）アサート期間拡張 外部 I/O デバイスには、アドレス、CS 信号と RD、HWR、LWR のストローブ信号の間のセットアップ時間 やホールド時間が必要なものがあります。CSACR の設定により、基本バス空間のアクセスサイクルの前後に CS と AS、アドレスだけがアサートされるステートを挿入することができます。CS アサート期間の拡張はエ リア単位に設定可能です。また、ライトアクセス時のCS アサート拡張期間では、データバスにライトデータ が出力されるのでデータのセットアップ時間およびホールド時間が緩和されます。 図 7.20 に基本バス 3 ステートアクセス空間にCS アサート期間を拡張した場合のタイミング例を示します。 Th ࠬࡃࠬ࡟࠼ࠕ Ǿ T1 T2 T3 Tt ࡞ࠢࠗࠨࠬࡃ ࠬࡃ࠲࡯࠺ HWRޔLWR ࠬࡃ࠲࡯࠺ RD CSn AS 㧔RDNn㧩0 図 7.20 チップセレクトアサート期間拡張時タイミング例 基本バスサイクルの手前に挿入される拡張ステート（Th）と、基本バスサイクルの後に挿入される拡張ステ ート （Tt）の両方、もしくは一方だけをエリア単位に指定することが可能です。CSACR の上位8 ビットのCSXH7 ～CSXH0 ビットで Th ステート、 下位8 ビットのCSXT7～CSXT0 ビットでTt ステートの挿入の有無を設定す ることができます。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-48 2012.09.14 7.6 アドレス／データマルチプレクス I/O インタフェース 本 LSI は、エリア6、エリア7 の外部アドレス空間をアドレス／データマルチプレクスI/O 空間に設定する とアドレス／データマルチプレクスI/O インタフェースを行うことができます。アドレス／データマルチプレ クス I/O インタフェースでは、アドレス／データマルチプレクスが必要な周辺LSI を本 LSI に直結することが できます。 7.6.1 アドレス／データマルチプレクス I/O 空間の設定 アドレス／データマルチプレクスI/O インタフェースは、MPXCR レジスタのMPXE ビットを1 にセットす ることで、エリア6、エリア7 をアドレス／データマルチプレクスI/O 空間に設定できます。 7.6.2 アドレス／データマルチプレクス アドレス／データマルチプレクスI/O 空間では、 データバスがアドレスバスとマルチプレクスされています。 表 7.4 にバス幅に対応するアドレス出力関係を示します。 表 7.4 アドレス／データマルチプレクス一覧 端子 バス幅 サイクル AD15 AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 アドレス A7 A6 A5 A4 A3 A2 A1 A0 － － － － － － － －8 ビット データ D15 D14 D13 D12 D11 D10 D9 D8 － － － － － － － － アドレス A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A016 ビット データ D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 7.6.3 データバス アドレス／データマルチプレクスI/O 空間のバス幅は、ABWCRA の ABW7、ABW6 ビットにより、当該エ リアを 8 ビットアクセス空間または16 ビット空間に設定できます。8 ビットアクセス空間に設定した場合はア ドレス／データともにAD15～AD8 が有効となり、16 ビットアクセス空間に設定した場合はアドレス／データ ともに AD15～AD0 が有効となります。アドレス／データマルチプレクスI/O 空間がアクセスされた場合にお いても、アドレスバスには対応するアドレスが出力されます。アクセスサイズとデータアライメントについて は、「7.5.1 データサイズとデータアライメント」 を参照してください。 7.6.4 アドレスホールド信号 アドレス／データマルチプレクスI/O 空間では、アドレスを取り込むタイミングを示すホールド信号（AH） が出力されます。AH 端子はAS 端子と出力端子が兼用になっています。外部アドレス空間をアドレス／デー タマルチプレクスI/O 空間に設定すると、AH 出力端子になります。アドレス／データマルチプレクスI/O 空 間に設定するまではAS 出力端子ですので注意してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-49 2012.09.14 7.6.5 基本タイミング アドレス／データマルチプレクスI/O インタフェースのバスサイクルは、アドレスサイクルとデータサイク ルからなります。データサイクルはABWCR、ASTCR、WTCRAH、RDNCR、CSACR による基本バスインタ フェースの設定に従います。 (1) 8 ビット・データ 2 ステートアクセス空間 図 7.21 に 8 ビット・データ2 ステートアクセス空間のバスタイミングを示します。8 ビットアクセス空間を アクセスするとき、アドレスバス、データバス共に上位側（AD15～AD8）を使用します。データサイクルに ウェイトステートを挿入することはできません。 Tma1 Tma2 T1 T2 Ǿ ࠬࡃࠬ࡟࠼ࠕ CSn AH RD HWR LWR AD15㨪AD8 AD15㨪AD8 ޓޤ1.ޓn=6ޔ7 ޓ2.ޓRDNn=0႐ว ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠼࡯࡝ ࠲࡯࠺ 図 7.21 8 ビット・データ2 ステートアクセス空間のバスタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-50 2012.09.14 (2) 8 ビット・データ 3 ステート 図 7.22 に 8 ビット・データ3 ステートアクセス空間のバスタイミングを示します。8 ビットアクセス空間を アクセスするとき、アドレスバス、データバス共に上位側（AD15～AD8）を使用します。データサイクルに ウェイトステートを挿入することができます。 ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠼࡯࡝ ࠲࡯࠺ Ǿ ࠬࡃࠬ࡟࠼ࠕ CSn AH RD HWR LWR AD15㨪AD8 AD15㨪AD8 ޤ1.ޓn=6ޔ7 2.ޓRDNn=0႐ว Tma1 Tma2 T1 T2 T3 図 7.22 8 ビット・データ3 ステートアクセス空間のバスタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-51 2012.09.14 (3) 16 ビット・データ 2 ステート 図 7.23～図 7.25 に 16 ビット・データ2 ステートアクセス空間のバスタイミングを示します。16 ビットア クセス空間をアクセスするとき、アドレスバスはすべてのバス（AD15～AD0）を使用し、偶数アドレスに対 してはデータバスは上位側（AD15～AD8）、奇数アドレスに対してはデータバスは下位側（AD7～AD0）を 使用します。データサイクルにウェイトステートを挿入することはできません。 ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠼࡯࡝ ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Ǿ CSn AH RD HWR LWR AD15㨪AD8 AD7㨪AD0 AD15㨪AD8 AD7㨪AD0 Tma1 Tma2 T1 T2 ޤ1.ޓn=6ޔ7 2.ޓRDNn=0႐ว 図 7.23 16 ビット・データ2 ステートアクセス空間のバスタイミング （偶数アドレスバイトアクセス）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-52 2012.09.14 ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠼࡯࡝ ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Ǿ CSn AH RD HWR LWR AD15㨪AD8 AD7㨪AD0 AD15㨪AD8 AD7㨪AD0 Tma1 Tma2 T1 T2 ޤ1.ޓn=6ޔ7 2.ޓRDNn=0႐ว 図 7.24 16 ビット・データ2 ステートアクセス空間のバスタイミング （奇数アドレスバイトアクセス）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-53 2012.09.14 ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠼࡯࡝ ࠲࡯࠺ ࠼࡯࡝ ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Ǿ CSn AH RD HWR LWR AD15㨪AD8 AD7㨪AD0 AD15㨪AD8 AD7㨪AD0 Tma1 Tma2 T1 T2 ޤ1.ޓn=6ޔ7 2.ޓRDNn=0႐ว 図 7.25 16 ビット・データ2 ステートアクセス空間のバスタイミング （ワードアクセス）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-54 2012.09.14 (4) 16 ビット・データ 3 ステートアクセス空間 図 7.26～図 7.28 に 16 ビット・データ3 ステートアクセス空間のバスタイミングを示します。16 ビットア クセス空間をアクセスするとき、アドレスバスはすべてのバス（AD15～AD0）を使用し、偶数アドレスに対 してはデータバスは上位側（AD15～AD8）、奇数アドレスに対してはデータバスは下位側（AD7～AD0）を 使用します。データサイクルにウェイトステートを挿入することができます。 ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠼࡯࡝ ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Ǿ AD15㨪AD8 AD7㨪AD0 AD15㨪AD8 AD7㨪AD0 HWR LWR CSn AH RD Tma1 T1 T2 T3Tma2 1.ޓn=6ޔ7 2.ޓRDNn=1႐ว ޤ 図 7.26 16 ビット・データ3 テートアクセス空間のバスタイミング （偶数アドレスバイトアクセス）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-55 2012.09.14 ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠼࡯࡝ ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Ǿ AD15㨪AD8 AD7㨪AD0 AD15㨪AD8 AD7㨪AD0 HWR LWR CSn AH RD Tma1 T1 T2 T3Tma2 1.ޓn=6ޔ7 2.ޓRDNn=1႐ว ޤ 図 7.27 16 ビット・データ3 テートアクセス空間のバスタイミング （奇数アドレスバイトアクセス）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-56 2012.09.14 ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠼࡯࡝ ࠲࡯࠺ ࠼࡯࡝ ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Ǿ AD15㨪AD8 AD7㨪AD0 AD15㨪AD8 AD7㨪AD0 HWR LWR CSn AH RD Tma1 T1 T2 T3Tma2 1.ޓn=6ޔ7 2.ޓRDNn=1႐ว ޤ 図 7.28 16 ビット・データ3 テートアクセス空間のバスタイミング （ワードアクセス）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-57 2012.09.14 7.6.6 ウェイト制御 (1) アドレスサイクル ADDEX ビットを1 にすることにより、Tma1 サイクルとTma2 サイクルの間にアドレスウェイトTmaw が 1 ステート挿入されます。図 7.29 にアドレスサイクルが3 サイクルになる場合のアクセスタイミング例を示し ます。 Ǿ ࠬࡃࠬ࡟࠼ࠕ ࠼࡯࡝ ࠲࡯࠺AD15㨪AD8 AD7㨪AD0 AD15㨪AD8 AD7㨪AD0 CSn AH RD HWR LWR ޤ1.ޓn=6ޔ7 2.ޓRDNn=0႐ว ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ Tma1 Tmaw Tma2 T1 T2 図 7.29 アドレスウェイトありのタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-58 2012.09.14 (2) データサイクル データサイクルには、基本バスインタフェースと同様にプログラムウェイトの挿入、WAIT 端子による端子 ウェイトの挿入が可能です。詳細は「7.5.4 ウェイト制御」 を参照してください。ウェイト制御の設定はアド レスサイクルに影響を与えません。 7.6.7 リードストローブ（RD）タイミング アドレス／データマルチプレクスI/O インタフェースでは基本バスインタフェースと同様にデータサイクル のリードストローブタイミングを変更することが可能です。詳細は「7.5.5 リードストローブ（RD）タイミ ング」を参照してください。図7.30 にリードストローブのタイミングを変更した場合のタイミング図を示し ます。 Ǿ ࠬࡃࠬ࡟࠼ࠕ AD15㨪AD8 AD15㨪AD8 RDNn=0 RDNn=1 ࠬ࡟࠼ࠕ ࠲࡯࠺ ࠼࡯࡝ ࠲࡯࠺ CSn AH RD RD Tma1 T1 T2Tma2 ޤn=6ޔ7 図 7.30 リードストローブタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-59 2012.09.14 7.6.8 データサイクルのチップセレクト（CS）アサート期間拡張 アドレス／データマルチプレクスI/O インタフェースでは、データサイクルの前後に拡張を挿入することが できます。詳細は「7.5.6 チップセレクト（CS ）アサート期間拡張」を参照してください。図 7.31 にデータ サイクルのチップセレクトアサート期間拡張タイミング例を示します。 ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ ࠬ࡟࠼ࠕ Ǿ CSn HWR LWR AH RD AD15㨪AD8 AD7㨪AD0 AD15㨪AD8 AD7㨪AD0 Tma1 Th T1 T2 TtTma2 ޤ1.ޓn=6ޔ7 2.ޓRDNn=0႐ว ࠼࡯࡝ ࠲࡯࠺ ࠼࡯࡝ ࠲࡯࠺ 図 7.31 データサイクルのチップセレクトアサート期間拡張タイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-60 2012.09.14 出力フローティング時間の大きい周辺LSI が、 接続されている同一エリアへの連続リードが発生した場合は、 周辺 LSI のデータ出力と本LSI のアドレス出力が衝突する可能性があります。この場合は、CS 拡張ステート をアクセスサイクルの後に挿入することにより、データ衝突を回避することができます。図 7.32 に動作例を 示します。バスサイクルA、バスサイクルB はともに同一エリアへのアドレス／データマルチプレクスI/O 空 間へのリードサイクルです。（a）はCS 拡張ステートを挿入しない場合で、出力フローティング時間の大きい 周辺 LSI のデータ出力と本LSI のアドレス出力の衝突が発生しています。これに対し（b）はCS 拡張ステート を挿入した場合で、データの衝突を回避しています。 CS Ǿ ࠬࡃࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ AH RD CS Ǿ ࠬࡃࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ AH RD ᤨ㑆ᄢ 㧔a㧕CSߒߥ࠻࡯࠹ࠬ 㧔CSXTn㧩0㧕 㧔CSXTn㧩1㧕 図 7.32 同一エリアのアドレス／データマルチプレクス I/O 空間連続リード

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-61 2012.09.14

7.7 DRAM インタフェース

本 LSI はエリア2～5 の外部空間をDRAM 空間に設定し、DRAM インタフェースを行うことができます。 DRAM インタフェースではDRAM を本 LSI と直結することができます。DRAMCR の RMTS2～RMTS0 ビッ トにより、2/4/8M バイトのDRAM 空間を設定できます。また、高速ページモードを利用したバースト動作を 行うことができます。 【注】 5V 版では DRAM インタフェースをサポートしていません。

7.7.1 DRAM 空間の設定

エリア 2～5 を DRAM 空間にするには、DRAMCR レジスタのRMTS2～RMTS0 ビットを設定します。表 7.5 にRMTS2～RMTS0 ビットの設定値とDRAM 空間の関係を示します。DRAM 空間は、1 エリア設定 （エリア2） 、 ができます。 表 7.5 RTMS2～RTMS0 の設定値とDRAM 空間の関係 RMTS2 RMTS1 RMTS0 エリア5 エリア4 エリア3 エリア2 0 1 通常空間 DRAM 空間 0 通常空間 DRAM 空間

1 DRAM 空間

0 連続シンクロナスDRAM 空間* 0 1 シンクロナスDRAM のモードレジスタ設定* 0 リザーブ（設定禁止） 1 連続DRAM 空間 【注】* H8S/2427 グループ、H8S/2425 グループではリザーブ（設定禁止）になります。 連続 DRAM 空間では、RAS2 が有効となります。また、バス幅、ウェイトステート数など連続DRAM 空間 のバス仕様は、エリア2 の設定に従います。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-62 2012.09.14 7.7.2 アドレスマルチプレクス DRAM 空間では、 ロウアドレスとカラムアドレスがマルチプレクスされます。 アドレスマルチプレクスでは、 DRAMCR のMXC2～MXC0 ビットによりロウアドレスのシフト量を選択します。表7.6 に MXC2～MXC0 の 設定値とシフト量の関係を示します。 DRAM インタフェースのときはMXC2 を 0 に設定してください。 表 7.6 MXC2～MXC0 とアドレスマルチプレクスの関係 ࠬ࡟࠼ࠕ 㧔⸳ቯ⑌ᱛ㧕 㧔⸳ቯ⑌ᱛ㧕 8࠻࠶ࡆA23㨪A16 A23㨪A16 A15 A14 A22 A23 A14 A14 A23 A15 A15 A15 A23㨪A16 A23㨪A16 A23㨪A16 A23㨪A16 9࠻࠶ࡆ 10࠻࠶ࡆ 11࠻࠶ࡆ ˜ ˜ ˜ ˜ ˜ ˜ A13 A21 A22 A23 A13 A12 A20 A21 A22 A23 A11 A19 A20 A21 A22 A10 A18 A19 A20 A21 A17 A18 A19 A20 A16 A17 A18 A19 A15 A16 A17 A18 A14 A15 A16 A17 A13 A14 A15 A16 A12 A13 A14 A15 A11 A12 A13 A14 A10 A11 A12 A13 ˜㧦Don't care A10 A11 A12 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 A10 A11 DRAMCR MXC2 MXC1 MXC0 ࡓ࡜ࠞ ࠬ࡟࠼ࠕ 7.7.3 データバス DRAM 空間に設定したエリアに対応するABWCR のビットを1 にセットすると当該エリアは8 ビットDRAM 空間となり、0 にクリアすると16 ビットDRAM 空間となります。16 ビットDRAM 空間では、×16 ビット構 成の DRAM を直結することができます。 8 ビット DRAM 空間では D15～D8 の上位側データバスが有効となり、16 ビットDRAM 空間では D15～D0 の上位側、下位側データバスが有効になります。 アクセスサイズとデータアライメントは基本バスインタフェースと同様ですので、「7.5.1 データサイズと データアライメント」を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-63 2012.09.14

7.7.4 DRAM インタフェース使用端子

表 7.7 に DRAM インタフェースで使用する端子と機能を示します。 表 7.7 DRAM インタフェース端子構成 端子 DRAM 設定時 名称 入出力 機能 HWR WE ライトイネーブル 出力 DRAM 空間アクセス時のライトイネーブル CS2 RAS2 ロウアドレスストローブ2 出力 エリア2 をDRAM 空間に設定したときのロウアドレ スストローブ／エリア2～5 を連続DRAM 空間に設定 したときのロウアドレスストローブ CS3 RAS3 ロウアドレスストローブ3 出力 エリア3 をDRAM 空間に設定したときのロウアドレ スストローブ CS4 RAS4 ロウアドレスストローブ4 出力 エリア4 をDRAM 空間に設定したときのロウアドレ スストローブ CS5 RAS5 ロウアドレスストローブ5 出力 エリア5 をDRAM 空間に設定したときのロウアドレ スストローブ UCAS UCAS アッパーカラムアドレス ストローブ 出力 16 ビットDRAM 空間アクセス時のアッパーカラムス トローブ／8 ビットDRAM 空間アクセス時のカラム アドレスストローブ LCAS LCAS ローアーカラムアドレス ストローブ 出力 16 ビットDRAM 空間アクセス時のローアーカラムア ドレスストローブ信号 RD、OE OE アウトプットイネーブル 出力 DRAM 空間アクセス時のアウトプットイネーブル WAIT WAIT ウェイト 入力 ウェイト要求信号 A15～A0 A15 ～A0 アドレス端子 出力 ロウアドレス/カラムアドレスのマルチプレクス出力 D15～D0 D15 ～D0 データ端子 入出力 データ入出力端子

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-64 2012.09.14 7.7.5 基本動作タイミング DRAM 空間の基本アクセスタイミングを図7.33 に示します。 基本タイミング4 ステートは、Tp（プリチャージサイクル）1 ステート、Tr（ロウアドレス出力サイクル） 1 ステート、Tc1、Tc2（カラムアドレス出力サイクル）2 ステートで構成されています。 Tp Ǿ RASn㧔CSn㧕 UCASޔLCAS WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tc2 ޤn㧩2㨪5 ࠬ࡟࠼ࠕ࠙ࡠ High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.33 DRAM 基本アクセスタイミング（RAST＝0、CAST＝0 の場合） DRAM 空間へのアクセス時、RD 信号は DRAM への OE 信号として出力されています。EDO ページモード を備えたDRAM を接続する際には、OE 信号を DRAM の（OE）端子に接続してください。また、DRAMCR レジスタのOEE ビットを1 にセットすることにより、DRAM 空間に対するOE 信号を専用のOE 端子から出 力することも可能です。この場合、DRAM 空間に対するOE 信号はRD 端子、（OE）端子の両方から出力さ れますが、DRAM 空間以外の外部リードサイクルではRD 端子のみが出力されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-65 2012.09.14 7.7.6 カラムアドレス出力サイクル制御 DRAMCR レジスタのCAST ビットを1 にセットすると、カラムアドレス出力サイクルを2 ステートから3 ステートへ変更することが可能です。接続するDRAM と本 LSI の動作周波数に応じて、CAS パルス幅などの 規定値が最適になるように設定してください。図 7.34 にカラムアドレス出力サイクルを3 ステートに設定し た場合のタイミング例を示します。 Tp Ǿ RASn㧔CSn㧕 UCASޔLCAS WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tc2 Tc3 ޤn㧩2㨪5 High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.34 カラムアドレス出力サイクル 3 ステートの場合のアクセスタイミング例 （RAST＝0 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-66 2012.09.14 7.7.7 ロウアドレス出力ステート制御 DRAMCR レジスタのRAST ビットを1 にセットすると、RAS 信号が Tr ステートの先頭からLow レベルと なり、RAS 信号の立ち下がりに対するロウアドレスのホールド時間とDRAM リードアクセス時間が変化しま す。接続するDRAM と本 LSI の動作周波数に応じて最適になるように設定してください。図 7.35 に RAS 信 号が Tr ステートの先頭からLow レベルとなる場合のタイミング例を示します。 Tp Ǿ RASn㧔CSn㧕 UCASޔLCAS WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tc2 ޤn㧩2㨪5 High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.35 RAS 信号が Tr ステートの先頭からLow レベルとなる場合のアクセスタイミング例 （CAST＝0 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-67 2012.09.14 ロウアドレスのホールド時間またはリード時のアクセス時間が必要な場合には、DRACCR のRCD1、RCD0 ビットを設定することにより、RAS 信号が Low レベルとなるTr サイクルと、カラムアドレスが出力される Tc1 サイクルの間にロウアドレスが出力保持されるステート （Trw） を1～3 ステート挿入することが可能です。 接続するDRAM と本 LSI の動作周波数に応じて、RAS 信号の立ち下がりエッジに対するロウアドレス信号の ホールド時間が最適になるように設定してください。図 7.36 に Trw を 1 ステートに設定したときのタイミン グを示します。 Tp Ǿ RASn㧔CSn㧕 UCASޔLCAS WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Tr Trw Tc1 Tc2 ޤn㧩2㨪5 High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.36 ロウアドレス出力保持ステート数が 1 ステート時のタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-68 2012.09.14 7.7.8 プリチャージステート制御 DRAM をアクセスするときには、RAS プリチャージ時間を確保する必要があります。本LSI では、DRAM 空間をアクセスするとき、Tp を必ず1 ステート挿入します。さらに、DRACCR の TPC1、TPC0 ビットの設定 により、Tp を 1 ステートから4 ステートの範囲で変更することができます。接続するDRAM と本 LSI の動作 周波数に応じて最適なTp サイクル数を設定してください。図 7.37 に Tp を 2 ステートとしたときのタイミン グを示します。TPC1、TPC0 ビットの設定は、リフレッシュサイクルのTp にも有効です。 Tp1 Ǿ RASn㧔CSn㧕 UCASޔLCAS WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Tp2 Tr Tc1 Tc2 ޤn㧩2㨪5 High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.37 プリチャージサイクル 2 ステート時のタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-69 2012.09.14 7.7.9 ウェイト制御 DRAM アクセスサイクルにウェイトステートを挿入する方法には、プログラムウェイトの挿入、WAIT 端子 による端子ウェイトの挿入の2 種類があります。 ウェイトステートは、DRAM 空間リードアクセス時にはCAS のアサート期間を引き延ばすように挿入され、 ライトアクセス時にはライトデータとCAS の立ち下がりエッジとのセットアップ時間を引き延ばすように挿 入されます。 (1) プログラムウェイトの挿入 DRAM 空間に設定されたエリアに対応するASTCR のビットが1 にセットされているとき、WTCR の設定に より、0～7 ステートのウェイトステートを自動的にTc1 ステートとTc2 ステートの間に挿入することができま (2) 端子ウェイトの挿入 BCR レジスタのWAITE ビットが1 にセットされ、 かつASTCR のビットが1 にセットされている場合、WAIT 端子によるウェイト入力が有効になります。この状態でDRAM 空間をアクセスすると、まずプログラムウェ イト（Tw）が挿入されます。Tc1 または Tw の最後のステートのφの立ち上がりのタイミングでWAIT 端子が Low レベルであると、さらにTw が挿入されます。WAIT 端子が Low レベルに保持されると、WAIT 端子が High レベルになるまでTw が挿入されます。 カラムアドレス出力サイクルが2 ステートのときのウェイトサイクル挿入タイミング例を図 7.38 に、3 ステ ートのときのウェイトサイクル挿入タイミング例を図 7.39 に示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-70 2012.09.14 ࡓ࡜ࠣࡠࡊ ࠆࠃߦ࠻ࠗࠚ࠙ Tp ࠬࡃࠬ࡟࠼ࠕ Ǿ ߪWAITޕߔ߹ߒ WAIT Tr Tc1 Tw Tw Tc2 WAITࠆࠃߦ n㧩2㨪5 RASn㧔CSn㧕 UCASޔLCAS UCASޔLCAS WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.38 ウェイトステート挿入タイミング例（カラムアドレス出力 2 ステートの場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-71 2012.09.14 ࡓ࡜ࠣࡠࡊ ࠆࠃߦ࠻ࠗࠚ࠙ Tp ࠬࡃࠬ࡟࠼ࠕ Ǿ ߪWAITޕߔ߹ߒ WAIT Tr Tc1 Tw Tw Tc2 Tc3 WAITࠆࠃߦ n㧩2㨪5 RASn㧔CSn㧕 UCASޔLCAS UCASޔLCAS WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.39 ウェイトステート挿入タイミング例（カラムアドレス出力 3 ステートの場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-72 2012.09.14 7.7.10 バイトアクセス制御 ×16 ビット構成のDRAM を接続するとき、バイトアクセスに必要な制御信号としてCAS2 本方式を使用す ることができます。図 7.40 に CAS2 本方式の制御タイミングを示します。また図 7.41 に CAS2 本方式の接続 例を示します。 Tp High-Z Ǿ RASn㧔CSn㧕 UCAS LCAS WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tc2 ޤn㧩2㨪5 High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.40 CAS2 本方式の制御タイミング （上位バイトライトアクセス時、RAST＝0、CAST＝0 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-73 2012.09.14 ᧄLSI ࠍ 10⸳ቯ㧕 RASn㧔CSn㧕 2CASᣇᑼ16M࠻࠶ࡆDRAM 1M˜16᭴ᚑ RAS UCAS UCAS LCAS LCAS HWR㧔WE㧕 WE RD㧔OE㧕 OE A9 A8 A10 A9 A8 A7 A7 A6 A6 A5 A5 A4 A4 A3 A3 A2 A2 A1 A1 A0 D15㨪D0 D15㨪D0 ౉ജ㧦A9㨪A0 ౉ജ㧦A9㨪A0(ޓޓޓޓޓޓޓޓޓޓ ޓ ޓޓޓ) 図 7.41 CAS2 本方式の接続例 7.7.11 バースト動作 DRAM には、 アクセスのたびにロウアドレスを出力してデータをアクセスするフルアクセス （ノーマルアク セス）の他に、同一のロウアドレスに対するアクセスが連続するとき、ロウアドレスを出力した後はカラムア ドレスを変更するだけでデータを高速にアクセス（バーストアクセス）できる高速ページモードを備えている ものがあります。DRAMCR の BE ビットを1 にセットすることにより、バーストアクセスを選択することが できます。 (1) バーストアクセス（高速ページモード） 図 7.42、図 7.43 にバーストアクセスの動作タイミングを示します。DRAM 空間へのアクセスサイクルが連 続したとき、前後のアクセスサイクルのロウアドレスが一致している間、CAS 信号とカラムアドレスの出力サ イクル（2 ステート）が連続して行われます。比較対象となるロウアドレスはDRAMCR の MXC2～MXC0 ビ ットにより設定します。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-74 2012.09.14 Tp Ǿ Tr Tc1 Tc2 Tc1 Tc2 RASn㧔CSn㧕 UCASޔLCAS WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ ޤn㧩2㨪5 High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.42 高速ページモードの動作タイミング（RAST ＝0、CAST＝0 の場合） Tp Ǿ Tr Tc1 Tc2 Tc3 Tc1 Tc2 Tc3 RASn㧔CSn㧕 UCASޔLCAS WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ ޤn㧩2㨪5 High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.43 高速ページモードの動作タイミング（RAST ＝0、CAST＝1 の場合） バーストアクセスのときにもウェイトステートを挿入してバスサイクルを引き延ばすことができます。ウェ イトステートの挿入方法、タイミングはフルアクセスのときと同様です。詳細は、「7.7.9 ウェイト制御」 を 参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-75 2012.09.14 (2) RAS ダウンモードと RAS アップモード バースト動作を選択しても、DRAM 空間へのアクセスが連続せず、 途中に他空間へのアクセスが入ってしま うことがあります。この場合、他空間がアクセスされている間も RAS 信号を Low レベルに保持しておくと、 次に DRAM 空間の同一ロウアドレスがアクセスされたときバースト動作を続けることができます。 (a) RAS ダウンモード RAS ダウンモードを選択するときは、DRAMCR のRCDM ビットと BE ビットをともに1 にセットしてくだ さい。DRAM 空間へのアクセスが途切れて他空間をアクセスしている間、RAS 信号を Low レベルに保持し、 次の DRAM 空間アクセスのロウアドレスと前のDRAM 空間アクセスのロウアドレスが一致したときに、 バー ストアクセスが行われます。図7.44 にRAS ダウンモードのタイミング例を示します。 ただし、以下の場合、RAS 信号は High レベルになります。

• リフレッシュ動作がRASダウン中に入る場合
• セルフリフレッシュが行われた場合
• ソフトウェアスタンバイモードへ遷移する場合
• 外部バスを解放する場合
• RCDMビット、またはBEビットを0にクリアした場合 また、RAS ダウン中に全モジュールクロックストップモードへ遷移すると、RAS が Low レベルの状態でク ロックが停止します。RAS が High レベルの状態で全モジュールクロックストップモードへ遷移したい場合に は、SLEEP 命令の実行の前にRCDM ビットを0 にクリアしてください。 ㅢᏱⓨ㑆 ࠼࡯࡝ DRAMⓨ㑆 ࠼࡯࡝ Tp Tr Tc1 Tc2 T1 T2 DRAM࠼࡯࡝ Tc1 Tc2 ޤn㧩2㨪5 Ǿ RASn㧔CSn㧕 UCASޔLCAS RD OE ࠬࡃ࠲࡯࠺ 図 7.44 RAS ダウンモードの動作タイミング例（RAST＝0、CAST＝0 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-76 2012.09.14 (b) RAS アップモード RAS アップモードを選択するときは、DRAMCR のRCDM ビットを 0 にクリアしてください。DRAM 空間 へのアクセスが途切れて他空間をアクセスするたびに、RAS 信号を High レベルに戻します。DRAM 空間が連 続している場合だけバースト動作が行われます。図 7.45 に RAS アップモードのタイミング例を示します。 ㅢᏱⓨ㑆 ࠼࡯࡝ DRAMⓨ㑆 ࠼࡯࡝ Tp Tr Tc1 Tc2 Tc1 Tc2 DRAM࠼࡯࡝ T1 T2 ޤn㧩2㨪5 Ǿ RASn㧔CSn㧕 UCASޔLCAS RD OE ࠬࡃ࠲࡯࠺ 図 7.45 RAS アップモードの動作タイミング例（RAST＝0、CAST＝0 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-77 2012.09.14 7.7.12 リフレッシュ制御 本 LSI は、DRAM のリフレッシュ制御機能を備えています。リフレッシュ方法は、CAS ビフォRAS（CBR） リフレッシュです。また、ソフトウェアスタンバイ状態に遷移するときにセルフリフレッシュを実行すること ができます。 リフレッシュ制御は、DRAMCR レジスタのRMTS2～RMTS0 ビットの設定により、いずれかのエリアを DRAM 空間に設定した場合に有効です。 (1) CAS ビフォ RAS（CBR）リフレッシュ CBR リフレッシュを選択するためには、REFCR の RFSHE ビットを 1 にセットしてください。 CBR リフレッシュでは、REFCR の RTCK2～RTCK0 ビットで選択した入力クロックによりRTCNT がカウ ントアップされ、RTCOR に設定した値と一致（コンペアマッチ）するとリフレッシュ制御が行われます。同 時に RTCNT はリセットされ、H'00 からカウントアップを再開します。すなわち、リフレッシュはRTCOR と RTCK2～RTCK0 ビットで決まる一定間隔で繰り返されます。 使用するDRAM のリフレッシュ間隔規定を満た すように、RTCOR と RTCK2～RTCK0 ビットの値を設定してください。 REFCR の RTCK2～RTCK0 ビットの設定を行うと、RTCNT のカウントアップが開始されます。このため、 RTCK2～RTCK0 ビットの設定を行う前に、RTCNT およびRTCOR の設定を行ってください。図7.46 にRTCNT の動作を、図 7.47 にコンペアマッチのタイミングを、図7.48 に CBR リフレッシュのタイミングをそれぞれ 示します。 また、REFCR の CBRM ビット＝0 を設定したとき、CBR リフレッシュ期間中には、DRAM 空間以外の外部 空間のアクセスを並行して行います。 RTCOR H'00 RTCNT 図 7.46 RTCNT の動作 RTCNT Ǿ N RTCOR N H'00 ޔ ߮ࠃ߅CMF࠻࠶ࡆ 図 7.47 コンペアマッチのタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-78 2012.09.14 TRp Ǿ CSn㧔RASn㧕 TRr TRc1 TRc2 UCASޔLCAS 図 7.48 CBR リフレッシュタイミング また、REFCR の RCW1、RCW0 ビットに設定することにより、RAS 信号が1 から 3 サイクル遅れて出力す ることが可能です。RAS 信号幅は、REFCR の RLW1、RLW0 ビットで調整してください。RCW1、RCW0、 RLW1、RLW0 ビットの設定は、リフレッシュのときのみ有効になります。図 7.49 に RCW1､RCW0 ビットを 設定したときのタイミングを示します。 TRp Ǿ CSn㧔RASn㧕 TRrw TRr TRc1 UCASޔLCAS TRc2 図 7.49 CBR リフレッシュタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-79 2012.09.14 使用するDRAM によっては、リフレッシュ期間中のWE 信号の変化を許可しないものがあります。その場 合、REFCR の CBRM ビットに 1 を設定してください。この場合、バスコントローラは適当なバスサイクルの 切れ目でリフレッシュサイクルを挿入します。CBRM ビットに1 を設定したときのタイミング例を図7.50 に 示します。このときCS 信号は制御対象外で、リフレッシュ期間に入る直前の値を保持します。 A23㨪A0 CS Ǿ AS RD HWR㧔WE㧕 CAS RAS ᦼ㑆 図 7.50 CBR リフレッシュタイミング例（CBRM＝1 のとき）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-80 2012.09.14 (2) セルフリフレッシュ DRAM には、スタンバイモードの一種として、DRAM 内部でリフレッシュタイミングとリフレッシュアド レスを生成するセルフリフレッシュモード（バッテリバックアップモード）を備えているものがあります。 セルフリフレッシュを選択するためには、REFCR の RFSHE ビットと SLFRF ビットを1 にセットしてくだ さい。その後、ソフトウェアスタンバイモードに遷移するためのSLEEP 命令を実行すると、図 7.51 に示すよ うに CAS 信号とRAS 信号が出力されDRAM はセルフリフレッシュモードに入ります。 ソフトウェアスタンバイモードを解除するとSLFRF ビットが0 にクリアされ、セルフリフレッシュモード が自動的に解除されます。ソフトウェアスタンバイモードに遷移する場合、CBR リフレッシュ要求があると CBR リフレッシュを実行した後セルフリフレッシュモードに入ります。 セルフリフレッシュモードを使用する場合、SBYCR レジスタのOPE ビットを0 にクリアしないでください。 TRp Ǿ TRr UCASޔLCAS WE㧔HWR㧕 RASn㧔CSn㧕 ޤn㧩2㨪5 High࡞ࡌ࡟ 図 7.51 セルフリフレッシュタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-81 2012.09.14 また、セルフリフレッシュモードを備えるDRAM の中には、セルフリフレッシュ直後のRAS 信号のプリチ ャージ時間が通常のプリチャージ時間よりも長いものが存在します。REFCR の TPCS2～TPCS0 ビットの設定 により、 セルフリフレッシュ直後のプリチャージ時間のみを通常のプリチャージ時間より、1～7 ステート増加 することが可能です。この場合、DRACCR の TPC1、TPC0 ビットの設定に従った通常のプリチャージが行わ れるので、この時間とあわせてセルフリフレッシュ後のプリチャージ時間が最適になるように設定してくださ い。図 7.52 にセルフリフレッシュ直後のプリチャージ時間を2 ステート増加した場合のタイミング例を示し ます。 DRAM࠻ࠗ࡜ TRc3 TRe4 TRp1 TRp2 Tp ࠕࠚ࠙࠻ࡈ࠰ ࠗࡃࡦ࠲ࠬ Tr Tc1 Tc2 ޤn㧩2㨪5 Ǿ RASn㧔CSn㧕 UCASޔLCAS OE㧔RD㧕 WE㧔HWR㧕 ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ High࡞ߴ࡟ 図 7.52 セルフリフレッシュ直後のプリチャージ時間を 2 ステート増加した場合のタイミング例 (3) リフレッシュと全モジュールクロックストップモード 本 LSI は、MSTPCRH の ACSE ビットを1 にセットし、すべての周辺モジュールのクロックを停止する設定 （MSTPCR＝H'FFFF、EXMSTPCR＝H'FFFF）か、もしくは8 ビットタイマだけを動作させる設定（MSTPCR ＝H'FFFE、EXMSTPCR＝H'FFFF） でSLEEP 命令を実行しスリープ状態へ遷移すると、 バスコントローラとI/O ポートもクロックを停止する全モジュールクロックストップモードへ遷移します。このモードでは、バスコン トローラもクロックが停止しますのでCBR リフレッシュも実行されません。外部にDRAM を接続して、スリ ープモードでDRAM のデータを保持したい場合には、MSTPCRH のACSE ビットを0 にクリアしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-82 2012.09.14

7.7.13 DMAC および EXDMAC のシングルアドレス転送モードとDRAM

インタフェース DRAM インタフェースでバーストモードを設定したとき、DRAMCR のDDS、EDDS ビットによってDACK、 EDACK 出力タイミングを選択します。 また、 同時にDMAC およびEXDMAC シングルアドレスモードでDRAM 空間をアクセスする場合に、バーストアクセスを行うか行わないかを選択します。 【注】 H8S/2425 グループではEXDMAC をサポートしていません。 (1) DDS ＝1 または EDDS＝1 のとき バスマスタによらず、アドレスのみを判定してバーストアクセスを行います。また、DACK、EDACK 出力 タイミングはDRAM インタフェースの場合Tc1 ステートからLow レベルになります。 図 7.53 に DDS＝1 またはEDDS＝1 のときのDRAM インタフェース時のDACK、EDACK 出力タイミング を示します。 Tp Ǿ RASn㧔CSn㧕 UCASޔLCAS WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ DACKߪߚ߹EDACK ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tc2 ޤn㧩2㨪5 High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.53 DDS＝1 またはEDDS＝1 の場合の DACK、EDACK 出力タイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-83 2012.09.14 (2) DDS ＝0 または EDDS＝0 のとき DMAC またはEXDMAC シングルアドレス転送モードでDRAM 空間をアクセスしたとき、必ずフルアクセ ス（ノーマルアクセス）を行います。また、DACK、EDACK 出力タイミングは、DRAM インタフェースの場 合 Tr ステートからLow レベルになります。 DMAC またはEXDMAC シングルアドレス転送モード以外でDRAM 空間をアクセスする場合には、バース トアクセスが可能です。 図 7.54 に、DDS＝0 またはEDDS＝0 のときの、DRAM インタフェース時のDACK、EDACK 出力タイミン グを示します。 Tp Ǿ RASn㧔CSn㧕 UCASޔLCAS WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ WE㧔HWR㧕 OE㧔RD㧕 ࠬࡃ࠲࡯࠺ DACKߪߚ߹EDACK ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tc2 ޤn㧩2㨪5 Tc3 High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.54 DDS＝0 またはEDDS＝0 の場合の DACK、EDACK 出力タイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-84 2012.09.14 7.8 シンクロナス DRAM インタフェース H8S/2427R は、エリア2～5 の外部空間を連続シンクロナスDRAM 空間に設定し、シンクロナスDRAM イ ンタフェースを行うことができます。 シンクロナスDRAM インタフェースでは、DRAMCR レジスタのRMTS2 ～RMTS0 ビットの設定により、8M バイトまでのシンクロナスDRAM を本 LSI と直結することができます。 CAS レイテンシ1～4 のシンクロナスDRAM を接続することが可能です。 【注】 H8S/2427 グループ、H8S/2425 グループではシンクロナス DRAM インタフェースをサポートしていません。 7.8.1 連続シンクロナス DRAM 空間の設定 エリア 2～5 を連続シンクロナスDRAM 空間にするには、DRAMCR の RMTS2～RMTS0 ビットを設定しま す。RMTS2～RMTS0 ビットの設定値とシンクロナスDRAM 空間の関係を表 7.8 に示します。シンクロナス DRAM インタフェースは、連続エリア設定（エリア2～5）となります。 表 7.8 RMTS2～RMTS0 の設定値とシンクロナスDRAM 空間の関係 RMTS2 RMTS1 RMTS0 エリア5 エリア4 エリア3 エリア2 0 0 1 通常空間 DRAM 空間 1 0 通常空間 DRAM 空間 1 0 0 連続シンクロナスDRAM 空間 1 シンクロナスDRAM モード設定 1 0 リザーブ（設定禁止） 1 連続DRAM 空間 連続シンクロナスDRAM 空間では、CS2、CS3、CS4 端子を RAS、CAS、WE 信号として使用します。また、 DRAM の OE 端子を CKE 信号として使用し、CS5 端子をシンクロナスDRAM 専用クロック（SDRAMφ）と して使用します。連続シンクロナスDRAM 空間のバス仕様は、エリア2 の設定に従います。連続シンクロナ ス DRAM 空間に対する端子ウェイト、プログラムウェイトは無効となります。 RAS、CAS、WE およびカラムアドレスの上位に出力されるアドレスプリチャージ設定コマンド （Precharge-sel）を組み合わせることにより、シンクロナスDRAM に対するコマンドが指定されます。 本 LSI がサポートするコマンドは、NOP、オートリフレッシュ（REF）、セルフリフレッシュ（SELF）、全 バンクプリチャージ（PALL）、ロウアドレスストローブ・バンクアクティブ（ACTV）、リード（READ）、 ライト（WRIT）、モードレジスタ書き込み（MRS）です。バンク制御を行うコマンドは使用できません。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-85 2012.09.14 7.8.2 アドレスマルチプレクス 連続シンクロナスDRAM 空間では、ロウアドレスとカラムアドレスがマルチプレクスされます。アドレス マルチプレクスでは、DRAMCR の MXC2～MXC0 ビットによりロウアドレスのシフト量を選択します。また、 カラムアドレスの上位にアドレスプリチャージ設定コマンド（Precharge-sel）を出力することができます。表 7.9 に MXC2～MXC0 ビットの設定値とシフト量の関係を示します。 シンクロナスDRAM インタフェースのと きは MXC2 ビットに1 を設定してください。 表 7.9 MXC2～MXC0 とアドレスマルチプレクスの関係 ࠬ࡟࠼ࠕ 㧔⸳ቯ⑌ᱛ㧕 㧔⸳ቯ⑌ᱛ㧕 8࠻࠶ࡆA23㨪A16 A23㨪A16 A15 A14 A22 A23 A14 A14 A23 A15 A15 A15 P P P P P P P P P P P P P P P P P PP P P P A23㨪A16 A23㨪A16 A23㨪A16 A23㨪A16 A23㨪A16 A23㨪A16 A23㨪A16 9࠻࠶ࡆ 10࠻࠶ࡆ 11࠻࠶ࡆ A13 A21 A22 A23 A13 A12 A20 A21 A22 A23 A11 A19 A20 A21 A22 A10 A18 A19 A20 A21 A17 A18 A19 A20 A16 A17 A18 A19 A15 A16 A17 A18 A14 A15 A16 A17 A13 A14 A15 A16 A12 A13 A14 A15 A11 A12 A13 A14 A10 A11 A12 A13 ˜㧦Don't care P 㧦Precharge-sel A10 A11 A12 A9A10 A10 A11 A10 A11 DRAMCR ˜˜0 MXC2 MXC1 MXC0 ࡓ࡜ࠞ ࠬ࡟࠼ࠕ 7.8.3 データバス 連続シンクロナスDRAM 空間に設定した場合、ABWCR レジスタのABW2 ビットを1 にセットするとエリ ア2～5 は8 ビット連続シンクロナスDRAM 空間となり、0 にクリアすると16 ビット連続シンクロナスDRAM 空間となります。16 ビット連続シンクロナスDRAM 空間では、×16 ビット構成のシンクロナスDRAM を直 結することができます。 8 ビット連続シンクロナスDRAM 空間では D15～D8 の上位側データバスが有効となり、16 ビット連続シン クロナスDRAM 空間ではD15～D0 の上位側、下位側データバスが有効になります。 アクセスサイズとデータアライメントは基本バスインタフェースと同様ですので、「7.5.1 データサイズと データアライメント」を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-86 2012.09.14 7.8.4 シンクロナス DRAM インタフェース使用端子 表 7.10 にシンクロナスDRAM インタフェースで使用する端子と機能を示します。 CKE 信号を出力する場合にはDRAMCR レジスタのOEE ビットを1 にセットしてください。 表 7.10 シンクロナス DRAM インタフェース端子構成 端子 シンクロナス DRAM 設定時 名称 入出力 機 能 CS2 RAS ロウアドレス ストローブ 出力 エリア2～5 を連続シンクロナスDRAM 空間に設定したときの ロウアドレスストローブ CS3 CAS カラムアドレス ストローブ 出力 エリア2～5 を連続シンクロナスDRAM 空間に設定したときの カラムアドレスストローブ CS4 WE ライトイネーブル 出力 エリア2～5 を連続シンクロナスDRAM 空間に設定したときの ライトイネーブル CS5 SDRAMφ クロック 出力 シンクロナスDRAM 専用クロック OE CKE クロックイネーブル 出力 エリア2～5 を連続シンクロナスDRAM 空間に設定したときの クロックイネーブル UCAS DQMU アッパーデータ マスクイネーブル 出力 16 ビット連続シンクロナスDRAM 空間アクセス時のアッパー データマスクイネーブル／8 ビット連続シンクロナスDRAM 空 間アクセス時のデータマスクイネーブル LCAS DQML ローアーデータ マスクイネーブル 出力 16 ビット連続シンクロナスDRAM 空間アクセス時のローアー データマスクイネーブル A15～A0 A15 ～A0 アドレス端子 出力 ロウアドレス／カラムアドレスのマルチプレクス出力端子 D15～D0 D15 ～D0 データ端子 入出力 データ入出力端子

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-87 2012.09.14 7.8.5 シンクロナス DRAM 専用クロック CS5 端子よりシンクロナス専用クロック（SDRAMφ）が出力されます。SDRAMφはφと同相タイミングで 出力されます。φとSDRAMφの関係を図 7.55 に示します。 SDRAMǾ tcyc Ǿ 図 7.55 φ とSDRAMφの関係 7.8.6 基本動作タイミング 基本タイミングは Tp（プリチャージサイクル）1 ステート、Tr（ロウアドレス出力サイクル）1 ステート、 Tc1、Tc2（カラムアドレス出力サイクル）2 ステートで構成されています。 エリア 2～5 を連続シンクロナスDRAM 空間に設定した場合、BCR の WAITE ビット、DRAMCR の RAST、 CAST、RCDM ビット、REFCR の CBRM ビットの設定は無視されます。 シンクロナスDRAM の基本タイミングを図7.56 に示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-88 2012.09.14 SDRAMǾ RAS CAS WE CKE PALL ACTV READ NOP DQMUޔDQML ࠬࡃ࠲࡯࠺ Precharge-selࠬ࡟࠼ࠕ࠙ࡠ High࡞ࡌ࡟ RAS CAS WE CKE PALL ACTV NOP WRIT DQMUޔDQML ࠬࡃ࠲࡯࠺ High࡞ࡌ࡟ Tp Tr Tc1 Tc2 図 7.56 シンクロナス DRAM 基本アクセスタイミング（CAS レイテンシ1 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-89 2012.09.14

7.8.7 CAS レイテンシ制御

CAS レイテンシの制御はWTCRB の W22～W20 ビットの設定で行います。 シンクロナスDRAM の設定によ り、表7.11 のようにCAS レイテンシ数を設定してください。 設定に応じて、CAS レイテンシ制御サイクル （Tcl） が挿入されます。このときASTCR のAST2 ビットの設定に関係なくWTCRB レジスタの設定が可能です。例 として CAS レイテンシ3 のシンクロナスDRAM を接続したときのCAS レイテンシ制御タイミングを図 7.57 に示します。 W22～W20 の初期値はH'7 となっていますので、接続するシンクロナスDRAM の CAS レイテンシにあわせ て設定してください。 表 7.11 CAS レイテンシの設定 W22 W21 W20 説 明 CAS レイテンシ制御サイクル挿入数 0 0 0 CAS レイテンシ1 のシンクロナスDRAM を接続 0 ステート

1 CAS レイテンシ2 のシンクロナスDRAM を接続 1 ステート

1 0 CAS レイテンシ3 のシンクロナスDRAM を接続 2 ステート

1 CAS レイテンシ4 のシンクロナスDRAM を接続 3 ステート

1 0 0 リザーブ（使用禁止） ― 1 リザーブ（使用禁止） ― 1 0 リザーブ（使用禁止） ― 1 リザーブ（使用禁止） ―

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-90 2012.09.14 Tp SDRAMǾ RAS CAS WE CKE PALL ACTV READ NOP DQMUޔDQML ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tcl1 Tcl2 Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ High࡞ࡌ࡟ RAS CAS WE CKE PALL ACTV NOP NOPWRIT DQMUޔDQML ࠬࡃ࠲࡯࠺ High࡞ࡌ࡟ 図 7.57 CAS レイテンシ制御タイミング（SDWCD＝0、CAS レイテンシ3 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-91 2012.09.14 7.8.8 ロウアドレス出力ステート制御 ACTV コマンドから次のREAD/WRIT コマンドまでのコマンド間隔規定を満たすことができない場合には、 DRACCR のRCD1、RCD0 ビットを設定することにより、ACTV コマンドが出力されるTr サイクルとカラム アドレスが出力されるTc1 サイクルの間にNOP コマンドが出力されるステート（Trw）を 1～3 ステート挿入 することが可能です。接続するシンクロナスDRAM と本 LSI の動作周波数に応じて、ウェイト時間が最適に なるように設定してください。図7.58 に Trw を 1 ステート設定したときのタイミングを示します。 Tp SDRAMǾ RAS CAS WE CKE PALL ACTV NOP READ NOP DQMUޔDQML ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Tr Trw Tc1 Tcl Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ High࡞ࡌ࡟ RAS CAS WE CKE PALL ACTV NOP NOP WRIT DQMUޔDQML ࠬࡃ࠲࡯࠺ High࡞ࡌ࡟ 図 7.58 ロウアドレス出力保持ステート数が 1 ステート時のタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-92 2012.09.14 7.8.9 プリチャージステート数 PALL コマンドから次のACTV/REF コマンドまでの間隔規定を満たすことができない場合には、DRACCR の TPC1、TPC0 ビットを設定することにより、Tp サイクルを1 ステートから4 ステートの範囲で変更するこ とができます。 接続するシンクロナスDRAM と本 LSI の動作周波数に応じて最適なTp サイクル数を設定して ください。図 7.59 に Tp を 2 ステートとしたときのタイミングを示します。 TPC1、TPC0 ビットの設定は、リフレッシュサイクルのTp にも有効です。 Tp1 SDRAMǾ RAS CAS WE CKE PALL NOP ACTV READ NOP DQMUޔDQML ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Tp2 Tr Tc1 Tcl Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ High࡞ࡌ࡟ RAS CAS WE CKE PALL NOP NOP ACTV NOP WRIT DQMUޔDQML ࠬࡃ࠲࡯࠺ High࡞ࡌ࡟ 図 7.59 プリチャージサイクル 2 ステート時のタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-93 2012.09.14 7.8.10 ライトサイクル時のバスサイクル制御 DRACCR のSDWCD ビットを 1 にセットすると、 シンクロナスDRAM のライトアクセス時にWTCRB によ り挿入されるCAS レイテンシ制御サイクル（Tcl）を無効にすることができます。CAS レイテンシ制御サイク ルを無効にするとシンクロナスDRAM のリードアクセスに比べ、ライトアクセスのサイクル数を減らすこと ができます。CAS レイテンシ制御サイクルを無効としたときのライトアクセスタイミング例を図7.60 に示し ます。 Tp SDRAMǾ RAS CAS WE CKE PALL ACTV WRITNOP DQMUޔDQML ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ High࡞ࡌ࡟ 図 7.60 CAS レイテンシ制御サイクルを無効にしたときのライトアクセスタイミング例 （SDWCD＝1 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-94 2012.09.14 7.8.11 バイトアクセス制御 ×16 ビット構成のシンクロナスDRAM を接続するとき、DQMU、DQML を制御してバイトアクセスを行う ことができます。 図 7.61、図 7.62 に DQM の制御タイミングを示します。また図 7.63 に DQMU、DQML によりバイト制御 を行うときの接続例を示します。 Tp SDRAMǾ RAS CAS WE CKE PALL ACTV NOP NOP WRIT DQMU DQML ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tcl Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.61 DQMU、DQML による制御タイミング （上位バイトライトアクセス時、SDWCD＝0 の場合、CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-95 2012.09.14 Tp SDRAMǾ RAS CAS WE CKE PALL ACTV READ NOP DQMU DQML ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tcl Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ High࡞ࡌ࡟ High࡞ࡌ࡟ 図 7.62 DQMU、DQML による制御タイミング （下位バイトリードアクセス時、CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-96 2012.09.14 ᧄLSI ࠍ 8⸳ቯ㧕 CS2㧔RAS㧕 CS3㧔CAS㧕 CS4㧔WE㧕 1M˜16࠻࠶ࡆ ˜4᭴ᚑ RAS CAS WE UCAS㧔DQMU㧕 LCAS㧔DQML㧕 A9 A8 A10 A9 A8 A7 A12 A11 㧔1ޕࠎߖ߹߈ߢߪߣߎ߁ 㧔2) CKEߣCS㔚Ḯᛩ౉ᤨ1ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒߣ A21 A12㧔BS0㧕 A23 A13㧔BS1㧕 CS5 㧔SDRAMǾ㧕 CLK DQML DQMU A11 A10 A7 A6 A6 A5 A5 A4 A4 A3 A3 A2 A2 A1 I/O PORT D15㨪D0 DQ15㨪DQ0 OE㧔CKE㧕 CKE CS ౉ജ㧦A11㨪A0 ౉ജ㧦A7㨪A0 㧦 A13/A12 図 7.63 DQMU、DQML によるバイト制御の接続例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-97 2012.09.14 7.8.12 バースト動作 シンクロナスDRAM では、アクセスのたびにロウアドレスを出力してデータをアクセスするフルアクセス （ノーマルアクセス）のほかに、同一のロウアドレスに対するアクセスが連続するとき、ロウアドレスを出力 した後はカラムアドレスを変更するだけでデータを高速にアクセスできるバーストアクセスがあります。 DRAMCR のBE ビットを1 にセットすることにより、バーストアクセスを選択することができます。 シンクロナスDRAM をリードする際のDQM は常に2 サイクルのレイテンシがあります。 このために、CAS レイテンシを1 に設定してREAD コマンドを発行する場合、2 回目以降のカラムアドレスに対してTc1 サイク ルを直ちに行うと、Tc2 サイクルのデータ出力に対するDQM 信号の指定が行えません。したがって、CAS レ イテンシ1 のシンクロナスDRAM を接続するときは、BE ビットを1 に設定しないでください。 (1) バーストアクセスの動作タイミング 図 7.64 にバーストアクセスの動作タイミングを示します。連続シンクロナスDRAM 空間へのアクセスサイ クルが連続したとき、前後のアクセスサイクルのロウアドレスが一致している間、カラムアドレスの出力サイ クルが連続して行われます。比較対象となるロウアドレスはDRAMCR レジスタのMXC2～MXC0 ビットによ り設定します。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-98 2012.09.14 Tp SDRAMǾ RAS CAS WE CKE PALL ACTV READ READNOP NOP DQMUޔDQML ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tcl Tc2 Tc1 Tcl Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ High࡞ࡌ࡟ RAS CAS WE CKE PALL ACTV NOP NOP NOPWRIT WRIT DQMUޔDQML ࠬࡃ࠲࡯࠺ High࡞ࡌ࡟ 図 7.64 バーストアクセスの動作タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-99 2012.09.14 (2) RAS ダウンモード バースト動作を選択していても、連続シンクロナスDRAM 空間へのアクセスが連続せず、途中に他空間へ のアクセスが入ってしまうことがあります。この場合、他空間がアクセスされている間もロウアドレスのアク ティブ状態が保持され、DRAM の RAS ダウンモードと同様にACTV コマンドを発生せずにリードまたはライ トコマンドを発行することができます。 DRAMCR のBE ビットを1 にセットすると、RCDM ビットの設定によらずRAS ダウンモードが選択されま す。DRAM の RAS アップモードに相当する動作は本LSI ではサポートしていません。 図 7.65 に RAS ダウンモードのタイミング例を示します。ただし、以下の状態に遷移した場合、次の連続シ ンクロナスDRAM 空間のアクセスはフルアクセスとなります。

• リフレッシュ動作がRASダウン中に入る場合
• セルフリフレッシュが行われた場合
• ソフトウェアスタンバイモードへ遷移する場合
• 外部バスを開放する場合
• BEビットを0にクリアした場合
• シンクロナスDRAMのモードレジスタ設定を行った場合 各バンクをアクティブ状態にしておける時間に制限のあるシンクロナスDRAM が存在します。この場合、 プログラムの実行によってこの値を守る周期で、別のロウアドレスにアクセスする保証がない場合（ソフトウ ェアスタンバイ、スリーブなど）、オートリフレッシュまたはセルフリフレッシュを行う設定にし、各バンク の最大アクティブ状態時間の制約を満たす必要があります。リフレッシュを使用しない場合には、所定時間以 上各バンクがアクティブ状態にとどまらない工夫をプログラムで行う必要があります。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-100 2012.09.14 Tp ࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ Tr Tc1 Tcl Tc2 Tc1 Tc2 ࠬ࠽ࡠࠢࡦࠪDRAM ࠼࡯࡝ T2 TclT1 RAS CAS WE CKE High࡞ࡌ࡟ PALL ACTV READ NOP NOPREAD DQMUޔDQML Precharge-selࠬ࡟࠼ࠕ࠙ࡠ SDRAMǾ 図 7.65 RAS ダウンモードの動作タイミング例 （BE＝1、CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-101 2012.09.14 7.8.13 リフレッシュ制御 本 LSI は、シンクロナスDRAM のリフレッシュ制御機能を備えています。リフレッシュ方法は、オートリ フレッシュです。また、ソフトウェアスタンバイ状態に遷移するときにセルフリフレッシュを実行することが できます。 リフレッシュ制御は、DRAMCR の RMTS2～RMTS0 ビットの設定により、 連続シンクロナスDRAM 空間に設定した場合に有効です。 (1) オートリフレッシュ オートリフレッシュを選択するためには、REFCR の RFSHE ビットを 1 にセットしてください。 オートリフレッシュでは、REFCR の RTCK2～RTCK0 ビットで選択した入力クロックにより、RTCNT がカ ウントアップされ、RTCOR に設定した値と一致（コンペアマッチ）すると、リフレッシュ制御が行われます。 同時に RTCNT はリセットされ、H'00 からカウントアップを再開します。すなわち、リフレッシュはRTCOR と RTCK2～RTCK0 ビットで決まる一定間隔で繰り返されます。使用するシンクロナスDRAM のリフレッシ ュ間隔規定を満たすように、RTCOR とRTCK2～RTCK0 ビットの値を設定してください。 RTCK2～RTCK0 ビットの設定を行うと、RTCNT のカウントアップが開始されます。このため、RTCK2～ RTCK0 ビットの設定を行う前に、RTCNT および RTCOR の設定を行ってください。図 7.66 にオートリフレッ シュのタイミングを示します。 リフレッシュカウンタの動作はDRAM インタフェースと同様ですので、詳細は「7.7.12 リフレッシュ制 御」を参照してください。 また、連続シンクロナスDRAM 空間を設定したときは、REFCR レジスタのCBRM ビットの設定は無視さ れるため、オートリフレッシュと連続シンクロナスDRAM 空間以外の外部空間アクセスを並行して行うこと はできません。 TRp SDRAMǾ RAS CAS WE CKE PALL NOP REF ࠬࡃࠬ࡟࠼ࠕ TRr TRc1 TRc2 Precharge-sel High࡞ࡌ࡟ 図 7.66 オートリフレッシュタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-102 2012.09.14 PALL コマンドからREF コマンドまでの間隔規定を満たすことができない場合には、REFCR のRCW1、RCW0 ビットを設定することにより、DRACCR の TPC1、TPC0 ビットで設定されるTRp サイクルに続き、1 ステート から 3 ステートの範囲でウェイトステートを挿入することができます。 接続するシンクロナスDRAM と本 LSI の動作周波数に応じて最適なウェイト数を設定してください。図 7.67 にウェイトを1 ステート挿入したとき のタイミングを示します。リフレッシュサイクルにおいてもDRACCR の TPC1、TPC0 ビットの設定は有効に なるため、プリチャージサイクル数に続きRCW1、RCW0 ビットによりさらにコマンド間隔を引き延ばすこと ができます。 TRp1 SDRAMǾ RAS CAS WE CKE PALL NOP REF NOP ࠬࡃࠬ࡟࠼ࠕ TRp2 TRrw TRr TRc1 TRc2 Precharge-sel High࡞ࡌ࡟ 図 7.67 オートリフレッシュタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-103 2012.09.14 REF コマンドから次のACTV までの間隔規定を満たすことのできない場合には、REFCR の RLW1、RLW0 ビットを設定することにより、リフレッシュサイクルに1 ステートから3 ステートの範囲でウェイトステート を挿入することができます。接続するシンクロナスDRAM と本 LSI の動作周波数に応じて最適なウェイト数 を設定してください。図 7.68 に 1 ステートのウェイトを挿入したときのタイミングを示します。 TRp SDRAMǾ RAS CAS WE CKE PALL REF NOP ࠬࡃࠬ࡟࠼ࠕ TRr TRr1 TRcw TRc2 Precharge-sel High࡞ࡌ࡟ 図 7.68 オートリフレッシュタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-104 2012.09.14 (2) セルフリフレッシュ シンクロナスDRAM には、スタンバイモードの一種として、シンクロナスDRAM 内でリフレッシュタイミ ングとリフレッシュアドレスを生成するセルフリフレッシュモード（バッテリバックアップモード）を備えて いるものがあります。 セルフリフレッシュを選択するためには、REFCR のRFSHE ビットを 1 にセットしてください。その後、ソ フトウェアスタンバイモードに遷移するためのSLEEP 命令を実行すると、図 7.69 に示すようにSELF コマン ドが発行されます。 ソフトウェアスタンバイモードを解除すると、REFCR の SLFRF ビットが0 にクリアされ、セルフリフレッ シュモードが自動的に解除されます。ソフトウェアスタンバイモードに遷移する場合、オートリフレッシュ要 求があると、オートリフレッシュを実行した後セルフリフレッシュモードに入ります。 セルフリフレッシュモードを使用する場合、SBYCR レジスタのOPE ビットを0 にクリアしないでください。 TRp SDRAMǾ Precharge-sel ࠬࡃࠬ࡟࠼ࠕ TRr CAS WE CKE RAS NOPSELFPALL 図 7.69 セルフリフレッシュタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-105 2012.09.14 また、セルフリフレッシュモードを備えるシンクロナスDRAM の中には、セルフリフレッシュの解除から 次のコマンドまでの間隔規定のあるものが存在します。REFCR の TPCS2～TPCS0 ビットを設定することによ り、セルフリフレッシュ解除後のプリチャージ時間より1～7 ステート増加することが可能です。この場合に も、DRACCR の TPC1、TPC0 ビットの設定に従った通常のプリチャージが行われるので、この時間とあわせ てセルフリフレッシュ後のプリチャージ時間が最適になるように設定してください。図7.70 にセルフリフレ ッシュ直後のプリチャージ時間を2 ステート増加した場合のタイミング例を示します。 TRc2 SDRAMǾ RAS CAS WE CKE NOP PALL NOPACTV WRIT NOP DQMUޔDQML ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ TRc3 TRp1 TRp2 Tp Tr Tc1 Tcl Tc2 ࠬ࡟࠼ࠕ ࡓ࡜ࠞ Precharge-sel࠙ࡠ ࠬ࡟࠼ࠕ ࠕࠚ࠙࠻ࡈ࠰ ࠗࡃࡦ࠲ࠬ 図 7.70 セルフリフレッシュ直後のプリチャージ時間を 2 ステート増加した場合のタイミング例 （TPCS2～TPCS0＝H'2、TPC1＝0、TPC0＝0、CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-106 2012.09.14 (3) リフレッシュと全モジュールクロックストップモード 本 LSI は MSTPCRH レジスタのACSE ビットを1 にセットし、 すべての周辺モジュールのクロックを停止す る設定 （MSTPCR＝H'FFFF、EXMSTPCR＝H'FFFF）か、もしくは8 ビットタイマだけを動作させる設定 （MSTPCR ＝HFFFE、EXMSTPCR＝H'FFFF）でSLEEP 命令を実行しスリープ状態へ遷移すると、バスコントローラとI/O ポートもクロックを停止する全モジュールクロックストップモードへ遷移します。 このモードではバスコントローラもクロックが停止しますので、オートリフレッシュも実行されません。外 部にシンクロナスDRAM を接続し、 スリープモードを行う場合にはMSTPCR レジスタのACSE ビットを0 に クリアしてください。 (4) ソフトウェアスタンバイ 通常のソフトウェアスタンバイに遷移するときPLL コマンドは出力されません。したがってシンクロナス DRAM を接続してソフトウェアスタンバイを行う場合にはセルフリフレッシュを設定してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-107 2012.09.14 7.8.14 シンクロナス DRAM のモードレジスタ設定 シンクロナスDRAM を使用するためには、パワーオン後、モードの設定を行う必要があります。モードの 設定は DRAMCR の RMTS2～RMTS0 ビットをH'5 に設定し、 シンクロナスDRAM モードレジスタの設定を有 効にします。その後、連続シンクロナスDRAM 空間をバイトアクセスします。シンクロナスDRAM モードレ ジスタに設定したい値をX とすると、8 ビットバス構成のシンクロナスDRAM では H'400000+X 番地の連続シ ンクロナスDRAM 空間に、16 ビットバス構成のシンクロナスDRAM では H'400000+2X 番地の連続シンクロ ナス DRAM 空間に書き込みを行うことで値X がシンクロナスDRAM のモードレジスタに設定されます。 シンクロナスDRAM のモードレジスタ設定値はMRS コマンド発行時点のアドレス信号の値が取り込まれま 本 LSI はシンクロナスDRAM のバーストリード／バーストライトのモードは対応していません。シンクロ ナス DRAM のモードレジスタを設定する際は、バーストリード／シングルライトを設定し、バースト長は1 としてください。シンクロナスDRAM のモード設定タイミングを図 7.71 に示します。 Tp SDRAMǾ RAS CAS WE CKE PALL MRS NOP NOP ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tc2 ⸳ቯ୯ ⸳ቯ୯Precharge-sel High࡞ࡌ࡟ 図 7.71 シンクロナス DRAM モード設定タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-108 2012.09.14

7.8.15 DMAC および EXDMAC のシングルアドレス転送モードとシンクロナスDRAM

インタフェース シンクロナスDRAM インタフェースでバーストモードに設定したとき、DRAMCR の DDS、EDDS ビットに よって DACK、EDACK 出力タイミングを選択します。また、同時にDMAC および EXDMAC シングルアドレ スモードで連続シンクロナスDRAM 空間をアクセスする場合に、必ずフルアクセス（ノーマルアクセス）を 行うかバーストアクセスを許可するか選択します。また、DDS、EDDS ビットの設定によらず、リードデータ の確定時間をクロックサスペンドモードにより拡張することができます。 (1) DACK または EDACK の出力タイミング

• DDS ＝1 またはEDDS＝1 のとき バスマスタによらず、アドレスのみを判定してバーストアクセスを行います。また、DACK、EDACK 出力 タイミングは、シンクロナスDRAM インタフェースの場合Tc1 ステートからLow レベルになります。 図 7.72 に、DDS＝1 またはEDDS＝1 のときの、シンクロナスDRAM インタフェース時のDACK、EDACK 出力タイミングを示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-109 2012.09.14 Tp SDRAMǾ RAS CAS WE CKE PALL ACTV READ NOP DQMUޔDQML ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tcl Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ High࡞ࡌ࡟ RAS CAS WE CKE PALL ACTV NOP NOPWRIT DQMUޔDQML DACKߪߚ߹EDACK ࠬࡃ࠲࡯࠺ High࡞ࡌ࡟ 図 7.72 DDS＝1 またはEDDS＝1 の場合の DACK、EDACK 出力タイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-110 2012.09.14 (a) DDS ＝0 または EDDS＝0 のとき DMAC またはEXDMAC シングルアドレス転送モードで連続シンクロナスDRAM 空間をアクセスしたとき、 必ずフルアクセス（ノーマルアクセス）を行います。また、DACK、EDACK 出力タイミングは、シンクロナ ス DRAM インタフェースの場合Tr ステートからLow レベルになります。 DMAC またはEXDAC シングルアドレス転送モード以外で、連続シンクロナスDRAM 空間をアクセスする 場合には、バーストアクセスが可能です。 図 7.73 に、DDS＝0 またはEDDS＝0 の場合の、シンクロナスDRAM インタフェース時のDACK、EDACK 出力タイミングを示します。 Tp SDRAMǾ RAS CAS WE CKE PALL ACTV READ NOP DQMUޔDQML ࠬࡃ࠲࡯࠺ ࠬࡃࠬ࡟࠼ࠕ Tr Tc1 Tcl Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ High࡞ࡌ࡟ RAS CAS WE CKE PALL ACTV NOP NOP WRIT DQMUޔDQML DACKߪߚ߹EDACK ࠬࡃ࠲࡯࠺ High࡞ࡌ࡟ 図 7.73 DDS＝0 またはEDDS＝0 の場合の DACK、EDACK 出力タイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-111 2012.09.14 (2) リードデータ拡張 DMAC およびEXDMAC のシングルアドレス転送モードで連続シンクロナスDRAM 空間をリードアクセス する場合に、DRACCR のCKSPE ビットを 1 に設定すると、リードデータの確定時間をクロックサスペンドモ ードにより拡張することができます。 リードデータ拡張サイクル （Tsp） の挿入ステート数はDRACCRのRDXC1、 RDXC0 ビットにより設定します。リードデータの拡張を行う際はDRAMCR の OEE ビットを1 に設定してく ださい。リードデータの拡張はDDS、EDDS ビットに依存しません。 図 7.74 にリードデータを2 サイクル拡張した場合のタイミング図を示します。 ࠬࡃࠬ࡟࠼ࠕ SDRAMǾ ࠬࡃ࠲࡯࠺ Tp Tr Tc2Tcl Tsp2Tsp1Tc1 RAS CAS WE CKE PALL ACTV NOPREAD DQMUޔDQML DACKߪߚ߹EDACK Precharge-selࠬ࡟࠼ࠕ࠙ࡠ 図 7.74 リードデータを 2 ステート拡張した場合のタイミング例 （DDS＝1 または EDDS＝1、RDXC1＝0、RDXC0＝1、CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-112 2012.09.14 7.9 バースト ROM インタフェース 本 LSI は、エリア0 およびエリア1 の外部空間をバーストROM 空間に設定し、バーストROM インタフェ ースを行うことができます。バーストROM 空間インタフェースでは、バーストアクセス可能なROM を高速 にアクセスすることができます。 BROMCR の BSRM1、BSRM0 ビットにより、 エリア1 およびエリア0 をバーストROM 空間に設定します。 BROMCR の BSWD11、BSWD10 ビットにより、4 ワード／8 ワード／16 ワード／32 ワードの連続バーストア クセスを行うことができます。バーストアクセスは1 ステートから8 ステートを選択できます。 エリア 0 およびエリア1 を独立に設定することができます。 バーストROM インタフェース空間では、CPU によるリードアクセスのみがバーストアクセスの対象となり ます。 7.9.1 基本タイミング バーストROM インタフェースのイニシャルサイクル（フルアクセス）のアクセスステート数はASTCR、 ABWCR、WTCRA、WTCRB、CSACRH による基本バスインタフェースの設定に従います。エリア0 またはエ リア 1 をバーストROM インタフェース空間に設定した場合、RDNCR、CSACRL レジスタの設定は無視され ます。 バーストサイクルは、BROMCR の BSTS02～BSTS00、BSTS12～BSTS10 の設定により、1 ステートから8 ステートの選択が可能です。ウェイトステートは挿入できません。また、BSTS01、BSTS00、BSTS11、BSTS10 ビットの設定により、最大32 ワードのバーストアクセスを行います。 バーストROM 空間の基本アクセスタイミングを図 7.75、図 7.76 に示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-113 2012.09.14 Ǿ CSn AS ࠬࡃ࠲࡯࠺ T2 T3 T1 T2 T1 ࠬ࠮ࠢࠕ࡞ࡈ RD ޤn㧩1ޔ0 図 7.75 バースト ROM アクセスタイミング例 （ASTn＝1、バーストサイクル2 ステートの場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-114 2012.09.14 Ǿ CSn AS ࠬࡃ࠲࡯࠺ T2 T1 T1 ࠬ࠮ࠢࠕ࡞ࡈ RD ޤn㧩1ޔ0 図 7.76 バースト ROM アクセスタイミング例 （ASTn＝0、バーストサイクル1 ステートの場合） 7.9.2 ウェイト制御 バーストROM インタフェースのイニシャルサイクル（フルアクセス）には、基本バスインタフェースと同 様に、プログラムウェイトの挿入、WAIT 端子による端子ウェイトの挿入が可能です。「7.5.4 ウェイト制御」 を参照してください。バーストサイクルにはウェイトステートを挿入することはできません。 7.9.3 ライトアクセス バーストROM 空間へライトアクセスを実行すると、その時点でバーストアクセスは途切れ、基本バスイン タフェースの設定に準じたライトアクセスが実行されます。また、バースト ROM 空間に設定した場合でも、 ライトアクセスはバーストしません。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-115 2012.09.14 7.10 アイドルサイクル 7.10.1 動作説明 本 LSI は外部空間をアクセスするとき、（1）異なるエリア間でリードアクセスが連続して発生したとき、 （2）リードサイクルの直後にライトサイクルが発生したとき、（3）ライトサイクルの直後にリードサイクル が発生したときの3 つの場合に、バスサイクルとバスサイクルの間にアイドルサイクル（Ti）を挿入すること ができます。BCR の IDLC ビットの設定により、アイドルサイクルを1 ステートまたは2 ステート挿入可能で す。アイドルサイクルの挿入により、出力フローティング時間の大きいROM などと、高速メモリ、I/O イン タフェースなどとのデータ衝突を防ぐことができます。 (1) 異なるエリア間での連続リード BCR の ICIS1 ビットを1 にセットした状態で、異なるエリア間の連続リードが発生すると、2 回目のリード サイクルの先頭に、アイドルサイクルが挿入されます。 図 7.77 に動作例を示します。バスサイクルA は出力フローティング時間の大きいROM からのリードサイ クル、 バスサイクルB は SRAM からのリードサイクルでそれぞれ異なるエリアに配置した場合の例です。 （a） はアイドルサイクルを挿入しない場合で、バスサイクルB で ROM からのリードデータとSRAM からのリー ドデータの衝突が発生しています。これに対し、（b）ではアイドルサイクルを挿入しデータの衝突を回避し ています。 ࠬࡃࠬ࡟࠼ࠕ Ǿ RD ࡞ࠢࠗࠨࠬࡃA ࠬࡃ࠲࡯࠺ T2 T3 T1 T2 ࡞ࠢࠗࠨࠬࡃB 㧔aߒߥ 㧔ICIS1㧩0㧕 ࠬࡃࠬ࡟࠼ࠕ Ǿ RD ࡞ࠢࠗࠨࠬࡃA ࠬࡃ࠲࡯࠺ T2 T3 Ti T1 ࡞ࠢࠗࠨࠬࡃB 㧔bࠅ޽ 㧔ICIS1㧩1ೋᦼ୯㧕 CSࠕ࡝ࠛA㧕 CSࠕ࡝ࠛB㧕 CSࠕ࡝ࠛA㧕 CSࠕ࡝ࠛB㧕 図 7.77 アイドルサイクル動作例（異なるエリア間での連続リード）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-116 2012.09.14 (2) リード後のライト BCR の ICIS0 ビットを1 にセットした状態で、外部リード後に外部ライトが発生すると、ライトサイクルの 先頭にアイドルサイクルが挿入されます。 図 7.78 に動作例を示します。バスサイクルA は出力フローティング時間の大きいROM からのリードサイ クル、バスサイクルB は CPU のライトサイクルの場合の例です。（a）はアイドルサイクルを挿入しない場合 で、バスサイクルB で ROM からのリードデータとCPU のライトデータの衝突が発生しています。これに対 し、（b）ではアイドルサイクルを挿入し、データの衝突を回避しています。 ࠬࡃࠬ࡟࠼ࠕ Ǿ RD ࡞ࠢࠗࠨࠬࡃA ࠬࡃ࠲࡯࠺ T2 T3 T1 T2 ࡞ࠢࠗࠨࠬࡃB 㧔aߒߥ 㧔ICIS0㧩0㧕 ࠬࡃࠬ࡟࠼ࠕ Ǿ RD ࡞ࠢࠗࠨࠬࡃA ࠬࡃ࠲࡯࠺ T2 T3 T1 ࡞ࠢࠗࠨࠬࡃB 㧔bࠅ޽ 㧔ICIS0㧩1ೋᦼ୯㧕 HWRHWR CSࠕ࡝ࠛA㧕 CSࠕ࡝ࠛB㧕 CSࠕ࡝ࠛA㧕 CSࠕ࡝ࠛB㧕 Ti 図 7.78 アイドルサイクル動作例（リード後のライト）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-117 2012.09.14 (3) ライト後のリード BCR の ICIS2 ビットを1 にセットした状態で、外部ライト後に外部リードが発生すると、リードサイクルの 先頭にアイドルサイクルが挿入されます。 図 7.79 に動作例を示します。バスサイクルA は CPU のライトサイクル、バスサイクルB は外部からのリ ードサイクルの場合の例です。（a）はアイドルサイクルを挿入しない場合で、バスサイクルB で CPU からの ライトデータと外部からのリードデータの衝突が発生しています。これに対し、（b）ではアイドルサイクル を挿入し、データの衝突を回避しています。 ࠬࡃࠬ࡟࠼ࠕ Ǿ RD ࡞ࠢࠗࠨࠬࡃA ࠬࡃ࠲࡯࠺ T2 T3 T1 T2 ࡞ࠢࠗࠨࠬࡃB 㧔aߒߥ 㧔ICIS2㧩0㧕 ࠬࡃࠬ࡟࠼ࠕ Ǿ RD ࡞ࠢࠗࠨࠬࡃA ࠬࡃ࠲࡯࠺ T2 T3 T1 ࡞ࠢࠗࠨࠬࡃB 㧔bࠅ޽ 㧔ICIS2㧩1ೋᦼ୯㧕 HWRHWR CSࠕ࡝ࠛA㧕 CSࠕ࡝ࠛB㧕 CSࠕ࡝ࠛA㧕 CSࠕ࡝ࠛB㧕 Ti 図 7.79 アイドルサイクル動作例（ライト後のリード）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-118 2012.09.14 (4) チップセレクト（CS）信号とリード（RD）信号の関係 システムの負荷条件によっては、CS 信号よりもRD 信号の方が遅れる場合があります。図 7.80 に例を示し ます。（a）のアイドルサイクルを挿入しない設定では、バスサイクルA の RD 信号とバスサイクルB の CS 信号間でオーバラップ期間が発生する可能性があります。これに対し、（b）のようにアイドルサイクルを挿 入する設定にすれば、RD 信号と CS 信号のオーバラップ期間を回避することができます。なお、リセット解 除後の初期状態は、（b）のアイドルサイクルを挿入する設定となっています。 ࠬࡃࠬ࡟࠼ࠕ Ǿ RD ࡞ࠢࠗࠨࠬࡃA T2 T3 T1 T2 ࡞ࠢࠗࠨࠬࡃB 㧔aߒߥ 㧔ICIS1㧩0㧕 ࠬࡃࠬ࡟࠼ࠕ Ǿ ࡞ࠢࠗࠨࠬࡃA T2 T3 Ti T1 ࡞ࠢࠗࠨࠬࡃB 㧔bࠅ޽ 㧔ICIS1㧩1ೋᦼ୯㧕 T CSࠕ࡝ࠛA㧕 CSࠕ࡝ࠛB㧕 RD CSࠕ࡝ࠛA㧕 CSࠕ࡝ࠛB㧕 図 7.80 チップセレクト（CS ）とリード（RD）の関係

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-119 2012.09.14 (5) 通常空間アクセス後に DRAM 空間をアクセスするときのアイドルサイクル 通常空間アクセス後のDRAM 空間アクセスでは、BCR の ICIS2、ICIS1、ICIS0、IDLC ビットの設定が有効 です。 ただし、 異なるエリア間での連続リードの場合、2 回目のリードがDRAM 空間へのフルアクセスのとき、 Tp サイクルのみが挿入されTi サイクルは挿入されません。このタイミングを図 7.81 に示します。 【注】 5V 版では DRAM インタフェースをサポートしていません。 ࠬࡃࠬ࡟࠼ࠕ Ǿ RD ࠼࡯࡝ ࠬࡃ࠲࡯࠺ T2 T3 Tp Tr DRAM࠼࡯࡝ Tc1 Tc2 図 7.81 外部リード後の DRAM フルアクセス例（CAST＝0 の場合） RAS ダウンモード時のバーストアクセスではICIS2、ICIS1、ICIS0、IDLC ビットの設定が有効となり、アイ ドルサイクルが挿入されます。このタイミングを図 7.82、図 7.83 に示します。 Tp ࠬࡃࠬ࡟࠼ࠕ Ǿ RD RAS UCASޔLCAS ࠼࡯࡝ ࠬࡃ࠲࡯࠺ Tr Tc1 Tc2 T1 T2 Tc2T3 Ti Tc1 図 7.82 RAS ダウンモード時のアイドルサイクル動作例（異なるエリア間での連続リード）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-120 2012.09.14 Tp ࠬࡃࠬ࡟࠼ࠕ Ǿ RD RAS HWR UCASޔLCAS ࠼࡯࡝ ࠬࡃ࠲࡯࠺ Tr Tc1 Tc2 T1 T2 Tc2T3 Ti Tc1 図 7.83 RAS ダウンモード時のアイドルサイクル動作例（リード後のライト）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-121 2012.09.14 (6) 通常空間アクセス後に連続シンクロナス DRAM 空間をアクセスするときのアイドルサイクル 通常空間アクセス後の連続シンクロナスDRAM 空間をアクセスでは、BCR の ICIS2、ICIS1、ICIS0、IDLC ビットの設定が有効です。ただし、異なるエリア間での連続リードの場合、2 回目のリードが連続シンクロナ ス DRAM 空間へのフルアクセスのとき、Tp サイクルのみが挿入されTi サイクルは挿入されません。 このタイ ミングを図 7.84 に示します。 【注】 H8S/2427 グループ、H8S2425 グループではシンクロナス DRAM インタフェースをサポートしていません。 ࠬࡃࠬ࡟࠼ࠕ Ǿ ࠬࡃ࠲࡯࠺ T2 T3 Tp Tr Tc2 TclTc1 RAS CAS WE RD CKE PALL ACTV NOPNOP READ DQMUޔDQML Precharge-selࠬ࡟࠼ࠕ࠙ࡠ 図 7.84 外部リード後のシンクロナス DRAM フルアクセス例 （CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-122 2012.09.14 RAS ダウンモード時のバーストアクセスではICIS2、ICIS1、ICIS0、IDLC ビットの設定が有効となり、アイ ドルサイクルが挿入されます。ただし、リードアクセス時には、IDLC ビットの設定により、DQMU、DQML のタイミングが異なりますので、注意してください。このタイミングを図7.85、図 7.86 に示します。ライト アクセス時には、DQMU、DQML は IDLC ビットの設定に依存しません。このタイミングを図 7.87 に示しま Tp ࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ Tr Tc1 Tcl Tc2 T3 Tc1 ࠬ࠽ࡠࠢࡦࠪDRAM ࠼࡯࡝ T2 TiT1 RAS CAS WE RD HWRޔLWR CKE High࡞ࡌ࡟ High࡞ࡌ࡟ PALL ACTV READ NOP NOPREAD DQMUޔDQML TCl Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ Ǿ 図 7.85 RAS ダウンモード時のアイドルサイクル動作例（異なるエリアのリード） （IDLC＝0、CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-123 2012.09.14 Tp ࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ Tr Tc1 Tcl Tc2 T3 Tc1 T2 Ti TiT1 RAS CAS WE RD HWRޔLWR CKE High࡞ࡌ࡟ High࡞ࡌ࡟ PALL ACTV READ NOP NOPREAD DQMUޔDQML TCl Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ Ǿ 図 7.86 RAS ダウンモード時のアイドルサイクル動作例（異なるエリアのリード） （IDLC＝1、CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-124 2012.09.14 Tp ࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ Tr Tc1 Tcl Tc2 T3 Tc1 ࠻ࠗ࡜ T2 TiT1 RAS CAS WE RD HWRޔLWR CKE High࡞ࡌ࡟ High࡞ࡌ࡟ PALL ACTV READ NOP NOPWRIT DQMUޔDQML TCl Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ Ǿ 図 7.87 RAS ダウンモード時のアイドルサイクル動作例（リード後のライト） （IDLC＝0、CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-125 2012.09.14 (7) DRAM 空間アクセス後に通常空間をアクセスするときのアイドルサイクル (a) DRAM 空間リードアクセス後の通常空間アクセス DRACCR のDRMI ビットを0 にクリアした状態では、DRAM 空間アクセス後のアイドルサイクルは無効で す。DRMI ビットを 1 にセットすると、DRAM 空間アクセス後のアイドルサイクルを有効にすることができま す。挿入されるアイドルサイクルの条件ならびにステート数はBCR の ICIS1、ICIS0、IDLC ビットの設定に従 います。図 7.88、図 7.89 に DRMI ビットを1 にセットした場合のアイドルサイクル動作例を示します。 DRMI ビットを0 にクリアすると、ICIS1、ICIS0 ビットを 1 に設定しても、DRAM 空間アクセス後にはアイ ドルサイクルは挿入されません。 Tp ࠬࡃࠬ࡟࠼ࠕ Ǿ RD RAS UCASޔLCAS ࠼࡯࡝ ࠬࡃ࠲࡯࠺ Tr Tc1 Tc2 T1 T2 Tc2T3 TiTi Tc1 図 7.88 DRAM アクセス後のアイドルサイクル動作例（異なるエリア間での連続リード）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-126 2012.09.14 Tp ࠬࡃࠬ࡟࠼ࠕ Ǿ RD RAS HWRޔLWR UCASޔLCAS ࠻ࠗ࡜ ࠬࡃ࠲࡯࠺ Tr Tc1 Tc2 T1 T2 Tc2T3Ti Tc1 図 7.89 DRAM アクセス後のアイドルサイクル動作例（リード後のライト）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-127 2012.09.14 (b) DRAM 空間ライトアクセス後の通常空間アクセス BCR の ICIS2 ビットを1 に設定した状態で、DRAM 空間ライトアクセス後に通常空間のリードアクセスが 発生すると、リードサイクルの先頭にアイドルサイクルが挿入されます。挿入されるアイドルサイクルのステ ート数はIDLC ビットの設定に従います。DRACCR の DRMI ビットに依存しません。図 7.90 に ICIS2 ビット を 1 にセットした場合のアイドルサイクル動作例を示します。 Tp ࠬࡃࠬ࡟࠼ࠕ Ǿ RD RAS HWRޔLWR UCASޔLCAS ࠼࡯࡝ ࠬࡃ࠲࡯࠺ Tr Tc1 Tc2 T1 T2 Tc2T3Ti Tc1 図 7.90 DRAM ライトアクセス後のアイドルサイクル動作例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-128 2012.09.14 (8) 連続シンクロナス DRAM 空間アクセス後に通常空間をアクセスするときのアイドルサイクル 【注】 H8S/2427 グループ、H8S/2425 グループではシンクロナス DRAM インタフェースをサポートしていません。 (a) 連続シンクロナス DRAM 空間リードアクセス後の通常空間アクセス DRACCR のDRMI ビットを0 にクリアした状態では、連続シンクロナスDRAM 空間リードアクセス後のア イドルサイクルは無効です。DRMI ビットを 1 にセットすると、連続シンクロナスDRAM 空間リードアクセ ス後のアイドルサイクルを有効にすることができます。挿入されるアイドルサイクルの条件ならびにステート 数は RCR の ICIS1、ICIS0、IDLC ビットの設定に従います。図 7.91 に DRMI ビットを1 にセットした場合の アイドルサイクル動作例を示します。DRMI ビットを0 にクリアすると、ICIS1、ICIS0 ビットを1 に設定して も、連続シンクロナスDRAM 空間リードアクセス後にはアイドルサイクルは挿入されません。 Tp ࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ Tr Tc1 Tcl Tc2 T3 Ti Tc1 T2Ti T1 RAS CAS WE RD CKE High࡞ࡌ࡟ PALL ACTV READ NOP NOPREAD DQMUޔDQML TCl Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ Ǿ 図 7.91 連続シンクロナス DRAM 空間リードアクセス後のアイドルサイクル動作例 （異なるエリア間のリード） （IDLC＝0、CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-129 2012.09.14 (b) 連続シンクロナス DRAM 空間ライトアクセス後の通常空間アクセス BCR の ICIS2 ビットを1 に設定した状態で、連続シンクロナスDRAM 空間ライトアクセス後に通常空間の リードサイクルが発生すると、リードサイクルの先頭にアイドルサイクルが挿入されます。挿入されるアイド ルサイクルのステート数はIDLC ビットの設定に従います。DRACCR の DRMI ビットに依存しません。 図 7.92 に ICIS2 ビットを1 にセットした場合のアイドルサイクル動作例を示します。 Tp ࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ Tr Tc1 Tc2 T3 Tc1 T2Ti T1 RAS CAS WE RD HWRޔLWR CKE High࡞ࡌ࡟ PALL ACTV NOP WRIT NOP NOPREAD DQMUޔDQML TCl Tc2 Precharge-selࠬ࡟࠼ࠕ࠙ࡠ Ǿ 図 7.92 連続シンクロナス DRAM 空間ライトアクセス後のアイドルサイクル動作例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-130 2012.09.14 表 7.12 に通常空間とDRAM 空間／連続シンクロナスDRAM 空間を混在してアクセスするときのアイドル サイクル挿入の有無を示します。 表 7.12 通常空間と DRAM／連続シンクロナスDRAM 空間を混在して アクセスするときのアイドルサイクル 前のアクセス 次のアクセス ICIS2 ICIS1 ICIS0 DRMI IDLC アイドルサイクル － 0 － － － 無効 － 1 － － 0 1 ステート挿入 通常空間リード 通常空間リード （異なるエリア） 1 2 ステート挿入 － 0 － － － 無効 － 1 － － 0 1 ステート挿入 DRAM*1／ 連続シンクロナスDRAM*2 空間リード 1 2 ステート挿入 － － 0 － － 無効 － － 1 － 0 1 ステート挿入 通常空間ライト 1 2 ステート挿入 － － 0 － － 無効 － － 1 － 0 1 ステート挿入 DRAM*1／ 連続シンクロナスDRAM*2 空間ライト 1 2 ステート挿入 － 0 － － － 無効 － 1 － 0 － 無効 1 0 1 ステート挿入 DRAM*1／ 連続シンクロナスDRAM*2 空間リード 通常空間リード 1 2 ステート挿入 － 0 － － － 無効 － 1 － 0 － 無効 1 0 1 ステート挿入 DRAM*1／ 連続シンクロナスDRAM*2 空間リード 1 2 ステート挿入 － － 0 － － 無効 － － 1 0 － 無効 1 0 1 ステート挿入 通常空間ライト 1 2 ステート挿入 － － 0 － － 無効 － － 1 0 － 無効 1 0 1 ステート挿入 DRAM*1／ 連続シンクロナスDRAM*2 空間ライト 1 2 ステート挿入 0 － － － － 無効 1 － － － 0 1 ステート挿入 通常空間リード 1 2 ステート挿入 0 － － － － 無効 1 － － － 0 1 ステート挿入 通常空間ライト DRAM*1／ 連続シンクロナスDRAM*2 空間リード 1 2 ステート挿入 0 － － － － 無効 1 － － － 0 1 ステート挿入 通常空間リード 1 2 ステート挿入 0 － － － － 無効 1 － － － 0 1 ステート挿入 DRAM*1／ 連続シンクロナスDRAM*2 空間ライト DRAM*1／ 連続シンクロナスDRAM*2 空間リード 1 2 ステート挿入 【注】 *1 5V 版ではDRAM インタフェースをサポートしていません。 *2 H8S/2427 グループ、H8S/2425 グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-131 2012.09.14 また、DRACCR の DRMI ビットを1 にセットすることにより、DRAM／連続シンクロナスDRAM 空間バー ストアクセス時にリードとライトが連続した場合のアイドルサイクルを挿入することが可能です。図 7.93、図 7.94 にDRAM／連続シンクロナスDRAM 空間へのリードとライトが連続したときにアイドルサイクルを挿入 する場合のタイミング例を示します。 Tp ࠬࡃࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ Tr Tc1 Tc2 Tc2Ti Tc1 RASn㧔CSn㧕 UCASޔLCAS WE㧔HWR㧕 OE㧔RD㧕 ޤn㧩2㨪5 Ǿ 図 7.93 RAS ダウンモードでDRAM 空間へのリードとライトが連続したときに アイドルサイクルを挿入する場合のタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-132 2012.09.14 Tp ࠬࡃ࠲࡯࠺ Tr Tc1 Tcl Tc2 ࠬ࠽ࡠࠢࡦࠪ Tc2Ti Tc1 RAS CAS WE CKE High࡞ࡌ࡟ PALL ACTV READ NOP WRIT DQMUޔDQML Precharge-selࠬ࡟࠼ࠕ࠙ࡠ Ǿ 図 7.94 RAS ダウンモードで連続シンクロナスDRAM 空間へのリードとライトが連続したときに アイドルサイクルを挿入する場合のタイミング例（SDWCD＝1、CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-133 2012.09.14 7.10.2 アイドルサイクルでの端子状態 アイドルサイクルでの端子状態を表 7.13 に示します。 表 7.13 アイドルサイクルでの端子状態 端子名 端子の状態 A23～A0 直後のバスサイクルの内容 D15～D0 ハイインピーダンス UCAS*3、LCAS*3 High レベル*2 AS/AH High レベル RD High レベル OE*3 High レベル HWR、LWR High レベル 【注】 *1 DRAM 空間でのRAS ダウンモードではLow レベルを保持します。 *2 DRAM 空間でのリフレッシュサイクルではLow レベルを保持します。 *3 5V 版ではサポートしていません。 *4 H8S/2425 グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-134 2012.09.14 7.11 ライトデータバッファ機能 本 LSI は外部データバスにライトデータバッファ機能を備えています。ライトデータバッファ機能を使用す ると、外部ライトおよびDMA シングルアドレスモード転送と、内部アクセスを並行して実行することができ ます。BCR の WDBE ビットを1 にセットすると、ライトデータバッファ機能を使用することができます。 図 7.95 にライトデータバファ機能を使用したときのタイミング例を示します。この機能を使用したとき、 外部ライトまたは DMA シングルアドレスモード転送が 3 ステート以上続き、次に内部アクセスがある場合、 最初の 2 ステートは外部ライトのみが実行されますが、次のステートから外部ライトの終了を待たずに内部ア クセス（内蔵メモリ、内部I/O レジスタのリード／ライト）が並行して実行されます。 ࠬࡃࠬ࡟࠼ࠕ Ǿ A23㨪A0 HWRޔLWR T2 TW TW TW T3 CSn D15㨪D0 ࠬ࡟࠼ࠕ ࡝ࡕࡔ ࡝ࡕࡔ ᄖㇱⓨ㑆 ࠻ࠗ࡜ ౝㇱI/O 図 7.95 ライトデータバッファ機能使用時のタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-135 2012.09.14 7.12 バス権解放 本 LSI は外部からのバス権要求により、外部バスを解放することができます。外部バス権解放状態では、外 部アクセスが発生しない限りEXDMAC*1 を除く内部バスマスタは動作を継続します。また、外部バス権解放 状態で、以下の要求が発生すると、外部に対しBREQO 信号を Low レベルにしてバス権を要求することができ ます。

• 内部バスマスタが外部アクセスをしようとしたとき
• リフレッシュ要求が発生したとき*2
• ソフトウェアスタンバイモードまたは全モジュールクロックストップモードへ遷移するためのSLEEP命 令が実行されたとき 【注】 *1 H8S/2425 グループではサポートしていません。 *2 5V 版ではリフレッシュ制御はサポートしていません。 7.12.1 動作説明 外部拡張モードで、BCR の BRLE ビットを1 にセットすると、外部にバス権を解放することができます。 BREQ 端子をLow レベルにすることにより、本LSI に外部バス権を要求します。BREQ 端子をサンプリングす ると、所定のタイミングでBACK 端子を Low レベルにし、アドレスバス、データバス、バス制御信号をハイ インピーダンスとして外部バス権解放状態になります。 外部バス権解放状態で、EXDMAC*1 を除く内部バスマスタは内部バスを使用したアクセスを行うことがで きます。内部バスマスタが外部アクセスをしようとすると、いったんバスサイクルの起動を保留し、外部バス マスタからのバス権要求が取り下げられるのを待ちます。また、外部バス権解放状態でリフレッシュ要求が発 生した場合、ソフトウェアスタンバイモードまたは全モジュールクロックストップモードへ遷移するための SLEEP 命令が実行された場合も、外部バスマスタのバス権要求が取り下げられるまでリフレッシュ制御、並び にソフトウェアスタンバイ、全モジュールクロックストップ制御は保留されます。 BCR の BREQOE ビットが1 にセットされていると、以下の要求が発生したときにBREQO 端子を Low レベ ルとし、外部にバス権要求を取り下げるよう要求することができます。
• 内部バスマスタが外部アクセスをしようとしたとき
• リフレッシュ要求* 2が発生したとき
• ソフトウェアスタンバイモードまたは全モジュールクロックストップモードへ遷移するためのSLEEP命 令が実行されたとき BREQ 端子をHigh レベルとすると、所定のタイミングでBACK 端子を High レベルとし、外部バス権解放状 態を終了します。 外部バス権解放要求、外部アクセスが同時に発生したときの優先順位は （高）外部バス権解放 ＞ 内部バスマスタの外部アクセス（低） また、リフレッシュ要求*2、外部バス権解放要求が同時に発生したときの優先順位は となります。 【注】 *1 H8S/2425 グループではサポートしていません。 *2 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-136 2012.09.14 7.12.2 外部バス権解放状態での端子状態 外部バス権解放状態での端子状態を表 7.14 に示します。 表 7.14 バス権解放状態での端子状態 端子名 端子の状態 A23～A0 ハイインピーダンス D15～D0 ハイインピーダンス CSn（n＝7～0） ハイインピーダンス UCAS*1、LCAS*1 ハイインピーダンス AS/AH ハイインピーダンス RD ハイインピーダンス OE*1 ハイインピーダンス HWR、LWR ハイインピーダンス 【注】 *1 5V 版ではサポートしていません。 *2 H8S/2425 グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-137 2012.09.14 7.12.3 遷移タイミング バス権解放状態への遷移タイミングを図 7.96 に示します。 CPU ᮭ⸃᡼⁁ᘒ ࠬ࠮ࠢࠕ ࡞ࠢࠗࠨ T 1 T2 Ǿ ࠬࡃࠬ࡟࠼ࠕ HWRޔ LWR BREQ BACK BREQO 㨇1㨉 ޓޤ5Vޕࠎߖ߹޿ߡߒ࠻࡯ࡐࠨࠍ 㨇2㨉㨇 3㨉㨇 7㨉㨇4㨉㨇 5㨉㨇 6㨉㨇 8㨉 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 㨇8㨉 ߢࠅ߇BREQߩLowޕߔ߹ߒࠣࡦ࡝ࡊࡦࠨࠍ࡞ࡌ࡟ ࠍHighޕߔ߹ߒ BREQߢ2ޕߔߢ࠻࡯࠹ࠬ BACKࠍLowޕߔ߹ߒ ߽ߢBREQޕߔ߹ߒࠣࡦ࡝ࡊࡦࠨࠍ BACKࠍHighޕߔ߹ߒ ޔߣࠆ޽߇BREQO߇Lowޕߔ߹ࠅߥߦ࡞ࡌ࡟ BREQOޔBACKࠄ߆ࠫ࠶ࠛࠅ߇1.5ߦHighޕߔ߹ࠅߥߦ࡞ࡌ࡟ ޔߒߛߚCBRޔࠅࠃߦBREQOޔߪCBRߢ߹ࠆࠇߐ Low ޕߔ߹ߒ ࠬࡃ࠲࡯࠺ AS RD 図 7.96 バス権解放状態遷移タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-138 2012.09.14 シンクロナスDRAM インタフェース時のバス権解放状態への遷移タイミングを図7.97 に示します。 CPU ᮭ⸃᡼⁁ᘒ ࠬ࠮ࠢࠕ ࡞ࠢࠗࠨ T 1 T2 ࠬࡃࠬ࡟࠼ࠕ DQMUޔDQML BREQ BACK BREQO NOP PALL NOP NOP 㨇1㨉㨇 2㨉㨇 3㨉㨇 5㨉㨇4㨉㨇 6㨉㨇8㨉㨇 7㨉㨇 9㨉 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 㨇8㨉 㨇9㨉 ߢࠅ߇BREQߩLowޕߔ߹ߒࠣࡦ࡝ࡊࡦࠨࠍ࡞ࡌ࡟ PALLޕߔ߹ߒ ࠍHighޕߔ߹ߒ BREQߢ2ޕߔߢ࠻࡯࠹ࠬ BACKࠍLowޕߔ߹ߒ ߽ߢBREQޕߔ߹ߒࠣࡦ࡝ࡊࡦࠨࠍ BACKࠍHighޕߔ߹ߒ ޔߣࠆ޽߇BREQO߇Lowޕߔ߹ࠅߥߦ࡞ࡌ࡟ BREQOޔBACKࠄ߆ࠫ࠶ࠛࠅ߇1.5ߦHighߦ ޔࠅࠃBREQOޔߢ߹ࠆࠇߐLowޕߔ߹ߒ ࠬࡃ࠲࡯࠺ RAS CKE CAS SDRAMǾ 図 7.97 シンクロナス DRAM インタフェース時のバス解放状態遷移タイミング 【注】 H8S/2427 グループ、H8S/2425 グループではシンクロナス DRAM インタフェースをサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-139 2012.09.14 7.13 バスアービトレーション 本 LSI はバスマスタの動作を調停（バスアービトレーション）するバスアービタを内蔵しています。 バスマスタは、CPU、DTC、DMAC および EXDMAC*の 4 つがあり、バス権を占有した状態でリード／ラ イト動作を行います。各バスマスタはバス権要求信号によりバス権を要求します。バスアービタは所定のタイ ミングで優先順位を判定し、バス権要求アクノリッジ信号によりバスの使用を許可します。バスマスタはバス 権を獲得して動作します。 【注】* H8S/2425 グループではサポートしていません。 7.13.1 動作説明 バスアービタは、バスマスタのバス権要求信号を検出して、バス権が要求されていればそのバスマスタにバ ス権要求アクノリッジ信号を与えます。複数のバスマスタからバス権要求があれば、最も優先順位の高いもの にバス権要求アクノリッジ信号を与えます。バス権要求アクノリッジ信号を受け取ったバスマスタは、以後こ の信号が取り消されるまでバスを占有します。 バスマスタの優先順位： （高） EXDMAC* なお、EXDMAC*2 を除く内部バスマスタの内部バスアクセスと、 外部バス権解放、 リフレッシュ、EXDMAC*2 の外部バスアクセスは並行して実行することができます。 外部バス権解放要求、リフレッシュ要求*1、および内部バスマスタの外部アクセスが同時に発生したときの 優先順位： （高）リフレッシュ ＞ EXDMAC* 2 ＞ 外部バス権解放（低） （高） 外部バス権解放＞ EXDMAC*2 を除く内部バスマスタの外部アクセス（低） ただし、REFCR の CBRM ビットを0 にクリアした場合のリフレッシュ*1 と、内部バスマスタのDRAM 空 間以外への外部アクセスは同時に実行可能なため優先順位はありません。 【注】 *1 5V 版ではサポートしていません。 *2 H8S/2425 グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-140 2012.09.14 7.13.2 バス権移行タイミング バス権を獲得して動作しているバスマスタよりも優先順位の高いバスマスタからのバス権要求があったと きでも、すぐにバス権が移行するとは限りません。各バスマスタにはバス権を譲ることができるタイミングが あります。 (1) CPU CPU は最も優先順位が低いバスマスタで、DTC、DMAC およびEXDMAC*からのバス権要求があると、バ スアービタはバス権をバス権の要求のあったバスマスタに移行します。バス権が移行するタイミングは次のと おりです。 【注】 * H8S/2425 グループではサポートしていません。

• バスサイクルの切れ目で、バス権を移行します。ただし、ロングワードサイズのアクセスなど、バスサイ クルを分割して実行する場合などには、分割されたバスサイクルの切れ目では、バス権は移行しません。
• BSET、BCLRなどのビット操作命令では、いったん対象のデータを読み込み（リード）、所定のビット操 作演算後（モディファイ）、書き戻し（ライト）ます。このようなリード―モディファイ―ライトサイク ルの間は一連のバスサイクルとして実行されるためバス権を移行しません。
• CPUがスリープモードの場合、直ちにバス権を移行します。 (2) DTC DTC は起動要求が発生するとバスアービタに対してバス権を要求します。 DTC がバス権を解放できるのは、ベクタのリード後、レジスタ情報のリード（3 ステート）後、1 回のデー タ転送後、レジスタ情報のライト（3ステート）後です。レジスタ情報のリード（3ステート）中、1 回のデー タ転送中、レジスタ情報のライト（3 ステート）中にはバスを解放しません。 (3) DMAC DMAC は起動要求が発生するとバスアービタに対してバス権を要求します。 DMAC はショートアドレスモード、 ノーマルモードの外部リクエスト、 またはサイクルスチールモードの場 合、1 回の転送終了後にバス権を解放します。 ブロック転送モードの場合は1 ブロック転送後、 バーストモードの場合は転送終了後にバス権を解放します。 ただし、DMAC より優先順位の高い、EXDMAC*、外部バス権解放要求があった場合、ブロック転送中、バー スト転送中にもこれらのバスマスタにバス権を移行する場合があります。 【注】 * H8S/2425 グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-141 2012.09.14 (4) EXDMAC EXDMAC は起動要求が発生するとバスアービタに対してバス権を要求します。EXDMAC は外部バス間転送 専用のため、EXDMAC にバス権が移行しても、 他の内部バスマスタの内部アクセスは並列して実行されます。 EXDMAC はノーマル転送モードまたはサイクルスチール転送モードの場合、1 回の転送終了後にバス権を 解放します。 ブロック転送モードの場合は1 ブロック転送後、バースト転送モードの場合は転送終了後にバス権を解放し ます。このとき、EDMDR レジスタのBGUP ビットに1 をセットすることにより、内部バスマスタからの外部 アクセス要求があった場合にいったんバス権を解放するように設定することが可能です。詳しくは「第9 章 EXDMA コントローラ（EXDMAC）」を参照してください。 【注】 EXDMAC は、H8S/2425 グループではサポートしていません。 (5) 外部バス権解放 BCR レジスタのBRLE ビットを1 にセットした状態でBREQ 端子がLow レベルとなって外部バス権解放要 求が起こるとバスアービタに対してバス権を要求します。 外部バス権解放は、外部バスサイクルが終了した時点で行うことができます。 7.14 リセットとバスコントローラ リセットでは、バスコントローラを含めて、本LSI はその時点でリセット状態になります。実行中のバスサ イクルは途中で打ち切られます。 7.15 使用上の注意事項 7.15.1 外部バス権解放機能と全モジュールクロックストップモード 本 LSI は MSTPCRH レジスタのACSE ビットを1 にセットし、 すべての周辺モジュールのクロックを停止す る設定 （MSTPCR＝H'FFFF、EXMSTPCR＝H'FFFF）か、もしくは8 ビットタイマだけを動作させる設定 （MSTPCR ＝H'FFFE、EXMSTPCR＝H'FFFF） でSLEEP 命令を実行しスリープ状態へ遷移すると、 バスコントローラとI/O ポートもクロックを停止する全モジュールクロックストップモードへ遷移します。この状態では外部バス権解 放機能は停止します。スリープモードで外部バス権解放機能を使用する場合は、MSTPCR レジスタのACSE ビットを0 にクリアしてください。逆に、外部バス権解放状態で、全モジュールクロックストップモードへ遷 移するためのSLEEP 命令が実行された場合、全モジュールクロックストップモードへの遷移は保留され、バ ス権復帰後に遷移します。

H8S/2427、H8S/2427R、H8S/2425 グループ 7. バスコントローラ（BSC ） R01UH0311JJ0300 Rev.3.00 7-142 2012.09.14 7.15.2 外部バス権解放機能とソフトウェアスタンバイ 本 LSI はバス解放中でも、プログラムが内蔵 ROM などで動作していて外部アクセスが起きない場合には、 内部バスマスタの動作は停止しません。外部バス解放中にソフトウェアスタンバイモードに遷移するための SLEEP 命令が実行された場合、ソフトウェアスタンバイモードへの遷移は保留され、バス権復帰後に遷移しま また、ソフトウェアスタンバイモードではクロック発振も停止するため、ソフトウェアスタンバイ中に BREQ が Low レベルとなり、 外部バス解放要求があっても、 ソフトウェアスタンバイ状態から復帰するまで外 部バス解放に応答できません。 7.15.3 外部バス権解放機能と CBR リフレッシュ／オートリフレッシュ 外部バス権解放中にはCBR リフレッシュ*1／オートリフレッシュ*2 を実行することができません。BCR の BREQOE ビットを 1 にセットしておくと、CBR リフレッシュ*1／オートリフレッシュ*2 要求が発生したとき に、BREQO 信号を出力することができます。 【注】 *1 5V 版では CBR リフレッシュ制御をサポートしていません。 *2 H8S/2427 グループ、H8S/2425 グループではオートリフレッシュ制御をサポートしていません。 7.15.4 シンクロナス DRAM 使用上の注意事項 (1) 接続クロック シンクロナスDRAM に接続するクロックは必ずSDRAMφとしてください。 (2) WAIT 端子 連続シンクロナスDRAM 空間ではWAIT 端子によるウェイトステートの挿入はBCR レジスタのWAITE ビ ットの設定によらず無効となります。 (3) バンク制御 本 LSI はシンクロナスDRAM のバンク制御を行うことはできません。全バンクが選択されます。 (4) バーストアクセス シンクロナスDRAM のバーストリード／バーストライトのモードは対応していません。シンクロナス DRAM のモードレジスタを設定する際は、 バーストリード／シングルライトを設定し、 バースト長は1 として ください。 (5) CAS レイテンシ CAS レイテンシが1 のシンクロナスDRAM を接続する場合は、DRAMCR レジスタのBE ビットは0 を設定 してください。 【注】 H8S/2427 グループ、H8S/2425 グループではシンクロナス DRAM インタフェースをサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-1 2012.09.14 8. DMA コントローラ（DMAC） 本 LSI は、DMA コントローラ（DMAC）を内蔵しています。DMAC は最大 6 チャネルのデータ転送を行う ことができます。 8.1 特長

• ショートアドレスモードとフルアドレスモードを選択可能 （1）ショートアドレスモード 最大 4 チャネルを使用可能 デュアルアドレスモード／シングルアドレスモードの選択が可能 デュアルアドレスモードでは転送元、転送先アドレスの一方を24 ビット、他方を16 ビットで指定 シングルアドレスモードでは転送元、転送先アドレスの一方だけを24 ビットで指定 シングルアドレスモードでは1 バスサイクルでの転送が可能 デュアルアドレスモード、シングルアドレスモードに対し、シーケンシャルモード／アイドルモード／ リピートモードの選択が可能 （2）フルアドレスモード 最大 2 チャネルを使用可能 転送元、転送先アドレスを24 ビットで指定 ノーマルモード／ブロック転送モードの選択が可能
• 16Mバイトのアドレス空間を直接指定可能
• 転送単位をバイト／ワードに設定可能
• 起動要因は、内部割り込み、外部リクエスト、オートリクエスト（転送モードに依存） 16 ビットタイマパルスユニット（TPU）のコンペアマッチ／インプットキャプチャ割り込み×6 シリアルコミュニケーションインタフェース（SCI_0、SCI_1）の送信データエンプティ割り込み、受信デ ータフル割り込み A/D 変換器（A/D_0）の変換終了割り込み 外部リクエスト オートリクエスト
• モジュールストップ状態への設定可能

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-2 2012.09.14 DMAC のブロック図を図 8.1 に示します。 ࠬࡃࠬ࡟࠼ࠕ ࠔࡈ࠶ࡃࠬ࡟࠼ࠕ Ṷ▚ེ ߺ TGI0A TGI1A TGI2A TGI3A TGI4A TGI5A TXI0 RXI0 TXI1 RXI1 ADI0 ᄖㇱ┵ሶ DREQ0~1 DREQ3~5 TEND0~1 TEND3~5 DACK0~1 DACK3 DMTEND0 DMTEND1 DMTEND2 DMTEND3 DMTEND4 DMEEND4 DMTEND5 DMEEND5 ࡞࡯ࡠ࠻ࡦࠦ ࠢ࠶ࠫࡠ DMARCR0~5 DMAECRF4~5 DMAECRS0~3 DMACRF4~5 DMACRS0~3 DMATCR DRSEL DMABCR ࠔࡈ࠶ࡃ࠲࡯࠺ ࠬࡃ࠲࡯࠺ IOAR0 ETCR0 IOAR1 ETCR1 IOAR2 ETCR2 MAR0 MAR1 MAR2 MAR3 IOAR3 ETCR3 ޤ DMAECR DMACR DMARCR MAR IOAR SAR DAR ETCR DMATCR DMABCR DRSEL ࠬࡃ࠲ SAR4 DAR4 ETCRA4 ETCRB4 SAR5 DAR5 ETCRA5 ETCRB5 図 8.1 DMAC のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-3 2012.09.14 8.2 チャネル仕様 MDLCFGCR の共通レジスタ有効モードイネーブル（DMCOMMD）ビットの設定により、DMAC の機能が 切り替わります。 チャネル、入出力端子、割り込みベクタが以下の設定になります。 8.2.1 チャネル機能の切替表

• 共通レジスタ有効モード（DMCOMMDビット=1） ショートアドレスモード最大4 チャネルの転送、もしくはフルアドレスモード最大2 チャネルの転送が可 転送モード 有効DMAC チャネル機能 デュアルアドレス モード DMAC0、DMAC1、DMAC2、DMAC3 ショート アドレス モード シングルアドレス モード DMAC1、DMAC3 ノーマルモード フルアドレス モード ブロック転送モード DMAC4、DMAC5
• 共通レジスタ無効モード（DMCOMMDビット=0） ショートアドレスモード最大4 チャネル、フルアドレスモード最大2 チャネルの計6 チャネルの転送が可 転送モード 有効DMAC チャネル機能 デュアルアドレス モード DMAC0、DMAC1、DMAC2、DMAC3 ショート アドレス モード シングルアドレス モード DMAC0、DMAC1 ノーマルモード フルアドレス モード ブロック転送モード DMAC4、DMAC5

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-4 2012.09.14 8.2.2 入出力端子

• 共通レジスタ有効モード（DMCOMMDビット=1） チャネル 名称 略称 入出力 機能 割当端子 H8S/2427 グループ、 H8S/2427R グループ H8S/2425 グループ

1 DMA リクエスト1 DREQ1 入力 チャネル1 の外部リクエスト P60 P10

DMA 転送アクノレッジ1 DACK1 出力 チャネル1 のシングルアドレス 転送アクノレッジ P64 P14 DMA 転送終了1 TEND1 出力 チャネル1 の転送終了 P62 P12

3 DMA リクエスト3 DREQ3 入力 チャネル3 の外部リクエスト P61 P11

DMA 転送アクノレッジ3 DACK3 出力 チャネル3 のシングルアドレス 転送アクノレッジ P65 P15 DMA 転送終了3 TEND3 出力 チャネル3 の転送終了 P63 P13

4 DMA リクエスト4 DREQ4 入力 チャネル4 の外部リクエスト P60 P10

DMA 転送終了4 TEND4 出力 チャネル4 の転送終了 P62 P12

5 DMA リクエスト5 DREQ5 入力 チャネル5 の外部リクエスト P61 P11

DMA 転送終了5 TEND5 出力 チャネル5 の転送終了 P63 P13 【注】 チャネル0、2 の入出力端子はサポートしていません。

• 共通レジスタ無効モード（DMCOMMDビット=0） チャネル 名称 略称 入出力 機能 割当端子 H8S/2427 グループ、 H8S/2427R グループ H8S/2425 グループ

0 DMA リクエスト0 DREQ0 入力 チャネル0 の外部リクエスト P60 P10

DMA 転送アクノレッジ0 DACK0 出力 チャネル0 のシングルアドレス 転送アクノレッジ P64 P14 DMA 転送終了0 TEND0 出力 チャネル0 の転送終了 P62 P12

1 DMA リクエスト1 DREQ1 入力 チャネル1 の外部リクエスト P61 P11

DMA 転送アクノレッジ1 DACK1 出力 チャネル1 のシングルアドレス 転送アクノレッジ P65 P15 DMA 転送終了1 TEND1 出力 チャネル1 の転送終了 P63 P13 DMA 転送終了4 TEND4 出力 チャネル4 の転送終了 P62 P12 DMA 転送終了5 TEND5 出力 チャネル5 の転送終了 P63 P13 【注】 チャネル2、3 の入出力端子はサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-5 2012.09.14 8.2.3 割り込みベクタ

• 共通レジスタ有効モード（DMCOMMDビット=1） 割り込み要因発生元 名称 ベクタ ベクタアドレス IPR 優先 DTC DMAC 番号 アドバンスト モード 順位 起動 起動 DMAC0/DMAC4 DMTEND0/DMTEND4 80 H'0140 IPRH6 ～IPRH4 高 ○ － DMAC1/DMAC4 DMTEND1/DMEEND4 81 H'0144 ○ － DMAC2/DMAC5 DMTEND2/DMTEND5 82 H'0148 ○ － DMAC3/DMAC5 DMTEND3/DMEEND5 83 H'014C 低 ○ －
• 共通レジスタ無効モード（DMCOMMDビット=0） 割り込み要因発生元 名称 ベクタ ベクタアドレス IPR 優先 DTC DMAC 番号 アドバンスト モード 順位 起動 起動 DMAC0 DMTEND0 80 H'0140 IPRH6 ～IPRH4 高 ○ － DMAC1 DMTEND1 81 H'0144 ○ － DMAC4 DMTEND4 82 H'0148 ○ － DMEEND4 83 H'014C ○ － DMAC2 DMTEND2 108 H'01B0 － － DMAC3 DMTEND3 109 H'01B4 IPRK14～ IPRK12 － － DMAC5 DMTEND5 110 H'01B8 － － DMEEND5 111 H'01BC 低 － －

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-6 2012.09.14 8.3 レジスタの説明 DMAC には以下のレジスタがあります。

• メモリアドレスレジスタ0（MAR0）
• I/O アドレスレジスタ0（IOAR0）
• 転送カウントレジスタ0（ETCR0）
• DMA コントロールレジスタS0（DMACRS0）
• DMA イネーブルコントロールレジスタS0（DMAECRS0）
• DMA レジスタコントロールレジスタ0（DMARCR0）
• メモリアドレスレジスタ1（MAR1）
• I/O アドレスレジスタ1（IOAR1）
• 転送カウントレジスタ1（ETCR1）
• DMA コントロールレジスタS1（DMACRS1）
• DMA イネーブルコントロールレジスタS1（DMAECRS1）
• DMA レジスタコントロールレジスタ1（DMARCR1）
• メモリアドレスレジスタ2（MAR2）
• I/O アドレス レジスタ2（IOAR2）
• 転送カウントレジスタ2（ETCR2）
• DMA コントロールレジスタS2（DMACRS2）
• DMA イネーブルコントロールレジスタS2（DMAECRS2）
• DMA レジスタコントロールレジスタ2（DMARCR2）
• メモリアドレスレジスタ3（MAR3）
• I/O アドレスレジスタ3（IOAR3）
• 転送カウントレジスタ3（ETCR3）
• DMA コントロールレジスタS3（DMACRS3）
• DMA イネーブルコントロールレジスタS3（DMAECRS3）
• DMA レジスタコントロールレジスタ3（DMARCR3）
• ソースアドレスレジスタ4（SAR4）
• デスティ ネーションアドレスレジスタ4（DAR4）
• 転送カウントレジスタA4（ETCRA4）
• 転送カウントレジスタB4（ETCRB4）
• DMA コントロールレジスタF4（DMACRF4）
• DMA イネーブルコントロールレジスタF4（DMAECRF4）
• DMA レジスタコントロールレジスタ4（DMARCR4）
• ソースアドレスレジスタ5（SAR5）
• デスティネーションアドレスレジスタ5（DAR5）
• 転送カウントレジスタA5（ETCRA5）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-7 2012.09.14

• 転送カウントレジスタB5（ETCRB5）
• DMA コントロールレジスタF5（DMACRF5）
• DMA イネーブルコントロールレジスタF5（DMAECRF5）
• DMA レジスタコントロールレジスタ5（DMARCR5）
• DMA バンドコントロールレジスタH（DMABCRH）
• DMA バンドコントロールレジスタL（DMABCRL）
• DMA ターミナルコントロールレジスタ（DMATCR）
• DMA レジスタセレクトレジスタ（DRSEL）
• モジュールコンフィグレーションレジスタ（MDLCFGR） DMAC のレジスタは、DTE、DTME、DTIE、DMIE ビットは、常に書き込み可能です。それ以外のビットは、 DTE ビットまたは、DTME ビットが0 のときで、当該チャネルのデータ転送が行なわれていない時にのみ書 き込み可能です。 共通レジスタ有効モード／共通レジスタ無効モードのどちらを使用するかにより、使用するレジスタが異な ります。モードに対する使用禁止レジスタはアクセスしないでください。 レジスタ名称 使用可能レジスタ 共通レジスタ有効モード （DMCOMMD＝1） 共通レジスタ無効モード （DMCOMMD＝0） モジュールコンフィグレーションレジスタ（MDLCFGR） ○ ○ DMAコントロールレジスタS0～3（DMACRS0～3） ○ ○ デスティネーションアドレスレジスタ4、5（DAR4、5） ○ ○ DMAコントロールレジスタF4、5（DMACRF4、5） ○ ○ DMAイネーブルコントロールレジスタS0～3（DMAECRS0～3） × ○ DMAイネーブルコントロールレジスタF4、5（DMAECRF4、5） × ○ DMAレジスタコントロールレジスタ0～5（DMARCR0～5） × ○ DMAバンドコントロールレジスタH（DMABCRH） ○ × DMAバンドコントロールレジスタL（DMABCRL） ○ × DMAターミナルコントロールレジスタ（DMATCR） ○ × DMAレジスタセレクトレジスタ（DRSEL） ○ × 【記号説明】 ○：使用レジスタ ×：使用禁止レジスタ（アクセスしないでください）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-8 2012.09.14 8.3.1 メモリアドレスレジスタ（MAR） MAR は、チャネル0、1、2、3 のソースアドレス（転送元アドレス）、デスティネーションアドレス（転送 先アドレス）を指定する32 ビットのリード/ライト可能なレジスタです。MAR は、32 ビットレジスタです。 DMACRS の DTDIR ビットにより、ソースアドレスレジスタとして機能するか、デスティネーションアドレ スレジスタとして機能するかを選択できます。 MAR は 1 回のバイト転送またはワード転送のたびにインクリメント/デクリメントされ、MAR によって指 定するアドレスを自動的に更新します。 MAR は、リセット時にすべて0 に初期化します。

8.3.2 I/O アドレスレジスタ（IOAR）

IOAR はソースアドレス（転送元アドレス）またはデスティネーションアドレス（転送先アドレス）の下位 16 ビットを指定する16 ビットのリード／ライト可能なレジスタです。転送アドレスの上位8 ビットは、H'FF の値が自動的に設定されます。 IOAR は、DMACRS の DTDIR ビットにより、ソースアドレスレジスタとして機能するか、デスティネーシ ョンアドレスレジスタとして機能するかを選択できます。 IOAR はデータ転送でインクリメント／デクリメントされず、IOAR によって指定するアドレスは固定とな ります。 IOAR は、リセット時にすべて0 に初期化します。 8.3.3 転送カウントレジスタ（ETCR） ETCR は、チャネル 0、1、2、3 の転送回数を設定する16 ビットのリード/ライト可能なレジスタです。 ETCR は、シーケンシャルモードおよびアイドルモードと、リピートモードでは設定が異なります。 シーケンシャルモードおよびアイドルモードでは、ETCR は 16 ビットの転送カウンタとして機能します。 １回のデータ転送を行うたびに1 ずつデクリメントされ、H'0000 になると DMAECRS の DTE ビットをクリア し、転送を終了します。 リピートモードでは、ETCR は 8 ビットの転送カウンタ（ETCRL）と、転送回数保持レジスタ（ETCRH）と して機能します。1 回のデータ転送を行うたびにETCRL は 1 ずつデクリメントされ、カウンタ値がH'00 にな ると ETCRH の値をロードします。このときMAR はデータ転送を開始したときの値に自動的に戻ります。 DMAECRS の DTE ビットはクリアされません。DTE ビットをクリアするまで、繰り返しデータ転送が行えま ETCR は、リセット時に全て0 に初期化します。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-9 2012.09.14

8.3.4 DMA コントロールレジスタS（DMACRS）

DMACRS は DMAC のチャネル0、1、2、3 の動作を制御します。

• DMACRS0 、DMACRS1、DMACRS2、DMACRS3 ビット ビット名 初期値 R/W 説 明

7 DTSZ 0 R/W データトランスファサイズ

1 回に転送されるデータサイズを選択します。 0：バイトサイズ転送 1：ワードサイズ転送

6 DTID 0 R/W データトランスインクリメント/デクリメント

シーケンシャルモードまたはリピートモードの場合、データ転送ごとのMAR のインク リメント／デクリメントを選択します。アイドルモードの場合、MAR はインクリメント ／デクリメントされません。 0：データ転送後MAR をインクリメント

• DTSZ＝0 のとき、MAR を＋1
• DTSZ＝1 のとき、MAR を＋2 1：データ転送後MAR をデクリメント
• DTSZ＝0 のとき、MAR を－1
• DTSZ＝1 のとき、MAR を－2

5 MDS 0 R/W モードセレクト

シーケンシャルモード、アイドルモード、リピートモードのどのモードで転送するかを 選択します。共通レジスタ有効モード／共通レジスタ無効モードの違いにより組み合わ せで設定するビットが異なります。 [共通レジスタ有効モード（DMCOMMD＝1）時] DMABCRL のDTIE ビットとの組み合わせでモードを選択します。 DTIE＝0 のとき（転送終了割り込みなし） 0：シーケンシャルモードで転送 1：リピートモードで転送 DTIE＝1 のとき（転送終了割り込みあり） 0：シーケンシャルモードで転送 1：アイドルモードで転送 [共通レジスタ無効モード（DMCOMMD＝0）時] DMAECRS のIDLE ビットとの組み合わせでモードを選択します。 IDLE＝0 のとき 0：シーケンシャルモードで転送 1：リピートモードで転送 IDLE＝1 のとき 0：シーケンシャルモードで転送 1：アイドルモードで転送

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-10 2012.09.14 ビット ビット名 初期値 R/W 説 明

4 DTDIR 0 R/W データトランスファディレクション

共通レジスタ有効モードではDMABCR、共通レジスタ無効モードではDMAECRS の SAE ビットと組み合わせて、データ転送の方向（ソース側、デスティネーション側）を 指定します。 デュアルアドレスモードとシングルアドレスモードでは機能が異なります。 SAE＝0 のとき 0：MAR をソースアドレス、IOAR をデスティネーションアドレスとして転送 1：IOAR をソースアドレス、MAR をデスティネーションアドレスとして転送 SAE＝1 のとき 0：MAR をソースアドレス、DACK 端子をライトストローブとして転送 1：DACK 端子をリードストローブ、MAR をデスティネーションアドレスとして転送 DTF3 DTF2 DTF1 DTF0 R/W R/W R/W R/W データトランスファファクタ3～0 データ転送の起動要因を選択します。 0000：設定禁止 0001：A/D 変換器ユニット0 の変換終了割り込みで起動 0010：DREQ 端子の立ち下がりエッジで起動* （転送許可後の最初の転送はLow レベルで検出します。） 0011：DREQ 端子のLow レベル入力で起動* 0100：SCI チャネル0 の送信データエンプティ割り込みで起動 0101：SCI チャネル0 の受信データフル割り込みで起動 0110：SCI チャネル1 の送信データエンプティ割り込みで起動 0111：SCI チャネル1 の受信データフル割り込みで起動 1000：TPU チャネル0 のコンペアマッチ／インプットキャプチャA 割り込みで起動 1001：TPU チャネル1 のコンペアマッチ／インプットキャプチャA 割り込みで起動 1010：TPU チャネル2 のコンペアマッチ／インプットキャプチャA 割り込みで起動 1011：TP U チャネル3 のコンペアマッチ／インプットキャプチャA 割り込みで起動 1100：TPU チャネル4 のコンペアマッチ／インプットキャプチャA 割り込みで起動 1101：TPU チャネル5 のコンペアマッチ／インプットキャプチャA 割り込みで起動 1110：設定禁止 1111：設定禁止 複数のチャネル間で同一の起動要因を選択することが可能です。この場合、チャネル間 の優先順位に従い、優先度の高いチャネルから起動されます。チャネル間の優先順位に ついては「8.5.12 複数チャネルの動作」 を参照してください。 【注】 * 共通レジスタ有効モード（DMCOMMD ビット＝1）のとき：DMACRS0、DMACRS2 は、設定禁止 共通レジスタ無効モード（DMCOMMD ビット＝0）のとき：DMACRS2、DMACRS3 は、設定禁止

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-11 2012.09.14

8.3.5 DMA イネーブルコントロールレジスタS（DMAECRS）

DMAECRS は DMAC のチャネル0、1、2、3 の動作を制御します。

• DMAECRS0 、DMAECRS1、DMAECRS2、DMAECRS3 ビット ビット名 初期値 R/W 説 明 7～6 － 0 － リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

5 DTE 0 R/W データトランスファイネーブル

DMACRS のDTF3～0 ビットによって選択されている起動要因のDMA 転送を許 可または禁止するビットです。 DTE＝0 のときはデータ転送禁止状態であり、起動要因は無視されます。このと き、発生した起動要因が内部割り込みである場合には、CPU またはDTC に割り 込みが要求されます。また、DTIE＝1 のときDTE＝0 になると、DMAC は転送終 了とみなし、CPU またはDTC に対し転送終了割り込みを要求します。 DTE＝1 のときはデータ転送許可状態であり、起動要因の要求待ち状態になりま す。起動要因による要求が発生すると、転送が実行されます。 [クリア条件]

• 初期化されたとき
• リピートモードを除いた転送モードで、指定した回数の転送を終了したと き
• 強制的に転送を中断するなどの理由により、DTE ビットに0 をライトした とき [セット条件]
• DTE＝0 をリード後、DTE＝1 をライトしたとき

4 DTIE 0 R/W データトランスファエンドインタラプトイネーブル

転送終了時のCPU またはDTC に対する割り込みを許可または禁止するビットで す。DTE＝0 のときにDTIE＝1 にすると、DMAC は転送終了とみなし、CPU また はDTC に対し転送終了割り込みを要求します。 転送終了割り込みを解除するには、割り込み処理ルーチンにてDTIE ビットを0 にクリアする方法と、転送カウンタ、アドレスレジスタを再設定後にDTE ビット を1 にセットして転送継続の処理を行う方法があります｡

3 DTA 0 R/W データトランスファアクノレッジ

DMACRS のDTF3～0 ビットによって選択されている内部割り込み要因のDMA 転送時のクリアを許可または禁止するビットです。 DTE＝1 のときDTA＝1 にすると、内部割り込み要因はDMA 転送により自動的に クリアされます。DTE＝1、DTA＝1 の状態では、 内部割り込みはCPU およびDTC に割り込みを要求しません。 DTE＝1 のときDTA＝0 にすると、内部割り込み要因は転送時にはクリアされず、 並行してCPU またはDTCに割り込みを要求することができます。 この場合、CPU またはDTC 転送で割り込み要因をクリアしてください。 DTE＝0 のときDTA ビットの設定に関係なく、内部割り込み要因はCPU または DTC に割り込みを要求します。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-12 2012.09.14 ビット ビット名 初期値 R/W 説 明

2 IDLE 0 R/W アイドルモード

DMACRS のMDS ビットと組み合わせて、シーケンシャルモード、アイドルモー ド、 リピートモードのどのモードで転送するかを選択します。 設定値はMDS ビッ トを参照してください。 [クリア条件]

• 初期化されたとき
• 本ビットに0 をライトしたとき
• 設定情報自動転送により0 が設定されたとき [セット条件]
• 本ビットに1 をライトしたとき
• 設定情報自動転送により1 が設定されたとき

1 TEE 0 R/W 転送終了端子イネーブル

転送終了端子（TEND）の出力を許可または禁止するビットです。 0：TEND 端子出力を禁止 1：TEND 端子出力を許可*

0 SAE 0 R/W シングルアドレスイネーブル

当該チャネルをデュアルアドレスモードまたはシングルアドレスモードのどちら で転送するかを指定します。 0：デュアルアドレスモード 1：シングルアドレスモード* 【注】 * 共通レジスタ有効モード（DMCOMMD ビット＝1）のとき：DMAECRS0、DMAECRS2 は、設定禁止 共通レジスタ無効モード（DMCOMMD ビット＝0）のとき：DMAECRS2、DMAECRS3 は、設定禁止

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-13 2012.09.14

8.3.6 DMA レジスタコントロールレジスタ（DMARCR）

DMARCR は、DMAC 設定情報の自動転送を設定します。 DMARCR により、レジスタの設定を行なう場合は、DMAECR のDTE ビットに該当するが0 であっても、 全レジスタの設定後に1 がセットされます。

• DMARCR0 、DMARCR1、DMARCR2、DMARCR3、DMARCR4、DMARCR5 ビット ビット名 初期値 R/W 説 明 31～2 DMARSA すべて0 R/W 設定情報先頭アドレス 当該チャネルの設定情報を配置している先頭アドレスを設定してください。

1 RASETT 0 R/W 設定情報自動転送タイミング

本ビットの設定に従い、設定条件が成立すると、設定情報をDMAC が自動で当 該チャネルの設定を行ないます。 当該チャネルのDTE ビットが0 の時のみ、1 を書き込むことが可能です。 全てのチャネルで起動要因の要求待ちまたは、データ転送禁止状態で自動転送 を行ないます。 0：設定情報の転送は行ないません。 1：本設定完了後、ただちに自動設定を行ないます。 （エラーにより転送が中断された場合は、自動設定は行ないません。）

0 RASETE 0 R/W 設定情報自動転送イネーブル

設定情報をDMAC が自動で当該チャネルの設定を行ないます。 0：設定情報の転送は行ないません。 1：当該チャネルの転送完了後、自動設定を行ないます。 （エラーにより転送が中断された場合は、自動設定は行ないません。） 表 8.2 に設定情報の配置を示します。 表 8.2 レジスタ設定情報配置 4n MARH SARH 4n+h'2 MARL SARL 4n+h'4 IOAR DARH 4n+h'6 ETCR DARL 4n+h'8 DMACRS don't care ETCRA 4n+h'a DMAECRS don't care ETCRB 4n+h'c DMARCRH DMACRF 4n+h'e DMARCRL DMAECRF don't care 4n+h'10 － DMARCRH 4n+h'12 － DMARCRL

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-14 2012.09.14 8.3.7 ソースアドレスレジスタ（SAR） SAR は、チャネル4、5 のソースアドレス（転送元アドレス）を指定する32 ビットのリード/ライト可能な レジスタです。 SAR は 1 回のバイト転送またはワード転送のたびにインクリメント/デクリメントされ、ソースのメモリア ドレスを自動的に更新します。 SAR は、リセット時に全て0 に初期化します。 8.3.8 デスティネーションアドレスレジスタ（DAR） DAR は、チャネル4、5 のデスティネーションアドレス（転送先アドレス）を指定する32 ビットのリード/ ライト可能なレジスタです。 DAR は 1 回のバイト転送またはワード転送のたびにインクリメント/デクリメントされ、ソースのメモリア ドレスを自動的に更新します。 DAR は、リセット時に全て0 に初期化します。 8.3.9 転送カウントレジスタ A、B（ETCRA、ETCRB） ETCRA,B は、チャネル4、5 の転送回数を設定する16 ビットのリード/ライト可能なレジスタです。 ETCRA,B は、ノーマルモードとブロック転送モードでは機能が異なります。 ノーマルモードでは、ETCRA は 16 ビットの転送カウンタとして機能します。1 回のデータ転送を行うたび に 1 ずつデクリメントされ、カウンタ値がH'0000 になると転送を終了します。ETCRB はノーマルモードでは 使用しません。 ブロック転送モードでは、ETCRA は 8 ビットのブロックサイズカウンタ（ETCRAL）と、ブロックサイズ 保持レジスタ（ETCRAH）として機能します。ETCRAL は 1 バイトまたは1 ワードのデータ転送を行うたびに 1 ずつデクリメントされ、カウンタ値がH'00 になるとETCRAH の値がロードされます。ETCRAL、ETCRAH にブロックサイズを設定することにより、任意のバイト数またはワード数で構成されたブロックを繰り返し転 送することができます。 ETCRB は、ブロック転送モードでは16 ビットのブロック転送カウンタとして機能します。1 回のブロック 転送を行うたびに1 ずつデクリメントされ、H'0000 になると転送を終了します。 ETCRA、ETCRB は、リセット時に全て0 に初期化します。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-15 2012.09.14

8.3.10 DMA コントロールレジスタF（DMACRF）

DMACRF は、DMAC のチャネル4、5 の動作を制御します。

• DMACRF4 、DMACRF5 ビット ビット名 初期値 R/W 説 明

15 DTSZ 0 R/W データトランスファサイズ

1 回に転送されるデータサイズを選択します。 0：バイトサイズ転送 1：ワードサイズ転送 SAID SAIDE R/W R/W ソースアドレスインクリメント/デクリメント ソースアドレスインクリメント/デクリメントイネーブル データ転送時、ソースアドレスレジスタSAR をインクリメントするか、デクリメ ントするか、または固定とするかを指定します。 00：固定 01：データ転送後、SAR をインクリメント DTSZ＝0 のとき、SAR を＋1 DTSZ＝1 のとき、SAR を＋2 10：固定 11：データ転送後、SAR をデクリメント DTSZ＝0 のとき、SAR を－1 DTSZ＝1 のとき、SAR を－2 BLKDIR BLKE R/W R/W ブロックディレクション ブロックイネーブル ノーマルモードで転送するか、ブロック転送モードで転送するかをBLKE ビット で指定します。またブロック転送モードを指定する場合には、ソース側、デステ ィネーション側のどちらをブロックエリアとするかをBLKDIR ビットで指定しま X0：ノーマルモードで転送 01：ブロック転送モードで転送（ブロックエリアはデスティネーション側） 11：ブロック転送モードで転送（ブロックエリアはソース側） 10～8 － すべて0R / W リザーブビット リード/ライト可能ですが、0 をライトしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-16 2012.09.14 ビット ビット名 初期値 R/W 説 明 7 － 0 R/W リザーブビット リード/ライト可能ですが、0 をライトしてください。 DAID DAIDE R/W R/W デスティネーションアドレスインクリメント/デクリメント デスティネーションアドレスインクリメント/デクリメントイネーブル データ転送時、 デスティネーションアドレスレジスタDAR をインクリメントする か、デクリメントするか、または固定とするかを指定します。 00：固定 01：データ転送後、DAR をインクリメント DTSZ＝0 のとき、DAR を＋1 DTSZ＝1 のとき、DAR を＋2 10：固定 11：データ転送後、DAR をデクリメント DTSZ＝0 のとき、DAR を－1 DTSZ＝1 のとき、DAR を－2 4 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-17 2012.09.14 ビット ビット名 初期値 R/W 説 明 DTF3 DTF2 DTF1 DTF0 R/W R/W R/W R/W データトランスファファクタ3～0 データ転送の起動要因を選択します。ノーマルモードとブロック転送モードでは 指定できる起動要因が異なります。 ノーマルモード 0000：設定禁止 0001：設定禁止 0010：DREQ 端子の立ち下がりエッジ入力で起動 （転送許可後の最初の転送は、Low レベルで検出します。） 0011：DREQ 端子のLow レベル入力で起動 010X：設定禁止 0110：オートリクエスト（サイクルスチール） 0111：オートリクエスト（バースト） 1XXX：設定禁止 ブロック転送モード 0000：設定禁止 0001：A/D 変換器ユニット0 の変換終了割り込みで起動 0010：DREQ 端子の立ち下がりエッジで起動 （転送許可後の最初の転送はLow レベルで検出します。） 0011：DREQ 端子のLow レベル入力で起動 0100：SCI チャネル0 の送信データエンプティ割り込みで起動 0101：SCI チャネル0 の受信データフル割り込みで起動 0110：SCI チャネル1 の送信デ ータエンプティ割り込みで起動 0111：SCI チャネル1 の受信データフル割り込みで起動 1000：TPU チャネル0 のコンペアマッチ／インプットキャプチャA 割り込み で起動 1001：TPU チャネル1 のコンペアマッチ／インプットキャプチャA 割り込み で起動 1010：TPU チャネル2 のコンペアマッチ／インプットキャプチャA 割り込み で起動 1011：TPU チャネル3 のコンペアマッチ／インプットキャプチャA 割り込み で起動 1100：TPU チャネル4 のコンペアマッチ／インプットキャプチャA 割り込み で起動 1101：TPU チャネル5 のコンペアマッチ／インプットキャプチャA 割り込み で起動 1110：設定禁止 1111：設定禁止 複数のチャネル間で同一の起動要因を選択することが可能です。この場合、チャ ネル間の優先順位に従い、優先度の高いチャネルから起動されます。チャネル間 の優先順位については「8.5.12 複数チャネルの動作」を参照してください。 【記号説明】X：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-18 2012.09.14

8.3.11 DMA イネーブルコントロールレジスタF（DMAECRF）

DMAECRF は、DMAC のチャネル4、5 の動作を制御します。

• DMAECRF4 、DMAECRF5 ビット ビット名 初期値 R/W 説 明

7 DTME 0 R/W データトランスファマスタイネーブル

DTE ビットとともにデータ転送を許可または禁止するビットです。DTME ビット とDTE ビットをいずれも1 にセットすると、転送許可状態となります。 NMI 割り込みが発生したとき、バーストモード転送中のときはDTME ビットが0 にクリアされ、転送を中断してCPU にバス権を移します。その後、DTME ビット を1 にセットすると、中断された転送が再開されます。ただし、ブロック転送モ ードでは、NMI 割り込みによりDTME ビットがクリアされることはなく、転送を 中断することはありません。 [クリア条件]

• 初期化されたとき
• バーストモードでNMI が入力されたとき
• DTME ビットに0 をライトしたとき [セット条件]
• DTME ビット＝0 をリード後、DTME ビットに1 をライトしたとき

6 DMIE 0 R/W データトランスファインタラプトイネーブル

当該チャネルの転送中断時のCPU またはDTC に対する割り込みを許可または禁 止するビットです。DMIE＝1 のときDTME＝0 になると、DMAC は転送中断とみ なし、CPU またはDTC に対し転送中断割り込みを要求します。 転送中断割り込みを解除するには、割り込み処理ルーチンにてDMIE ビットを0 にクリアする方法と、DTME ビットを1 にセットして転送継続の処理を行う方法 があります。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-19 2012.09.14 ビット ビット名 初期値 R/W 説 明 DMACRF のDTF3～0 ビットによって選択されている起動要因のDMA 転送を許 可または禁止するビットです。 DTE＝0 のときはデータ転送禁止状態であり、起動要因は無視されます。このと き、発生した起動要因が内部割り込みである場合には、CPU またはDTC に割り 込みが要求されます。また、DTIE＝1 のときDTE＝0 になると、DMAC は転送終 了とみなし、CPU またはDTC に対し転送終了割り込みを要求します。 DTE＝1 かつDTME＝1 のときはデータ転送許可状態であり、 起動要因の要求待ち 状態になります。起動要因による要求が発生すると、転送が実行されます。 [クリア条件]

• 初期化されたとき
• 指定した回数の転送を終了したとき
• 強制的に転送を中断するなどの理由により、DTE ビットに0 をライトした とき [セット条件]
• DTE＝0 をリード後、DTE ビットに1 をライトしたとき

転送終了時のCPU またはDTC に対なる割り込みを許可または禁止するビットで す。DTIE＝1 のときDTE＝0 にすると、DMAC は転送終了とみなし、CPU または DTC に対し転送終了割り込みを要求します。 転送終了割り込みを解除するには、割り込み処理ルーチンにてDTIE ビットを0 にクリアする方法と、転送カウンタ、アドレスレジスタを再設定後にDTE ビット を1 にセットして転送継続の処理を行う方法があります。 DMACRF のDTF3～0 ビットによって選択されている内部割り込み要因のDMA 転送時のクリアを許可または禁止するビットです。 DTE＝1 のときDTA＝1 にすると、内部割り込み要因はDMA 転送により自動的に クリアされます。DTE＝1、DTA＝1 の状態では内部割り込みはCPU およびDTC に割り込みを要求しません。 DTE＝1 のときDTA＝0 にすると、内部割り込み要因は転送時にはクリアされず、 並行してCPU またはDTC に割り込みを要求することができます。 この場合、CPU またはDTC 転送で割り込み要因をクリアしてください。 DTE＝0 のとき、DTA ビットの設定に関係なく、 内部割り込みはCPU またはDTC に割り込みを要求します。 DTME ビットの状態は、前述の動作に影響を与えません。 2 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-20 2012.09.14 ビット ビット名 初期値 R/W 説 明 転送終了端子（TEND）の出力を許可または禁止するビットです。 0：TEND 端子出力を禁止 1：TEND 端子出力を許可 0 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-21 2012.09.14

8.3.12 DMA レジスタセレクトレジスタ（DRSEL）

DRSEL は、 共通レジスタDMABCR、DMATCR へのリード／ライト制御を行ないます。DMABCR、DMATCR をリード／ライトする場合は、事前に本レジスタの設定を行なってください。 共通レジスタ有効モード時(DMCOMMD ビット=1)のみ書き込み可能なレジスタです。 ビット ビット名 初期値 R/W 説 明 7、6 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

5 RSEL5 0 R/W レジスタセレクト5

本ビットを1 に設定すると、チャネル5 の制御をDMABCR、DMATCR によって 行なうことができます。 本ビットを1 に設定した場合、RSEL2、3 へ1 をセットしても無視されます。 チャネル2、3、5 が動作中は、本ビットへの書き込みは無効です。

4 RSEL4 0 R/W レジスタセレクト4

本ビットを1 に設定すると、チャネル4 の制御をDMABCR、DMATCR によって 行なうことができます。 本ビットを1 に設定した場合、RSEL0、1 へ1 をセットしても無視されます。 チャネル0、1、4 が動作中は、本ビットへの書き込みは無効です。

3 RSEL3 0 R/W レジスタセレクト3

本ビットを1 に設定すると、チャネル3 の制御をDMABCR、DMATCR によって 行なうことができます。 チャネル2、3、5 が動作中は、本ビットへの書き込みは無効です。

2 RSEL2 0 R/W レジスタセレクト2

本ビットを1 に設定すると、チャネル2 の制御をDMABCR、DMATCR によって 行なうことができます。 チャネル2、3、5 が動作中は、本ビットへの書き込みは無効です。

1 RSEL1 0 R/W レジスタセレクト1

本ビットを1 に設定すると、チャネル1 の制御をDMABCR、DMATCR によって 行なうことができます。 チャネル0、1、4 が動作中は、本ビットへの書き込みは無効です。

0 RSEL0 0 R/W レジスタセレクト0

本ビットを1 に設定すると、チャネル0 の制御をDMABCR、DMATCR によって 行なうことができます。 チャネル0、1、4 が動作中は、本ビットへの書き込みは無効です。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-22 2012.09.14

8.3.13 DMA バンドコントロールレジスタH、L（DMABCRH、DMABCRL）

DMABCR はDMAC の各チャネルの動作を制御することができます。DMABCR は、転送モードにより一部 ビットの機能が異なります。 共通レジスタ有効モード時(DMCOMMD ビット=1)のみ書き込み可能なレジスタです。 (1) ショートアドレスモード

• DMABCRH ビット ビット名 初期値 R/W 説 明

15 FAE1 0 R フルアドレスイネーブル1

DRSEL のRSEL5 ビットを1 にした場合は、1 が読み出されます。DRSEL のRSEL5 ビットが0 にクリアされている場合は、0 が読み出されます。 0：ショートアドレスモード(チャネル2、3 を使用) 1：フルアドレスモード(チャネル5 を使用)

14 FAE0 0 R フルアドレスイネーブル0

DRSEL のRSEL4 ビットを1 にした場合は、1 が読み出されます。DRSEL のRSEL4 ビットが0 にクリアされている場合は、0 が読み出されます。 0：ショートアドレスモード(チャネル0、1 を使用) 1：フルアドレスモード(チャネル4)

13 SAE1 0 R/W シングルアドレスイネーブル1

チャネル3 をデュアルアドレスモードまたはシングルアドレスモードのどちらで転送 するかを指定します。 0：デュアルアドレスモード 1：シングルアドレスモード

12 SAE0 0 R/W シングルアドレスイネーブル0

チャネル1 をデュアルアドレスモードまたはシングルアドレスモードのどちらで転送 するかを指定します。 0：デュアルアドレスモード 1：シングルアドレスモード

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-23 2012.09.14 ビット ビット名 初期値 R/W 説 明 DTA3 DTA2 DTA1 DTA0 R/W R/W R/W R/W データトランスファアクノレッジ3 データトランスファアクノレッジ2 データトランスファアクノレッジ1 データトランスファアクノレッジ0 DMACRS のDTF3～0 ビットによって選択されている内部割り込み要因のDMA 転送時 のクリアを許可または禁止するビットです。 DTE＝1 のときDTA＝1 にすると、内部割り込み要因はDMA 転送により自動的にクリ アされます。DTE＝1、DTA＝1 の状態では、内部割り込みはCPU およびDTC に割り 込みを要求しません。 DTE＝1 のときDTA＝0 にすると、内部割り込み要因は転送時にはクリアされず、並行 してCPU またはDTCに割り込みを要求することができます。この場合、CPU または DTC 転送で割り込み要因をクリアしてください。 DTE＝0 のときDTA ビットの設定に関係なく、内部割り込み要因はCPU またはDTC に割り込みを要求します。

• DMABCRL ビット ビット名 初期値 R/W 説 明 DTE3 DTE2 DTE1 DTE0 R/W R/W R/W R/W データトランスファイネーブル3 データトランスファイネーブル2 データトランスファイネーブル1 データトランスファイネーブル0 DMACRS のDTF3～0 ビットによって選択されている起動要因のDMA 転送を許可また は禁止するビットです。 DTE＝0 はデータ転送禁止状態であり、起動要因は無視されます。このとき発生した起 動要因が内部割り込みである場合には、CPU またはDTC に割り込みが要求されます。 また、DTIE＝1 のときにDTE＝0 にすると、DMAC は転送終了とみなし、CPU または DTC に対し転送終了割り込みを要求します。 DTE＝1 のときはデータ転送許可状態であり、起動要因の要求待ち状態になります。起 動要因による要求が発生すると、転送が実行されます。 [クリア条件]
• 初期化されたとき
• リピートモードを除いた転送モードで、指定した回数の転送を終了したとき
• 強制的に転送を中断するなどの理由により、DTE ビットに0 をライトしたとき [セット条件]
• DTE＝0 をリード後、DTE＝1 をライトしたとき

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-24 2012.09.14 ビット ビット名 初期値 R/W 説 明 DTIE3 DTIE2 DTIE1 DTIE0 R/W R/W R/W R/W データトランスファエンドインタラプトイネーブル3 データトランスファエンドインタラプトイネーブル2 データトランスファエンドインタラプトイネーブル1 データトランスファエンドインタラプトイネーブル0 転送終了時のCPU またはDTC に対する割り込みを許可または禁止するビットです。 DTE＝0 のときにDTIE＝1 にすると、DMAC は転送終了とみなし、CPU またはDTC に対し転送終了割り込みを要求します。 転送終了割り込みを解除するには、 割り込み処理ルーチンにてDTIE ビットを0 にクリ アする方法と、転送カウンタ、アドレスレジスタを再設定後にDTE ビットを1 にセッ トして転送継続の処理を行う方法があります｡ (2) フルアドレスモード

• DMABCRH ビット ビット名 初期値 R/W 説 明

15 FAE1 1 R フルアドレスイネーブル1

DRSEL のRSEL5 ビットを1 にした場合は、1 が読み出されます。DRSEL のRSEL5 ビットが0 にクリアされている場合は、0 が読み出されます。 0：ショートアドレスモード(チャネル2、3 を使用) 1：フルアドレスモード(チャネル5 を使用)

14 FAE0 1 R フルアドレスイネーブル0

DRSEL のRSEL4 ビットを1 にした場合は、1 が読み出されます。DRSEL のRSEL4 ビットが0 にクリアされている場合は、0 が読み出されます。 0：ショートアドレスモード(チャネル0、1 を使用) 1：フルアドレスモード(チャネル4) R R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

11 DTA5 0 R/W データトランスファアクノレッジ5

チャネル5 のDMACRF のDTF3～0 ビットによって選択されている内部割り込み要因 のDMA 転送時のクリアを許可または禁止するビットです。 DTE5＝1 のときDTA5＝1 にすると、内部割り込み要因はDMA 転送により自動的にク リアされます。DTE5＝1、DTA5＝1 の状態では内部割り込みはCPU およびDTC に割 り込みを要求しません。 DTE5＝1 のときDTA5＝0 にすると、内部割り込み要因は転送時にはクリアされず、並 行してCPU またはDTC に割り込みを要求することができます。この場合、CPU また はDTC 転送で割り込み要因をクリアしてください。 DTE5＝0 のとき、DTA5 ビットの設定に関係なく、内部割り込みはCPU またはDTC に割り込みを要求します。 DTME5 ビットの状態は、前述の動作に影響を与えません。 10 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-25 2012.09.14 ビット ビット名 初期値 R/W 説 明

9 DTA4 0 R/W データトランスファアクノレッジ4

チャネル4 のDMACRF のDTF3～0 ビットによって選択されている内部割り込み要因 のDMA 転送時のクリアを許可または禁止するビットです。 DTE4＝1 のときDTA4＝1 にすると、内部割り込み要因はDMA 転送により自動的にク リアされます。DTE4＝1、DTA4＝1 の状態では内部割り込みはCPU およびDTC に割 り込みを要求しません。 DTE4＝1 のときDTA4＝0 にすると、内部割り込み要因は転送時にはクリアされず、並 行してCPU またはDTC に割り込みを要求することができます。この場合、CPU また はDTC 転送で割り込み要因をクリアしてください。 DTE4＝0 のとき、DTA4 ビットの設定に関係なく、内部割り込みはCPU またはDTC に割り込みを要求します。 DTME4 ビットの状態は、前述の動作に影響を与えません。 8 － 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

• DMABCRL ビット ビット名 初期値 R/W 説 明

7 DTME5 0 R/W データトランスファマスタイネーブル5

DTE5 ビットとともにチャネル5 のデータ転送を許可または禁止するビットです。 DTME5 ビットとDTE5 ビットをいずれも1 にセットすると、チャネル5 は転送許可状 態となります。 NMI 割り込みが発生したとき、チャネル5 がバーストモード転送中のときはDTME5 ビ ットが0 にクリアされ、転送を中断してCPU にバス権を移します。その後、DTME5 ビットを1 にセットすると、中断された転送が再開されます。ただし、ブロック転送モ ードでは、NMI 割り込みによりDTME5 ビットがクリアされることはなく、転送を中断 することはありません。 [クリア条件]

• 初期化されたとき
• バーストモードでNMI が入力されたとき
• DTME5 ビットに0 をライトしたとき [セット条件]
• DTME5 ビット＝0 をリード後、DTME5 ビットに1 をライトしたとき

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-26 2012.09.14 ビット ビット名 初期値 R/W 説 明

6 DTE5 0 R/W データトランスファイネーブル5

DMACRF5 のDTF3～0 ビットによって選択されている起動要因のDMA 転送を許可ま たは禁止するビットです。 DTE5＝0 のときはデータ転送禁止状態であり、起動要因は無視されます。このとき、 発生した起動要因が内部割り込みである場合には、CPU またはDTC に割り込みが要求 されます。また、DTIE5＝1 のときDTE5＝0 にすると、DMAC は転送終了とみなし、 CPU またはDTC に対し転送終了割り込みを要求します。 DTE5＝1 かつDTME5＝1 のときはデータ転送許可状態であり、起動要因の要求待ち状 態になります。起動要因による要求が発生すると、転送が実行されます。 [クリア条件]

• 初期化されたとき
• 指定した回数の転送を終了したとき
• 強制的に転送を中断するなどの理由により、DTE5 ビットに0 をライトしたとき [セット条件]
• DTE5＝0 をリード後、DTE5 ビットに1 をライトしたとき

5 DTME4 0 R/W データトランスファマスタイネーブル4

DTE4 ビットとともにチャネル4 のデータ転送を許可または禁止するビットです。 DTME4 ビットとDTE4 ビットをいずれも1 にセットすると、チャネル4 は転送許可状 態となります。 NMI 割り込みが発生したとき、チャネル4 がバーストモード転送中のときはDTME4 ビ ットが0 にクリアされ、転送を中断してCPU にバス権を移します。その後、DTME4 ビットを1 にセットすると、中断された転送が再開されます。ただし、ブロック転送モ ードでは、NMI 割り込みによりDTME4 ビットがクリアされることはなく、転送を中断 することはありません。 [クリア条件]

• 初期化されたとき
• バーストモードでNMI が入力されたとき
• DTME4 ビットに0 をライトしたとき [セット条件]
• DTME4 ビット＝0 をリード後、DTME4 ビットに1 をライトしたとき

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-27 2012.09.14 ビット ビット名 初期値 R/W 説 明

4 DTE4 0 R/W データトランスファイネーブル4

DMACRF4 のDTF3～0 ビットによって選択されている起動要因のDMA 転送を許可ま たは禁止するビットです。 DTE4＝0 のときはデータ転送禁止状態であり、起動要因は無視されます。このとき、 発生した起動要因が内部割り込みである場合には、CPU またはDTC に割り込みが要求 されます。また、DTIE4＝1 のときDTE4＝0 になると、DMAC は転送終了とみなし、 CPU またはDTC に対し転送終了割り込みを要求します。 DTE4＝1 かつDTME4＝1 のときはデータ転送許可状態であり、起動要因の要求待ち状 態になります。起動要因による要求が発生すると、転送が実行されます。 [クリア条件]

• 初期化されたとき
• 指定した回数の転送を終了したとき
• 強制的に転送を中断するなどの理由により、DTE4 ビットに0 をライトしたとき [セット条件]
• DTE4＝0 をリード後、DTE4 ビットに1 をライトしたとき

3 DMIE5 0 R/W データトランスファインタラプトイネーブル5

チャネル5 の転送中断時のCPU またはDTC に対する割り込みを許可または禁止するビ ットです。DMIE5＝1 のときDTME5＝0 になると、DMAC は転送中断とみなし、CPU またはDTC に対し転送中断割り込みを要求します。 転送中断割り込みを解除するには、割り込み処理ルーチンにてDMIE5 ビットを0 にク リアする方法と、DTME5 ビットを1 にセットして転送継続の処理を行う方法がありま

2 DTIE5 0 R/W データトランスファエンドインタラプトイネーブル5

チャネル5 の転送終了時のCPU またはDTC に対する割り込みを許可または禁止するビ ットです。DTIE5＝1 のときDTE5＝0 になると、DMAC は転送終了とみなし、CPU ま たはDTC に対し転送終了割り込みを要求します。 転送終了割り込みを解除するには、割り込み処理ルーチンにてDTIE5 ビットを0 にク リアする方法と、転送カウンタ、アドレスレジスタを再設定後にDTE5 ビットを1 にセ ットして転送継続の処理を行う方法があります。

1 DMIE4 0 R/W データトランスファインタラプトイネーブル4

チャネル4 の転送中断時のCPU またはDTC に対する割り込みを許可または禁止するビ ットです。DMIE4＝1 のときDTME4＝0 になると、DMAC は転送中断とみなし、CPU またはDTC に対し転送中断割り込みを要求します。 転送中断割り込みを解除するには、割り込み処理ルーチンにてDMIE4 ビットを0 にク リアする方法と、DTME4 ビットを1 にセットして転送継続の処理を行う方法がありま

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-28 2012.09.14 ビット ビット名 初期値 R/W 説 明

0 DTIE4 0 R/W データトランスファエンドインタラプトイネーブル0A

チャネル4 の転送終了時のCPU またはDTC に対なる割り込みを許可または禁止するビ ットです。DTIE4＝1 のときDTE4＝0 にすると、DMAC は転送終了とみなし、CPU ま たはDTC に対し転送終了割り込みを要求します。 転送終了割り込みを解除するには、割り込み処理ルーチンにてDTIE4 ビットを0 にク リアする方法と、転送カウンタ、アドレスレジスタを再設定後にDTE4 ビットを1 にセ ットして転送継続の処理を行う方法があります。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-29 2012.09.14

8.3.14 DMA ターミナルコントロールレジスタ（DMATCR）

DMATCR は、DMAC の転送終了端子の出力の許可または禁止を制御します。ビットの設定によりポートを 自動的に出力に設定し、転送終了信号を出力することができます。TEND 端子は、ショートアドレスモードで はチャネル1、3 のみに割り当てられています。転送終了信号は、転送要因によらず、転送カウンタが0 にな った転送サイクルを示しています。例外として、ブロック転送モードの場合は、ブロックサイズカウンタが0 になった転送サイクルを示しています。 共通レジスタ有効モード時（DMCOMMD ビット=1）のみ書き込み可能なレジスタです。 ビット ビット名 初期値 R/W 説 明 リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

5 TEE1 0 R/W 転送終了端子イネーブル1

FAE1=0 のとき、転送終了端子3（TEND3） 、FAE1=1 のとき、 転送終了端子5（TEND5） の出力を許可または禁止するビットです。 0：TEND3 または、TEND5 端子出力を禁止 1：TEND3 または、TEND5 端子出力を許可

4 TEE0 0 R/W 転送終了端子イネーブル0

FAE0=0 のとき、転送終了端子1（TEND1） 、FAE0=1 のとき、 転送終了端子4（TEND4） の出力を許可または禁止するビットです。 0：TEND1 または、TEND4 端子出力を禁止 1：TEND1 または、TEND4 端子出力を許可 3～0 － すべて0 － リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-30 2012.09.14 8.3.15 モジュールコンフィグレーションレジスタ（MDLCFGCR） MDLCFGCR は DMAC の設定を行います。 ビット ビット名 初期値 R/W 説 明 R/W R/W R/W R/W R/W R/W R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。

0 DMCOMMD 1 R/W 共通レジスタ有効モードイネーブル

DMAC のチャネル数、レジスタを切り替えます。切り替えに伴い端子機能、割 り込みベクタも変わります。 DMAC のレジスタ設定時、一番初めに設定してください。動作中（転送待ち状 態を含む）の設定変更はしないでください。 1：共通レジスタ有効モード ショートアドレスモード最大4 チャネルの転送、もしくはフルアドレス モード最大2 チャネルの転送が可能。 DMAC の各チャネルの動作制御をDMABCR、DMAC の転送終了端子の 出力の許可または禁止設定をDMATCR にて行います。 0：共通レジスタ無効モード ショートアドレスモード最大4 チャネル、フルアドレスモード最大2 チ ャネルの計6 チャネルの転送が可能。 DMAC の各チャネルの動作制御、転送終了端子の出力の許可または禁止 設定をDMAECRS0～DMAECRS3、DMAECRF4、DMAECRF5 にて行い ます。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-31 2012.09.14 8.4 起動要因 DMAC は内部割り込み要求または外部リクエスト、オートリクエストにより起動します。表 8.3 に DMAC の起動要因を示します。指定できる要因は、転送モードによって異なります。 表 8.3 DMAC の起動要因 ショートアドレスモード フルアドレスモード 共通レジスタ有効モード （DMCOMMD=1） 共通レジスタ無効モード （DMCOMMD=0） 起動要因 チャネ ル 0 チャネ ル 1 チャネ ル 2 チャネ ル 3 チャネ ル 0 チャネ ル 1 チャネ ル 2 チャネ ル 3 ノーマル モード ブロック 転送モード 内部 割り込み

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-32 2012.09.14 8.4.1 内部割り込み要求による起動 DMAC の起動要因として選択された割り込み要求は、CPU、DTC に対しても同時に割り込み要求を発生さ せることができます。詳細は「第6 章 割り込みコントローラ」を参照してください。 内部割り込み要求による起動要因では、DMAC は割り込みコントローラとは独立して割り込み要求を受け付 けます。このため、割り込みコントローラの優先順位の設定の影響を受けません。 CPU の割り込み要因、またはDTC の起動要因としない割り込み要求によりDMAC を起動する場合（DTA ＝1）、割り込み要求フラグはDMA 転送により自動的にクリアされます。ただし、ADI、TXI、RXI 割り込み は、DMA 転送で所定のレジスタをアクセスしないと、割り込み要求フラグはクリアされません。複数のチャ ネルで同一の割り込み要求を起動要因とした場合、最も優先順位の高いチャネルが起動された時点で割り込み 要求フラグがクリアされます。その他のチャネルの転送要求はDMAC 内部で保持され優先順位に従って起動 されます。 転送終了後のDTE＝0 の状態では、DTA ビットの設定に関係なく、選択された起動要因はDMAC に割り込みを 要求しません。この場合、当該割り込みはCPU またはDTC に割り込みを要求します。 CPU の割り込み要因または、DTC の起動要因と重なっている場合 （DTA＝0） 、 割り込み要求フラグはDMAC によりクリアされません。 8.4.2 外部リクエストによる起動 DMAC の起動要因として外部リクエスト（DREQ端子）を指定する場合は、該当ポートをあらかじめ入力に 設定してください*。外部リクエストにはレベルセンスとエッジセンスがあります。 ショートアドレスモード、フルアドレスモードのノーマルモード時の外部リクエスト動作は次のようになり ます。 エッジセンスを選択した場合、DREQ 端子のHigh レベルからLow レベルの変化を検出するたびに、1 バイ トまたは1 ワードのデータ転送を行います。データ転送を完了する前に次のエッジが入力された場合は、次の データ転送を行わないことがあります。 レベルセンスを選択した場合、DREQ 端子がHigh レベルに保持されているときは、転送要求待ち状態とな ります。また、DREQ 端子がLow レベルに保持されているときは、1 バイトまたは1 ワードの転送を行うたび にバスを解放しつつ、連続して転送を継続します。転送の途中でDREQ 端子がHigh レベルになると、転送を 中断し転送要求待ち状態になります。 共通レジスタ有効モードでは、外部リクエストはチャネル1、3、4、5 のみ可能。チャネル1、4 の起動要因 は同時に外部リクエストを指定しないでください。チャネル3、5 の起動要因は同時に外部リクエストを指定 しないでください。 共通レジスタ無効モードでは、外部リクエストはチャネル0、1、4、5 のみ可能です。チャネル0、4 の起動 要因は同時に外部リクエストを指定しないでください。チャネル1、5 の起動要因は同時に外部リクエストを 指定しないでください。 【注】 * 当該ポートをほかの機能の出力端子に設定した場合、当該チャネルのDMA 転送は保証されません。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-33 2012.09.14 8.4.3 オートリクエストによる起動 オートリクエストはレジスタ設定のみで起動され、 転送終了まで転送を継続します。 オートリクエストでは、 サイクルスチールモードとバーストモードが選択できます。 サイクルスチールモードでは、DMAC は1 バイトまたは1 ワードの転送を行うたびにバスを他のバスマスタ に解放します。通常、DMA サイクルとCPU サイクルが交互に繰り返されます。バーストモードでは、転送終 了までバスを占有し連続して転送を行います。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-34 2012.09.14 8.5 動作説明 8.5.1 転送モード DMAC の転送モードを表 8.4 に示します。 表 8.4 DMAC の転送モード 転送モード 転送要因 備 考 デュアルアドレスモード 1 回の転送要求で1 バイト または1 ワードの転送を実行 転送先／転送元アドレスを指定し、2 バスサイクルで転送 （1）シーケンシャルモード メモリアドレスを1 または2 増減 転送回数は1～65,536 （2）アイドルモード メモリアドレスは固定 転送回数は1～65,536 （3）リピートモード メモリアドレスを1 または2 増減 転送回数（1～256）転送後、 初期状態を回復して動作を継続 チャネル 0、1、2、3 ショート アドレスモード シングルアドレスモード 1 回の転送要求で1 バイト または1 ワードの転送を実行 I/O を指定するアドレスの代わりに DACK 端子を用いて1 バスサイクル で転送 シーケンシャルモード、アイドルモ ード、リピートモードの各モードを 指定可能 TPU チャネル0～5 の コンペアマッチ／インプット キャプチャA 割り込み SCI の送信データエンプティ割り 込み SCI の受信データフル割り込み A/D 変換器の変換終了割り込み 外部リクエスト 最大4 チャネルを独立に動作 可能 共通レジスタ有効モードでは、シ ングルアドレスモードはチャネル 1,3 のみ可能 共通レジスタ無効モードでは、シ ングルアドレスモードはチャネル 0、1 のみ可能

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-35 2012.09.14 転送モード 転送要因 備 考 チャネル 4、5 フル アドレスモード ノーマルモード （1）オートリクエスト 転送要求を内部保持 指定回数（1～65,536）を継続して転 送 バースト／サイクルスチール転送を 選択可能 オートリクエスト 最大2 チャネル動作可能 （2）外部リクエスト 1 回の転送要求で1 バイト または1 ワードの転送を実行 転送回数は1～65,536 外部リクエスト ブロック転送モード 1 回の転送要求で指定した 1 ブロックサイズの転送を実行 転送回数は1～65,536 ソースまたはデスティネーションの いずれかをブロックエリアに 指定可能 ブロックサイズは1～256 バイトま たはワード TPU チャネル0～5 の コンペアマッチ／インプット キャプチャA 割り込み SCI の送信データエンプティ割り 込み SCI の受信データフル割り込み A/D 変換器の変換終了割り込み 外部リクエスト

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-36 2012.09.14 8.5.2 シーケンシャルモード シーケンシャルモードは、DMACRS の MDS ビットを0 に設定することで指定できます。シーケンシャルモ ードでは、1 回の転送要求に対して1 バイトまたは1 ワードのデータ転送を行い、転送後にMAR を更新しま す。これをETCR で設定した回数だけ実行します。アドレスの一方はMAR、他方は IOAR で指定します。転 送方向はDMACRS の DTDIR ビットにより指定できます。表 8.5 にシーケンシャルモード時のレジスタの機能 を示します。 表 8.5 シーケンシャルモード時のレジスタ機能 対象レジスタ 機 能 初期設定値 動 作 DTDIR＝0 DTDIR ＝1 23 0 MAR ソースアドレス レジスタ デスティネーション アドレスレジスタ 転送先または転送元 の先頭アドレス 1 回の転送ごとに インクリメント／ デクリメント 23 0 IOAR H'FF デスティネーション アドレスレジスタ ソースアドレス レジスタ 転送元または転送先 の先頭アドレス 固定 015 ETCR 転送カウンタ 転送回数 1 回の転送ごとに デクリメント H'0000 になると 転送終了

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-37 2012.09.14 MAR には転送元または転送先の先頭アドレスを24 ビットで指定します。MAR は 1 回のバイトまたはワー ドデータ転送を行うたびに1 または2 をインクリメント／デクリメントします。IOAR にもう一方のアドレス の下位 16 ビットを指定します。 図 8.2 にシーケンシャルモードの動作を示します。 ࠬ࡟࠼ࠕT ࠬ࡟࠼ࠕB ォㅍ IOAR ޤ ࠬ࡟࠼ࠕT㧩L ࠬ࡟࠼ࠕB㧩L㧗(㧙1) DTID࡮2DTSZ࡮N㧙1)) ޓޓޓޓL㧩MAR⸳ቯ୯ ޓޓޓޓN㧩ETCR⸳ቯ୯ 図 8.2 シーケンシャルモードの動作

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-38 2012.09.14 転送回数はETCR によって 16 ビットで指定します。ETCR は 1 回のデータ転送を行うたびに1 だけデクリ メントされ、H'0000 になったときに共通レジスタ有効モードではDMABCR、共通レジスタ無効モードでは DMAECRS の DTE ビットをクリアしてデータ転送を終了します。このとき、DTIE ビットが1 にセットされて いると、CPU または DTC に割り込みを要求します。なお、転送回数の最大値はETCR に H'0000 を設定したと きで 65,536 となります。 転送要求（起動要因）には、A/D 変換器の変換終了割り込み、外部リクエスト、SCI の送信データエンプテ ィ／受信データフル割り込み、 およびTPU チャネル0～5 のコンペアマッチ／インプットキャプチャA 割り込 みがあります。 図 8.3 に共通レジスタ有効モード時、図 8.4 に共通レジスタ無効モード時のシーケンシャルモードの設定手 順例を示します。 ࡞ࡖࠪࡦࠤ࡯ࠪ DMABCRH⸳ቯ ォㅍవ DMACRS⸳ቯ DMABCRL࠼࡯࡝ߩ DMABCRL⸳ቯ ࡞ࡖࠪࡦࠤ࡯ࠪ ࠼࡯ࡕ 㨇3㨉 DRSEL⸳ቯ 㨇2㨉 MDLCFGCR⸳ቯ 㨇1㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 㨇8㨉 㨇1㨉MDLCFGCRߩDMCOMMDࠍ࠻࠶ࡆ1ߡߒ ޕ޿ߐߛߊ 㨇2㨉DRSELߩRSEL3㨪0࡞ࡀࡖ࠴߁ ߡߒ1࡞ࡀࡖ࠴ޔߚ߹ޕ޿ߐߛߊߡߒ3 㨪2ߪRSEL5ࠍ0࡞ࡀࡖ࠴ޔߦ1㨪0 ߪRSEL4ࠍ0ޕ޿ߐߛߊߡߒ 㨇3㨉DMABCRHޕ޿ߐߛߊߡߒ ࡮DTA⸵น ޕ޿ߐߛߊߡߒ 㨇4ࠍࠬ࡟࠼ࠕMARߣIOAR ޕ޿ߐߛߊߡߒ 㨇5ࠍETCRޕ޿ߐߛߊߡߒ 㨇6㨉DMACRSޕ޿ߐߛߊߡߒ ࡮DTSZ⸳ቯ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ࡮DTDIRޕ޿ߐߛߊߡߒ ࡮DTF3㨪DTF0ߛߊߡߒ ޕ޿ߐ 㨇7㨉DMABCRLߩDTE㧩0ߡߒ࠼࡯࡝ࠍ ޕ޿ߐߛߊ 㨇8㨉DMABCRLޕ޿ߐߛߊߡߒ ࡮DTIE⸵ ޕ޿ߐߛߊߡߒ ࡮DTEࠍ࠻࠶ࡆ1ߣ ޕ޿ߐߛߊߡߒ 図 8.3 シーケンシャルモードの設定手順例（共通レジスタ有効モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-39 2012.09.14 ࡞ࡖࠪࡦࠤ࡯ࠪ DMAECRS⸳ቯ ォㅍవ DMACRS⸳ቯ DMAECRS࠼࡯࡝ߩ DMAECRS⸳ቯ ࡞ࡖࠪࡦࠤ࡯ࠪ ࠼࡯ࡕ 㨇2㨉 MDLCFGCR⸳ቯ 㨇1㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 㨇1㨉MDLCFGCRߩDMCOMMDࠍ࠻࠶ࡆ0ߡߒ ޕ޿ߐߛߊ 㨇2㨉DMAECRSޕ޿ߐߛߊߡߒ ࡮DTA⸵น ޕ޿ߐߛߊߡߒ 㨇3ࠍࠬ࡟࠼ࠕMARߣIOAR ޕ޿ߐߛߊߡߒ 㨇4ࠍETCRޕ޿ߐߛߊߡߒ 㨇5㨉DMACRSޕ޿ߐߛߊߡߒ ࡮DTSZ⸳ቯ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ࡮DTDIRޕ޿ߐߛߊߡߒ ࡮DTF3㨪DTF0ߛߊߡߒ ޕ޿ߐ 㨇6㨉DMAECRSߩDTE㧩0ߡߒ࠼࡯࡝ࠍ ޕ޿ߐߛߊ 㨇7㨉DMAECRSޕ޿ߐߛߊߡߒ ࡮DTIE⸵ ޕ޿ߐߛߊߡߒ ࡮DTEࠍ࠻࠶ࡆ1ߣ ޕ޿ߐߛߊߡߒ 図 8.4 シーケンシャルモードの設定手順例（共通レジスタ無効モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-40 2012.09.14 8.5.3 アイドルモード アイドルモードは、共通レジスタ有効モードでは、DMACRS の MDS ビットとDMABCRL の DTIE ビット を 1 に設定することで指定できます。共通レジスタ無効モードでは、DMACRS の MDS ビットとDMAECRS の IDLE ビットを 1 に設定することで指定できます。アイドルモードでは、1 回の転送要求に対して1 バイト または 1 ワードのデータ転送を行います。これをETCR で設定した回数だけ実行します。アドレスの一方は MAR、他方は IOAR で指定します。転送方向はDMACRS の DTDIR ビットにより指定できます。表 8.6 にア イドルモード時のレジスタの機能を示します。 表 8.6 アイドルモード時のレジスタ機能 対象レジスタ 機 能 初期設定値 動 作 DTDIR＝0 DTDIR ＝1 23 0 MAR ソースアドレス レジスタ デスティネーション アドレスレジスタ 転送先または転送元 の先頭アドレス 固定 23 0 IOAR H'FF デスティネーション アドレスレジスタ ソースアドレス レジスタ 転送元または転送先 の先頭アドレス 固定 015 ETCR 転送カウンタ 転送回数 1 回の転送ごとに デクリメントH'0000 になると 転送終了 MAR には転送元または転送先の先頭アドレスを24 ビットで指定します。MAR はデータ転送でインクリメ ント／デクリメントされません。IOAR にもう一方のアドレスの下位16 ビットを指定します。図 8.5 にアイド ルモードの動作を示します。 ォㅍ IOAR MAR 図 8.5 アイドルモードの動作

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-41 2012.09.14 転送回数はETCR によって 16 ビットで指定します。ETCR は 1 回のデータ転送を行うたびに1 だけデクリ メントされ、H'0000 になったときに共通レジスタ有効モードではDMABCR、共通レジスタ無効モードでは DMAECRS の DTE ビットをクリアしてデータ転送を終了します。このとき、DTIE ビットが1 にセットされて いると、CPU または DTC に割り込みを要求します。なお、転送回数の最大値はETCR に H'0000 を設定したと きで 65,536 となります。 転送要求（起動要因）には、A/D 変換器の変換終了割り込み、外部リクエスト、SCI の送信データエンプテ ィ／受信データフル割り込み、 およびTPU チャネル0～5 のコンペアマッチ／インプットキャプチャA 割り込 みがあります。 図 8.6 に共通レジスタ有効モード時、図 8.7 に共通レジスタ無効モード時のアイドルモードの設定手順例を 示します。 ࡞࠼ࠗࠕ DMABCRH⸳ቯ ォㅍవ DMACRS⸳ቯ DMABCRL࠼࡯࡝ߩ DMABCRL⸳ቯ ࡞࠼ࠗࠕ ࠼࡯ࡕ MDLCFGCRߩDMCOMMDࠍ࠻࠶ࡆ1⸳ቯ ޕ޿ߐߛߊߡߒ DRSELߩRSEL3㨪0߁ ߡߒ1ޕ޿ߐߛߊߡߒ ࡞ࡀࡖ࠴ޔߚ߹3㨪2ߪ RSEL5ࠍ0࡞ࡀࡖ࠴ޔߦ1㨪0ߪ RSEL4ࠍ0ޕ޿ߐߛߊߡߒ ࠍࠬ࡟࠼ࠕMARߣ IOARޕ޿ߐߛߊߡߒ ࠍETCRޕ޿ߐߛߊߡߒ DMACRSޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ࡮DTDIRޕ޿ߐߛߊߡߒ ࡮DTF3㨪DTF0ߡߒ ޕ޿ߐߛߊޓ DMABCRLߩDTE㧩0࠼࡯࡝ࠍ ޕ޿ߐߛߊߡߒ DMABCRLޕ޿ߐߛߊߡߒ ࡮DTEࠍ࠻࠶ࡆ1ォㅍ⸵น ޕ޿ߐߛߊߡߒߣ [3] DRSEL⸳ቯ [2] MDLCFGCR⸳ቯ [1] [1] [2] DMABCRHޕ޿ߐߛߊߡߒ ࡮DTAߩࠕ࡝ࠢߺ ޕ޿ߐߛߊߡߒ [3] [4] [5] [6] [7] [8] [4] [5] [6] [7] [8] 図 8.6 アイドルモードの設定手順例（共通レジスタ有効モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-42 2012.09.14 ࡞࠼ࠗࠕ DMAECRS⸳ቯ ォㅍవ DMACRS⸳ቯ DMAECRS࠼࡯࡝ߩ DMAECRS⸳ቯ ࡞࠼ࠗࠕ ࠼࡯ࡕ MDLCFGCRߩDMCOMMDࠍ࠻࠶ࡆ0⸳ቯ ޕ޿ߐߛߊߡߒ ࠍࠬ࡟࠼ࠕMARߣ IOARޕ޿ߐߛߊߡߒ ࠍETCRޕ޿ߐߛߊߡߒ DMACRSޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ࡮DTDIRޕ޿ߐߛߊߡߒ ࡮DTF3㨪DTF0ߡߒ ޕ޿ߐߛߊޓ DMAECRSߩDTE㧩0࠼࡯࡝ࠍ ޕ޿ߐߛߊߡߒ DMAECRSޕ޿ߐߛߊߡߒ ࡮DTIEߩߺ ޕ޿ߐߛߊߡߒ ࡮DTEࠍ࠻࠶ࡆ1ォㅍ⸵น ޕ޿ߐߛߊߡߒߣ [2] MDLCFGCR⸳ቯ [1] [1] DMAECRSޕ޿ߐߛߊߡߒ ࡮DTAߩࠕ࡝ࠢߺ ޕ޿ߐߛߊߡߒ [2] [3] [4] [5] [6] [7] [3] [4] [5] [6] [7] 図 8.7 アイドルモードの設定手順例（共通レジスタ無効モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-43 2012.09.14 8.5.4 リピートモード リピートモードは、共通レジスタ有効モードでは、DMACRS の MDS ビットを1 に、DMABCRL の DTIE ビ ットを 0 に設定することで指定できます。共通レジスタ無効モードでは、DMACRS の MDS ビットを1 に、 DMAECRS の IDLE ビットを 0 に設定することで指定できます。リピートモードでは、1 回の転送要求に対し て 1 バイトまたは1 ワードのデータ転送を行い、転送後にMAR を更新します。これをETCRL で設定した回 数だけ実行します。設定回数の転送を終了すると、自動的にMAR、ETCRL は設定値に戻り、動作を継続しま す。アドレスの一方はMAR、他方はIOAR で指定します。転送方向はDMACRS の DTDIR ビットにより指定 できます。表 8.7 にリピートモード時のレジスタの機能を示します。 表 8.7 リピートモード時のレジスタ機能 対象レジスタ 機 能 初期設定値 動 作 DTDIR ＝0 DTDIR ＝1 23 0 MAR ソースアドレス レジスタ デスティネーショ ンアドレス レジスタ 転送先または転送元 の先頭アドレス 1 回の転送ごとにインクリ メント／デクリメント H'0000 になると初期設定 値に回復 23 0 IOAR H'FF デスティネーシ ョンアドレス レジスタ ソースアドレス レジスタ 転送元または転送先 の先頭アドレス 固定 ETCRH 転送回数保持 転送回数 固定 ETCRL 転送カウンタ 転送回数 1 回の転送ごとにデクリメ ント H'00になるとETCRHの値 をロード MAR には転送元または転送先の先頭アドレスを24 ビットで指定します。MAR は 1 回のデータ転送を行う たびに 1 または2 をインクリメント／デクリメントします。IOAR にもう一方のアドレスの下位16 ビットを指 定します。転送回数はETCRH、ETCRL によって8 ビットで指定します。なお、転送回数の最大値はETCRH、 ETCRL にそれぞれ H'00 を設定したときで256 となります。 リピートモードでは、ETCRL を転送カウンタ、ETCRH を転送回数保持レジスタとして使用します。ETCRL は 1 回のデータ転送を行うたびに1 だけデクリメントされ、H'00 になると ETCRH の値がロードされます。こ のとき、MAR は DMACR の DTSZ、DTID ビットの値に応じて設定値を回復します。MAR の回復の動作は次 のようになります。 MAR＝MAR－(－1)DTID・2DTSZ・ETCRH ETCRH と ETCRL は同じ値に設定してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-44 2012.09.14 リピートモードでは、共通レジスタ有効モードではDMABCR、共通レジスタ無効モードではDMAECRS の DTE ビットがクリアされるまで動作を継続します。したがって、データ転送を終了するにはDTE ビットを0 にクリアしてください。CPU またはDTC に対して転送終了割り込みは要求しません。DTE ビットをクリア後、 DTE ビットを再びセットすると、DTE ビットをクリアした時点で終了した転送の続きから再開することがで きます。 図 8.8 にリピートモードの動作を示します。 ࠬ࡟࠼ࠕT ࠬ࡟࠼ࠕB ォㅍ IOAR ޤ ࠬ࡟࠼ࠕT㧩L ࠬ࡟࠼ࠕB㧩L㧗(㧙1)DTID࡮2DTSZ࡮N㧙1)) ޓޓޓޓL㧩MAR⸳ቯ୯ ޓޓޓޓN㧩ETCR⸳ቯ୯ 図 8.8 リピートモードの動作

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-45 2012.09.14 転送要求（起動要因）には、A/D 変換器の変換終了割り込み、外部リクエスト、SCI の送信データエンプテ ィ／受信データフル割り込み、 およびTPU チャネル0～5 のコンペアマッチ／インプットキャプチャA 割り込 みがあります。 図 8.9 に共通レジスタ有効モード時、図 8.10 に共通レジスタ無効モード時のリピートモードの設定手順例 を示します。 ࠻࡯ࡇ࡝ DMABCRH⸳ቯ ォㅍవ DMACRS⸳ቯ DMABCRL࠼࡯࡝ߩ DMABCRL⸳ቯ ࠻࡯ࡇ࡝ ࠼࡯ࡕ DMABCRHޕ޿ߐߛߊߡߒ ࡮DTA⸵น ޕ޿ߐߛߊߡߒ ࠍࠬ࡟࠼ࠕMARߣIOARߦ ޕ޿ߐߛߊߡߒ ࠍETCRHޔETCRLߡߒ ޕ޿ߐߛߊ DMACRSޕ޿ߐߛߊߡߒ ࡮DTSZ⸳ቯ ޕ޿ߐߛߊߡߒޓ ޕ޿ߐߛߊߡߒ ࡮DTDIRޕ޿ߐߛߊߡߒ ࡮DTF3㨪DTF0ߡߒ ޕ޿ߐߛߊޓ DMABCRLߩDTE㧩0ߡߒ࠼࡯࡝ࠍ ޕ޿ߐߛߊ DMABCRLޕ޿ߐߛߊߡߒ ࡮DTEࠍ࠻࠶ࡆ1ߣ ޕ޿ߐߛߊߡߒޓ [3] DRSEL⸳ቯ [2] MDLCFGCR⸳ቯ [1] [3] [4] [5] [6] [7] [8] [4] [5] [6] [7] [8] MDLCFGCRߩDMCOMMDࠍ࠻࠶ࡆ1⸳ቯ ޕ޿ߐߛߊߡߒ DRSELߩRSEL3㨪0߁ ߡߒ1ޕ޿ߐߛߊߡߒ ࡞ࡀࡖ࠴ޔߚ߹3㨪2ߪ RSEL5ࠍ0࡞ࡀࡖ࠴ޔߦ1㨪0ߪ RSEL4ࠍ0ޕ޿ߐߛߊߡߒ [1] [2] 図 8.9 リピートモードの設定手順例（共通レジスタ有効モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-46 2012.09.14 ࠻࡯ࡇ࡝ DMAECRS⸳ቯ ォㅍవ DMACRS⸳ቯ DMAECRS࠼࡯࡝ߩ DMAECRS⸳ቯ ࠻࡯ࡇ࡝ ࠼࡯ࡕ DMAECRSޕ޿ߐߛߊߡߒ ࡮DTA⸵น ޕ޿ߐߛߊߡߒ ࠍࠬ࡟࠼ࠕMARߣIOARߦ ޕ޿ߐߛߊߡߒ ࠍETCRHޔETCRLߡߒ ޕ޿ߐߛߊ DMACRSޕ޿ߐߛߊߡߒ ࡮DTSZ⸳ቯ ޕ޿ߐߛߊߡߒޓ ޕ޿ߐߛߊߡߒ ࡮DTDIRޕ޿ߐߛߊߡߒ ࡮DTF3㨪DTF0ߡߒ ޕ޿ߐߛߊޓ DMAECRSߩDTE㧩0ߡߒ࠼࡯࡝ࠍ ޕ޿ߐߛߊ DMAECRSޕ޿ߐߛߊߡߒ ࡮DTEࠍ࠻࠶ࡆ1ߣ ޕ޿ߐߛߊߡߒޓ [2] MDLCFGCR⸳ቯ [1] [2] MDLCFGCRߩDMCOMMDࠍ࠻࠶ࡆ0ߡߒ ޕ޿ߐߛߊ [1] [3] [4] [5] [6] [7] [3] [4] [5] [6] [7] 図 8.10 リピートモードの設定手順例（共通レジスタ無効モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-47 2012.09.14 8.5.5 シングルアドレスモード シングルアドレスモードは、共通レジスタ有効モードではチャネル1、3 のみ設定できます。共通レジスタ 無効モードではチャネル０、1 のみ設定できます。シングルアドレスモードは、ショートアドレスモードにお いて共通レジスタ有効モードではDMABCR、共通レジスタ無効モードではDMAECRS の SAE ビットを 1 に 設定することで指定できます。 アドレスの一方はMAR で指定し、 他方は自動的にデータ転送アクノレッジ端子 （DACK） に設定されます。 転送方向はDMACR の DTDIR ビットにより指定できます。表 8.8 にシングルアドレスモード時のレジスタの 機能を示します。 表 8.8 シングルアドレスモード時レジスタの機能 機 能 対象レジスタ DTDIR＝0 DTDIR ＝1 初期設定値 動作 23 0 MAR ソースアドレス レジスタ デスティネーション アドレスレジスタ 転送先または転送元 の先頭アドレス 「8.5.2 シーケン シャルモード」、 「8.5.3 アイドル モード」、「8.5.4 リピートモード」を 参照 DACK 端子 ライトストローブ リードストローブ （DMABCRH または DMAECRS のSAE ビ ットによる自動設定、 IOAR は無効） 外部デバイスに対する ストローブ 015 ETCR 転送カウンタ 転送回数 「8.5.2 シーケン シャルモード」、 「8.5.3 アイドル モード」、「8.5.4 リピートモード」を 参照 MAR には転送元または転送先の先頭アドレスを24 ビットで指定します。IOAR は無効となり、代わりに外 部デバイスに対するストローブ（DACK）を出力します。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-48 2012.09.14 図 8.11 にシングルアドレスモード（シーケンシャルモード指定）の動作を示します。 ࠬ࡟࠼ࠕT ࠬ࡟࠼ࠕB ォㅍ DACK ޤ ࠬ࡟࠼ࠕT㧩L ࠬ࡟࠼ࠕB㧩L㧗(㧙1) DTID࡮2DTSZ࡮N㧙1)) ޓޓޓޓL㧩MAR⸳ቯ୯ ޓޓޓޓN㧩ETCR⸳ቯ୯ 図 8.11 シングルアドレスモード（シーケンシャルモード指定）の動作

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-49 2012.09.14 図 8.12 に共通レジスタ有効モード時、図 8.13 に共通レジスタ無効モード時のシングルアドレスモード（シ ーケンシャルモード指定）の設定手順例を示します。 DMABCRH⸳ቯ ォㅍవ DMACRS⸳ቯ DMABCRL࠼࡯࡝ߩ DMABCRL⸳ቯ ࠼࡯ࡕ DMABCRHޕ޿ߐߛߊߡߒ ࡮DTAߩࠕ࡝ࠢߺ ޕ޿ߐߛߊߡߒ ࠍࠬ࡟࠼ࠕMAR⸳ቯ ޕ޿ߐߛߊߡߒ ࠍETCRޕ޿ߐߛߊߡߒ DMACRSޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ࡮DTDIRޕ޿ߐߛߊߡߒ ࡮DTF3㨪DTF0ߡߒ ޕ޿ߐߛߊޓ DMABCRLߩDTE㧩0࠼࡯࡝ࠍ ޕ޿ߐߛߊߡߒ DMABCRLޕ޿ߐߛߊߡߒ ࡮DTIEߺ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒߣޓ [3] DRSEL⸳ቯ [2] MDLCFGCR⸳ቯ [1] [3] MDLCFGCRߩDMCOMMDࠍ࠻࠶ࡆ1ߡߒ ޕ޿ߐߛߊ [1] DRSELߩRSEL3ޔ1ߦ࡞ࡀࡖ࠴߁ ߡߒ1࡞ࡀࡖ࠴ޔߚ߹ޕ޿ߐߛߊߡߒ3ࠍ ߪRSEL5ࠍ0࡞ࡀࡖ࠴ޔߦ1ࠆߔ ߪRSEL4ࠍ0ޕ޿ߐߛߊߡߒ [2] [4] [5] [6] [7] [8] [4] [5] [6] [7] [8] 図 8.12 シングルアドレスモード（シーケンシャルモード指定）の設定手順例 （共通レジスタ有効モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-50 2012.09.14 DMAECRS⸳ቯ ォㅍవ DMACRS⸳ቯ DMAECRS࠼࡯࡝ߩ DMAECRS⸳ቯ ࠼࡯ࡕ DMAECRSޕ޿ߐߛߊߡߒ ࡮DTAߩࠕ࡝ࠢߺ ޕ޿ߐߛߊߡߒ ࠍࠬ࡟࠼ࠕMAR⸳ቯ ޕ޿ߐߛߊߡߒ ࠍETCRޕ޿ߐߛߊߡߒ DMACRSޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ࡮DTDIRޕ޿ߐߛߊߡߒ ࡮DTF3㨪DTF0ߡߒ ޕ޿ߐߛߊޓ DMAECRSߩDTE㧩0࠼࡯࡝ࠍ ޕ޿ߐߛߊߡߒ DMAECRSޕ޿ߐߛߊߡߒ ࡮DTIEߺ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒߣޓ [2] MDLCFGCR⸳ቯ [1] [2] MDLCFGCRߩDMCOMMDࠍ࠻࠶ࡆ0ߦ ޕ޿ߐߛߊߡߒ [1] [3] [4] [5] [6] [7] [3] [4] [5] [6] [7] 図 8.13 シングルアドレスモード（シーケンシャルモード指定）の設定手順例 （共通レジスタ無効モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-51 2012.09.14 8.5.6 ノーマルモード ノーマルモードは、共通レジスタ有効モードでは、チャネル4、5 に対応したDRSEL の RSEL4、5 ビットを 1 に、DMACRF の BLKE ビットを0 に設定することで指定できます。 共通レジスタ無効モードでは、DMACRF の BLKE ビットを0 に設定することで指定できます。ノーマルモードでは、1 回の転送要求に対して1 バイト または 1 ワードのデータ転送を行い、転送後にSAR、DAR を更新します。これをETCRA で設定した回数だ け実行します。転送方向は、転送元をSAR で指定し、転送先をDAR で指定します。表 8.9 にノーマルモード 時のレジスタの機能を示します。 表 8.9 ノーマルモード時のレジスタ機能 対象レジスタ 機 能 初期設定値 動 作 23 0 SAR ソースアドレスレジスタ 転送元の先頭アドレス 1 回の転送ごとにインクリメント／ デクリメント、または固定 23 0 DAR デスティネーション アドレスレジスタ 転送先の先頭アドレス 1 回の転送ごとにインクリメント／ デクリメント、または固定 015 ETCRA 転送カウンタ 転送回数 1 回の転送ごとにデクリメント H'0000 になると転送終了 転送元および転送先の先頭アドレスをSAR、DAR にそれぞれ24 ビットで指定します。SAR、DAR は 1 回 のデータ転送を行うたびに、1 または2 インクリメント／デクリメントするか、または固定にすることができ ます。インクリメント／デクリメント／固定の選択は、SAR、DAR 別々に設定可能です。 転送回数はETCRA により16 ビットで指定します。転送を行うたびに1 だけデクリメントされ、H'0000 に なったときに共通レジスタ有効モードではDMABCR、共通レジスタ無効モードではDMAECRF の DTE ビッ トをクリアしてデータ転送を終了します。このとき、共通レジスタ有効モードではDMABCR、共通レジスタ 無効モードではDMAECRF の DTIE ビットが1 にセットされていると、CPU または DTC に割り込みを要求し ます。なお、転送回数の最大値はETCRA に H'0000 を設定したときで65,536 となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-52 2012.09.14 図 8.14 にノーマルモードの動作を示します。 ࠬ࡟࠼ࠕTA ࠬ࡟࠼ࠕBA ࠬ࡟࠼ࠕTB ޤ ࠬ࡟࠼ࠕTA㧩LA ࠬ࡟࠼ࠕTB㧩LB ࠬ࡟࠼ࠕBA㧩LA㧗SAIDE࡮(㧙1)SAID࡮2DTSZ࡮N㧙1)) ࠬ࡟࠼ࠕBB㧩LB㧗DAIDE࡮(㧙1)DAID࡮2DTSZ࡮N㧙1)) ޓޓޓޓLA㧩MARA⸳ቯ୯ ޓޓޓ ޓLB㧩MARB⸳ቯ୯ ޓޓޓޓN㧩ETCRA⸳ቯ୯ ࠬ࡟࠼ࠕBB 図 8.14 ノーマルモードの動作 転送要求（起動要因）には、外部リクエストとオートリクエストがあります。オートリクエストはレジスタ の設定のみで起動され、設定された回数のデータ転送を自動的に行います。オートリクエストではサイクルス チールモードとバーストモードを選択できます。サイクルスチールモードでは、1 回のデータ転送を行うたび に他のバスマスタにバスを解放します。バーストモードでは、転送終了までバスを占有し続けます。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-53 2012.09.14 図 8.15 に共通レジスタ有効モード時、図 8.16 に共通レジスタ無効モード時のノーマルモードの設定手順例 を示します。 ࡞ࡑ࡯ࡁ DMABCRH⸳ቯ ォㅍవ DMACRF⸳ቯ DMABCRL࠼࡯࡝ߩ DMABCRL⸳ቯ ࡞ࡑ࡯ࡁ ࠼࡯ࡕ DMABCRHޕ޿ߐߛߊߡߒ ࡮DTA⸵น ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ࠍETCRAޕ޿ߐߛߊߡߒ DMACRFޕ޿ߐߛߊߡߒ ࡮DTSZߡߒ ޕ޿ߐߛߊޓ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ࡮DTF3㨪DTF0ޕ޿ߐߛߊߡߒ DMABCRLߩDTE㧩0ޔDTME㧩0ࠍ ޕ޿ߐߛߊߡߒ࠼࡯࡝ DMABCRLޕ޿ߐߛߊߡߒ ࡮DTIE⸵น ޕ޿ߐߛߊߡߒ ࡮DTMEޔDTEߦ߽ߣࠍ࠻࠶ࡆ1ォㅍ ޕ޿ߐߛߊߡߒߣ [3] DRSEL⸳ቯ [2] MDLCFGCR⸳ቯ [1] [3] MDLCFGCRߩDMCOMMDࠍ࠻࠶ࡆ1ߡߒ ޕ޿ߐߛߊ [1] DRSELߩRSEL4ޔ5ߦ࡞ࡀࡖ࠴߁ ߡߒ1ޕ޿ߐߛߊߡߒ [2] [4] [5] [6] [7] [8] [4] [5] [6] [7] [8] 図 8.15 ノーマルモードの設定手順例（共通レジスタ有効モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-54 2012.09.14 ࡞ࡑ࡯ࡁ DMAECRF⸳ቯ ォㅍవ DMACRF⸳ቯ DMAECRF࠼࡯࡝ߩ DMAECRF⸳ቯ ࡞ࡑ࡯ࡁ ࠼࡯ࡕ DMAECRFޕ޿ߐߛߊߡߒ ࡮DTA⸵น ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ࠍETCRAޕ޿ߐߛߊߡߒ DMACRFޕ޿ߐߛߊߡߒ ࡮DTSZߡߒ ޕ޿ߐߛߊޓ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ࡮DTF3㨪DTF0ޕ޿ߐߛߊߡߒ DMAECRFߩDTE㧩0ޔDTME㧩0ࠍ ޕ޿ߐߛߊߡߒ࠼࡯࡝ DMAECRFޕ޿ߐߛߊߡߒ ࡮DTIE⸵น ޕ޿ߐߛߊߡߒ ࡮DTMEޔDTEߦ߽ߣࠍ࠻࠶ࡆ1ォㅍ ޕ޿ߐߛߊߡߒߣ [2] MDLCFGCR⸳ቯ [1] [2] MDLCFGCRߩDMCOMMDࠍ࠻࠶ࡆ0ߡߒ ޕ޿ߐߛߊ [1] [3] [4] [5] [6] [7] [3] [4] [5] [6] [7] 図 8.16 ノーマルモードの設定手順例（共通レジスタ無効モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-55 2012.09.14 8.5.7 ブロック転送モード ブロック転送モードは、共通レジスタ有効モードでは、チャネル4、5 に対応したDRSEL のRSEL4、5 ビッ トを 1 に、DMACRF の BLKE ビットを1 にセットすることで指定できます。共通レジスタ無効モードでは、 DMACRF の BLKE ビットを1 にセットすることで指定できます。ブロック転送モードでは、1 回の転送要求 に対して指定されたブロックサイズのデータ転送を行います。 これをETCRB で設定した回数だけ実行します。 転送方向は、転送元をSAR で指定し、転送先をDAR で指定します。転送元または転送先のどちらをブロック エリア（複数バイト／ワードで構成されたエリア）とするかを選択できます。表 8.10 にブロック転送モード 時のレジスタの機能を示します。 表 8.10 ブロック転送モード時のレジスタの機能 対象レジスタ 機 能 初期設定値 動 作 23 0 SAR ソースアドレスレジスタ 転送元先頭アドレス 1 回の転送ごとにインクリメント／ デクリメント、または固定 23 0 DAR デスティネーション アドレスレジスタ 転送先先頭アドレス 1 回の転送ごとにインクリメント／ デクリメント、または固定 ETCRAH ブロックサイズ保持 ブロックサイズ 固定 ETCRAL ブロックサイズカウンタ ブロックサイズ 1 回の転送ごとにデクリメント H'00 になるとETCRAH の値をコピー 15 0 ETCRB ブロック転送カウンタ ブロック転送回数 1 ブロック転送ごとにデクリメント H'0000 になると転送終了 転送元および転送先の先頭アドレスをSAR、DAR にそれぞれ24 ビットで指定します。SAR、DAR は 1 回 のデータ転送を行うたびに1 または2 インクリメント／デクリメントするか、 または固定にすることができま す。インクリメント／デクリメント／固定の選択はSAR、DAR 別々に設定可能です。SAR、DAR のどちらを ブロックとするかは、共通レジスタ有効モードではDMABCR、共通レジスタ無効モードではDMAECRF の BLKDIR ビットで指定します。 ETCRAH、ETCRAL の両方にM を、ETCRB に N を設定します。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-56 2012.09.14 図 8.17 に転送先をブロックエリアにした場合のブロック転送モードの動作を示します。 ࠬ࡟࠼ࠕTA ࠬ࡟࠼ࠕBA ォㅍ ࠬ࡟࠼ࠕTB ޤ ࠬ࡟࠼ࠕTA㧩LA ࠬ࡟࠼ࠕTB㧩LB ࠬ࡟࠼ࠕBA㧩LA㧗SAIDE࡮(㧙1)SAID࡮2DTSZ࡮M࡮N㧙1)) ࠬ࡟࠼ࠕBB㧩LB㧗DAIDE࡮(㧙1)DAID࡮2DTSZ࡮N㧙1)) LA㧩SAR⸳ቯ୯ LB㧩DAR⸳ቯ୯ N 㧩ETCRB⸳ቯ୯ M 㧩ETCRAHޔETCRAL⸳ቯ୯ ࠬ࡟࠼ࠕBB ╙1ࠢ࠶ࡠࡉ ╙2ࠢ࠶ࡠࡉ ╙Nࠢ࠶ࡠࡉ ࠕ࡝ࠛࠢ࠶ࡠࡉ Mߩ࠼࡯ࡢ 図 8.17 ブロック転送モードの動作（ BLKDIR＝0）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-57 2012.09.14 図 8.18 に転送元をブロックエリアにした場合のブロック転送モードの動作を示します。 ࠬ࡟࠼ࠕTB ࠬ࡟࠼ࠕBB ォㅍ ࠬ࡟࠼ࠕTA ޤ ࠬ࡟࠼ࠕTA㧩LA ࠬ࡟࠼ࠕTB㧩LB ࠬ࡟࠼ࠕBA㧩LA㧗SAIDE࡮(㧙1)SAID࡮2DTSZ࡮N㧙1)) ࠬ࡟࠼ࠕBB㧩LB㧗DAIDE࡮(㧙1)DAID࡮2DTSZ࡮M࡮N㧙1)) LA㧩SAR⸳ቯ୯ LB㧩DAR⸳ቯ୯ N 㧩ETCRB⸳ቯ୯ M 㧩ETCRAHޔETCRAL⸳ቯ୯ ࠬ࡟࠼ࠕBA ╙1ࠢ࠶ࡠࡉ ╙2ࠢ࠶ࡠࡉ ╙Nࠢ࠶ࡠࡉ ࠕ࡝ࠛࠢ࠶ࡠࡉ Mߩ࠼࡯ࡢ 図 8.18 ブロック転送モードの動作（ BLKDIR＝1）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-58 2012.09.14 ETCRAL は1 回のデータ転送を行うたびに1 だけデクリメントされます。1 回の転送要求に対して、ETCRAL が H'00 になるまでバースト転送が行われます。ETCRAL が H'00 になるとETCRAH の値がロードされます。 このとき、DMACRF の BLKDIR ビットでブロックに指定されたSAR、DAR は、DMACR の DTSZ および SAID/DAID、SAIDE/DAIDE ビットに応じて設定値を回復します。 ETCRB は 1 回のブロック転送のたびに1 だけデクリメントされ、H'0000 になったときに共通レジスタ有効 モードではDMABCR、共通レジスタ無効モードではDMAECRF の DTE ビットをクリアして転送を終了しま す。このとき、共通レジスタ有効モードではDMABCR、共通レジスタ無効モードではDMAECRF の DTIE ビ ットが 1 にセットされていると、CPU または DTC に対して割り込みを要求します。図 8.19 にブロック転送モ ードの動作フローを示します。 ᮭ₪ᓧ ETCRAL㧩ETCRAL㧙1 ETCRAL㧩H'00 ᮭ⸃᡼ BLKDIR㧩0 ETCRAL㧩ETCRAH ETCRB㧩ETCRB㧙1 ETCRB㧩H'0000 ࠻࡯࠲ࠬ 㧔DTE㧩DTME㧩1㧕 SAR㧩SAR㧗SAIDE࡮(㧙1)SAID࡮2DTSZ DAR㧩DAR㧗DAIDE࡮(㧙1)DAID࡮2DTSZ DAR㧩DAR㧙DAIDE࡮(㧙1)DAID࡮2DTSZ࡮ETCRAH SAR㧩SAR㧙SAIDE࡮(㧙1)SAID࡮2DTSZ࡮ETCRAH No Yes No Yes No Yes No Yes DTEࠍ࠻࠶ࡆ0ߦ ォㅍ⚳ੌ 図 8.19 ブロック転送モードの動作フロー

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-59 2012.09.14 転送要求（起動要因）には、A/D 変換器の変換終了割り込み、外部リクエスト、SCI の送信データエンプテ ィ／受信データフル割り込み、 およびTPU チャネル0～5 のコンペアマッチ／インプットキャプチャA 割り込 みがあります。図 8.20 に共通レジスタ有効モード時、図 8.21 に共通レジスタ無効モード時のブロック転送モ ードの設定手順例を示します。 ォㅍ DMABCRH⸳ቯ ォㅍవ DMACRF⸳ቯ DMABCRL࠼࡯࡝ߩ DMABCRL⸳ቯ ォㅍ ࠼࡯ࡕ DMABCRHޕ޿ߐߛߊߡߒ ࡮DTAߩࠕ࡝ࠢߺ ޕ޿ߐߛߊߡߒ DARޕ޿ߐߛߊߡߒ ࠍ࠭ࠗࠨࠢ࠶ࡠࡉETCRAHߣETCRALߦ ࠍETCRB⸳ቯ ޕ޿ߐߛߊߡߒ DMACRFޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ࡮SAIDޔSAIDEޔࠅࠃߦ࠻࠶ࡆSARߩ ࠍ ޕ޿ߐߛߊߡߒ ࡮BLKEࠍ࠻࠶ࡆ1ォㅍ ޕ޿ߐߛߊߡߒ ࡮BLKDIRߩ ߡߒ ޕ޿ߐߛߊޓ ࡮DAIDޔDAIDEޔࠅࠃߦ࠻࠶ࡆDARߩ ޕ޿ߐߛߊߡߒޓ ࡮DTF3㨪DTF0ߡߒ ޕ޿ߐߛߊޓ DMABCRLߩDTE㧩0ޔDTME㧩0 ޕ޿ߐߛߊߡߒ࠼࡯࡝ࠍ DMABCRLޕ޿ߐߛߊߡߒ ࡮DTIEߩCPUߦ ᜰቯ ޕ޿ߐߛߊߡߒޓ ޕ޿ߐߛߊߡߒߣ [3] DRSEL⸳ቯ [2] MDLCFGCR⸳ቯ [1] [3] MDLCFGCRߩDMCOMMDࠍ࠻࠶ࡆ1ߦ ޕ޿ߐߛߊߡߒ [1] DRSELߩRSEL5ޔ4߁ ߡߒ1ޕ޿ߐߛߊߡߒ [2] [4] [5] [6] [7] [8] [4] [5] [6] [7] [8] 図 8.20 ブロック転送モードの設定手順例（共通レジスタ有効モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-60 2012.09.14 ォㅍ DMAECRF⸳ቯ ォㅍవ DMACRF⸳ቯ DMAECRF࠼࡯࡝ߩ DMAECRF⸳ቯ ォㅍ ࠼࡯ࡕ DMAECRFޕ޿ߐߛߊߡߒ ࡮DTAߩࠕ࡝ࠢߺ ޕ޿ߐߛߊߡߒ DARޕ޿ߐߛߊߡߒ ࠍ࠭ࠗࠨࠢ࠶ࡠࡉETCRAHߣETCRALߦ ࠍETCRB⸳ቯ ޕ޿ߐߛߊߡߒ DMACRFޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ ࡮SAIDޔSAIDEޔࠅࠃߦ࠻࠶ࡆSARߩ ࠍ ޕ޿ߐߛߊߡߒ ࡮BLKEࠍ࠻࠶ࡆ1ォㅍ ޕ޿ߐߛߊߡߒ ࡮BLKDIRߩ ߡߒ ޕ޿ߐߛߊޓ ࡮DAIDޔDAIDEޔࠅࠃߦ࠻࠶ࡆDARߩ ޕ޿ߐߛߊߡߒޓ ࡮DTF3㨪DTF0ߡߒ ޕ޿ߐߛߊޓ DMAECRFߩDTE㧩0ޔDTME㧩0 ޕ޿ߐߛߊߡߒ࠼࡯࡝ࠍ DMAECRFޕ޿ߐߛߊߡߒ ࡮DTIEߩCPUߦ ᜰቯ ޕ޿ߐߛߊߡߒޓ ޕ޿ߐߛߊߡߒߣ [2] MDLCFGCR⸳ቯ [1] [2] MDLCFGCRߩDMCOMMDࠍ࠻࠶ࡆ0ߦ ޕ޿ߐߛߊߡߒ [1] [3] [4] [5] [6] [7] [3] [4] [5] [6] [7] 図 8.21 ブロック転送モードの設定手順例（共通レジスタ無効モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-61 2012.09.14 8.5.8 基本バスサイクル 図 8.22 に DMAC の基本的なバスサイクルのタイミング例を示します。図 8.22 はワードサイズで16 ビット 2 ステートアクセス空間から8 ビット3 ステートアクセス空間へ転送する場合の例です。CPU から DMAC に バス権が移ると、ソースアドレスのリード、デスティネーションアドレスのライトを行います。このリード／ ライト動作の間に、他のバス権要求などによってバスを解放することはありません。DMA サイクルはCPU サ イクルと同様に、バスコントローラの設定に従います。なお、内蔵メモリ、内部I/O レジスタへのアクセス時 のアドレスは、外部アドレスバスに出力されません。 T1 T2 T1 T2 T3 T1 T2 T3 ࠬ࡯࠰ Ǿ ࠬࡃࠬ࡟࠼ࠕ RD HWR LWR 図 8.22 DMA 転送バスタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-62 2012.09.14

8.5.9 DMA 転送（デュアルアドレスモード）のバスサイクル

(1) ショートアドレスモード（チャネル 0、1、2、3） 図 8.23 に TEND 出力を許可して、外部8 ビット2 ステートアクセス空間から内部I/O 空間へ、バイトサイ ズでショートアドレスモード転送（シーケンシャル／アイドル／リピートモード）を行った場合の転送例を示 します。 Ǿ DMA࠼࡯࡝ RD HWR TEND LWR DMA ࠼࠶࠺ ࠬࡃࠬ࡟࠼ࠕ ࡞ࠢࠗࠨ 図 8.23 ショートアドレスモード転送例 1 回の転送要求に対して1 バイトまたは1 ワードのデータ転送を行い、 転送後にいったんバスを解放します。 バス解放期間中はCPU またはDTC によるバスサイクルが1 回以上入ります。 転送終了サイクル（転送カウンタが0 となったサイクル）では、DMA ライトサイクルの後にDMA デッド サイクルが1 ステート入ります。 リピートモードの場合、TEND 出力を許可すると、転送終了サイクルでTEND 出力が Low レベルになりま

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-63 2012.09.14 (2) フルアドレスモード（サイクルスチールモード） 図 8.24 に TEND 出力を許可して、外部16 ビット2 ステートアクセス空間から外部16 ビット2 ステートア クセス空間へ、ワードサイズでフルアドレスモード転送（サイクルスチールモード）を行った場合の転送例を 示します。 Ǿ DMA࠼࡯࡝ RD HWR TEND LWR DMA ࠼࠶࠺ ࠬࡃࠬ࡟࠼ࠕ 図 8.24 フルアドレスモード（サイクルスチール）転送例 1 回の転送要求に対して1 バイトまたは1 ワードのデータ転送を行い、 転送後にいったんバスを解放します。 バス解放期間中はCPU またはDTC によるバスサイクルが1 回入ります。 転送終了サイクル（転送カウンタが0 となったサイクル）では、DMA ライトサイクルの後にDMA デッド サイクルが1 ステート入ります。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-64 2012.09.14 (3) フルアドレスモード（バーストモード） 図 8.25 に TEND 出力を許可して、外部16 ビット2 ステートアクセス空間から外部16 ビット2 ステートア クセス空間へ、 ワードサイズでフルアドレスモード転送 （バーストモード） を行った場合の転送例を示します。 Ǿ DMA ࠼࡯࡝ RD HWR TEND LWR DMA ࠻ࠗ࡜ DMA ࠼࡯࡝ DMA ࠻ࠗ࡜ DMA ࠼࡯࡝ DMA ࠻ࠗ࡜ DMA ࠼࠶࠺ ࠬࡃࠬ࡟࠼ࠕ ォㅍ 図 8.25 フルアドレスモード（バーストモード）転送例 バーストモードでは、1 バイトまたは1 ワードのデータ転送が終了するまで継続して実行します。 転送終了サイクル（転送カウンタが0 となったサイクル）では、DMA ライトサイクルの後にDMA デッド サイクルが1 ステート入ります。 バースト転送が始まると、他の優先順位の高いチャネルの割り込み要求が発生しても、バースト転送が終了 するまで待たされます。 バースト転送に設定されたチャネルが転送許可状態のときにNMI が発生すると、共通レジスタ有効モード では DMABCR、 共通レジスタ無効モードではDMAECRF の DTME ビットがクリアされ、 転送禁止状態になり ます。すでにバースト転送がDMAC 内部で起動されている場合は、転送中の1 バイトまたは1 ワードのデー タ転送を完了した時点でバスを解放し、バースト転送を中断します。すでにバースト転送の最終転送サイクル が DMAC 内部で起動されている場合は、DTME ビットがクリアされてもそのまま転送終了まで実行します。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-65 2012.09.14 (4) フルアドレスモード（ブロック転送モード） 図 8.26 に TEND 出力を許可して、内部16 ビット1 ステートアクセス空間から外部16 ビット2 ステートア クセス空間へ、ワードサイズでフルアドレスモード転送（ブロック転送モード）を行った場合の転送例を示し ます。 Ǿ DMA ࠼࡯࡝ RD HWR TEND LWR DMA ࠻ࠗ࡜ DMA ࠼࠶࠺ ࠬࡃࠬ࡟࠼ࠕ ⸃᡼ォㅍ DMA ࠼࡯࡝ ォㅍ DMA ࠻ࠗ࡜ DMA ࠼࡯࡝ DMA ࠻ࠗ࡜ DMA ࠼࠶࠺ DMA ࠼࡯࡝ DMA ࠻ࠗ࡜ 図 8.26 フルアドレスモード（ブロック転送モード）転送例 1 回の転送要求に対して1 ブロック分のデータ転送を行い、転送後にいったんバスを解放します。バス解放 期間中はCPU または DTC によるバスサイクルが1 回以上入ります。 各ブロックの転送終了サイクル（転送カウンタが0 となったサイクル）では、DMA ライトサイクルの後に DMA デッドサイクルが1 ステート入ります。データ転送中にNMI が発生しても、1 ブロック分のデータ転送 終了までブロック転送の動作に影響を与えません。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-66 2012.09.14 (5) DREQ 端子立ち下がりエッジ起動タイミング DREQ 端子を選択するチャネルの共通レジスタ有効モードではDMABCR、共通レジスタ無効モードでは DMAECRS または、DMAECRF の DTA ビットを1 にセットしてください。 図 8.27 に DREQ 端子立ち下がりエッジ起動のノーマルモード転送例を示します。 Ǿ ࠬࡃࠬ࡟࠼ࠕ DREQ ᓙᯏ ᦼ㑆 ォㅍవ DMA೙ᓮ ࡞ࡀࡖ࠴ ᓙᯏ ォㅍర ォㅍవ ォㅍర ᦼ㑆ⷐ᳞ ⷐ᳞ ౣ㐿ౣ㐿 ߢࠅ߇DREQߩLowࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ޕߔ߹ߒ ޔࠕ࡝ࠢࠍDMACޕߔ߹ߒ DMAߢࠅ߇DREQߩHighࠍࠣࡦ࡝ࡊࡦࠨߩ࡞ࡌ࡟ ޕߔ߹ߒ DREQߩHighޔ ޕߔ߹ߒ 㧔㨇1ߢࠅ߇DREQߩLowޔࠇߐࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ⷐ᳞଻ᜬ㧕 㨇2㨇7ߊߥ߃ ޕߔ߹ࠅ޽߇ߣߎࠆߥ ޓޤ [1] [1] [2] [5] [3] [6] [4] [7] 図 8.27 DREQ 端子立ち下がりエッジ起動のノーマルモード転送例 DREQ 端子のサンプリングは、転送許可状態にするための共通レジスタ有効モードではDMABCR、共通レ ジスタ無効モードではDMAECRS または、DMAECRF ライトサイクル終了後の次のφの立ち上がりを起点に 毎サイクル行われます。 DREQ 端子による受け付けが可能な状態で、DREQ 端子のLow レベルがサンプリングされると、DMAC 内 部で要求が保持されます。次に、DMAC 内部で起動がかかると要求はクリアされ、エッジ検出のためのDREQ 端子の High レベルのサンプリングが開始されます。DMA ライトサイクル終了までにDREQ 端子の High レベ ルのサンプリングが済んでいれば、ライトサイクル終了後に受け付け再開となり、再びDREQ 端子の Low レ ベルをサンプリングして、転送終了までこの動作を繰り返します。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-67 2012.09.14 図 8.28 に DREQ 端子立ち下がりエッジ起動のブロック転送モード転送例を示します。 Ǿ ࠬࡃࠬ࡟࠼ࠕ DREQ ࠻ࠗ࡜ ᦼ㑆 ォㅍవ DMA೙ᓮ ࡞ࡀࡖ࠴ ᓙᯏ ォㅍర ォㅍవ ォㅍర ᦼ㑆ⷐ᳞ ⷐ᳞ ౣ㐿ౣ㐿 ߢࠅ߇DREQߩLowࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ޕߔ߹ߒ ޔࠕ࡝ࠢࠍDMACޕߔ߹ߒ DMAߢࠅ߇DREQߩHighࠍࠣࡦ࡝ࡊࡦࠨߩ࡞ࡌ࡟ ޕߔ߹ߒ DREQߩHighޔ ޕߔ߹ߒ 㧔㨇1ߢࠅ߇DREQߩLowޔࠇߐࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ⷐ᳞଻ᜬ㧕 㨇2㨇7ߊߥ߃ ޕߔ߹ࠅ޽߇ߣߎࠆߥ ޓޤ DMA DMA ࠼࠶࠺ ⸃᡼⸃᡼ 1ォㅍ 1ォㅍ [1] [2] [5] [3] [6] [4] [7] 図 8.28 DREQ 端子立ち下がりエッジ起動のブロック転送モード転送例 DREQ 端子のサンプリングは、転送許可状態にするための共通レジスタ有効モードではDMABCR、共通レ ジスタ無効モードではDMAECRS または、DMAECRF ライトサイクル終了後の次のφの立ち上がりを起点に 毎サイクル行われます。 DREQ 端子による受け付けが可能な状態で、DREQ 端子のLow レベルがサンプリングされると、DMAC 内 部で要求が保持されます。次に、DMAC 内部で起動がかかると要求はクリアされ、エッジ検出のためのDREQ 端子の High レベルのサンプリングが開始されます。DMA デッドサイクル終了までにDREQ 端子の High レベ ルのサンプリングが済んでいれば、DMA デッドサイクル終了後に受け付け再開となり、 再びDREQ 端子のLow レベルをサンプリングして、転送終了までこの動作を繰り返します。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-68 2012.09.14 (6) DREQ 端子 Low レベル起動タイミング（ノーマルモード） DREQ 端子を選択するチャネルの共通レジスタ有効モードではDMABCR、共通レジスタ無効モードでは DMAECRF の DTA ビットを 1 にセットしてください。 図 8.29 に DREQ 端子 Low レベル起動のノーマルモード転送例を示します。 Ǿ ࠬࡃࠬ࡟࠼ࠕ DREQ ᓙᯏ ᦼ㑆 ォㅍవ DMA೙ᓮ ࡞ࡀࡖ࠴ ᓙᯏ ォㅍర ォㅍవ ォㅍర ᦼ㑆ⷐ᳞ ⷐ᳞ ౣ㐿ౣ㐿 ߢࠅ߇DREQߩLowࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ޕߔ߹ߒ ޔࠕ࡝ࠢࠍDMACޕߔ߹ߒ DMAޕߔ߹ߒ ޕߔ߹ߒ 㧔㨇1ߢࠅ߇DREQߩLowޔࠇߐࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ⷐ᳞଻ᜬ㧕 㨇2㨇7ߊߥ߃ ޕߔ߹ࠅ޽߇ߣߎࠆߥ ޓޤ [1] [2] [5] [3] [6] [4] [7] 図 8.29 DREQ 端子 Low レベル起動のノーマルモード転送例 DREQ 端子のサンプリングは、転送許可状態にするための共通レジスタ有効モードではDMABCR、共通レ ジスタ無効モードではDMAECRF ライトサイクル終了後の次のφの立ち上がりを起点に毎サイクル行われま DREQ 端子による受け付けが可能な状態で、DREQ 端子のLow レベルがサンプリングされると、DMAC 内 部で要求が保持されます。次に、DMAC 内部で起動がかかると要求はクリアされます。ライトサイクル終了後 に受け付け再開となり、再びDREQ 端子のLow レベルをサンプリングして、転送終了までこの動作を繰り返 します。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-69 2012.09.14 図 8.30 に DREQ 端子 Low レベル起動のブロック転送モード転送例を示します。 Ǿ ࠬࡃࠬ࡟࠼ࠕ DREQ ࠻ࠗ࡜ ᦼ㑆 ォㅍవ DMA೙ᓮ ࡞ࡀࡖ࠴ ࠻ࠗ࡜ ォㅍర ォㅍవ ォㅍర ᦼ㑆ⷐ᳞ ⷐ᳞ ౣ㐿ౣ㐿 DMA ࠼࠶࠺ DMA 1ォㅍ 1ォㅍ ߢࠅ߇DREQߩLowࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ޕߔ߹ߒ ޔࠕ࡝ࠢࠍDMACޕߔ߹ߒ DMAޕߔ߹ߒ ޕߔ߹ߒ 㧔㨇1ߢࠅ߇DREQߩLowޔࠇߐࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ⷐ᳞଻ᜬ㧕 㨇2㨇7ߊߥ߃ ޕߔ߹ࠅ޽߇ߣߎࠆߥ ޓޤ [1] [2] [5] [3] [6] [4] [7] 図 8.30 DREQ 端子 Low レベル起動のブロック転送モード転送例 DREQ 端子のサンプリングは、転送許可状態にするための共通レジスタ有効モードではDMABCR、共通レ ジスタ無効モードではDMAECRF ライトサイクル終了直後のφの立ち上がりを起点に毎サイクル行われます。 DREQ 端子による受け付けが可能な状態で、DREQ 端子のLow レベルがサンプリングされると、DMAC 内 部で要求が保持されます。次に、DMAC 内部で起動がかかると要求はクリアされます。DMA デッドサイクル 終了後に受け付け再開となり、再びDREQ 端子のLow レベルをサンプリングして、転送終了までこの動作を 繰り返します。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-70 2012.09.14

8.5.10 DMA 転送（シングルアドレスモード）のバスサイクル

(1) シングルアドレスモード（リード） 図 8.31 に TEND 出力を許可して、外部8 ビット2 ステートアクセス空間から外部デバイスへ、バイトサイ ズでシングルアドレスモード転送（リード）を行った場合の転送例を示します。 Ǿ RD TEND ࠬࡃࠬ࡟࠼ࠕ DMA࠼࡯࡝ DMA ࠼࠶࠺ DACK 図 8.31 シングルアドレスモード（バイトリード）転送例 図 8.32 に TEND 出力を許可して、外部8 ビット2 ステートアクセス空間から外部デバイスへ、ワードサイ ズでシングルアドレスモード転送（リード）を行った場合の転送例を示します。 Ǿ DMA࠼࡯࡝ RD TEND DMA ࠼࠶࠺ ࠬࡃࠬ࡟࠼ࠕ DACK 図 8.32 シングルアドレスモード（ワードリード）転送例 1 回の転送要求に対して1 バイトまたは1 ワードのデータ転送を行い、 転送後にいったんバスを解放します。 バス解放期間中はCPU またはDTC によるバスサイクルが1 回以上入ります。 転送終了サイクル（転送カウンタが0 となったサイクル）では、DMA ライトサイクルの後にDMA デッド サイクルが1 ステート入ります。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-71 2012.09.14 (2) シングルアドレスモード（ライト） 図 8.33 に TEND 出力を許可して、外部デバイスから外部8 ビット2 ステートアクセス空間へ、バイトサイ ズでシングルアドレスモード転送（ライト）を行った場合の転送例を示します。 Ǿ LWR TEND ࠬࡃࠬ࡟࠼ࠕ DMA࠻ࠗ࡜ DMA ࠼࠶࠺ DACK HWR 図 8.33 シングルアドレスモード（バイトライト）転送例 図 8.34 に TEND 出力を許可して、外部デバイスから外部8 ビット2 ステートアクセス空間へ、ワードサイ ズでシングルアドレスモード転送（ライト）を行った場合の転送例を示します。 Ǿ DMA࠻ࠗ࡜ LWR TEND DMA ࠼࠶࠺ ࠬࡃࠬ࡟࠼ࠕ DACK HWR 図 8.34 シングルアドレスモード（ワードライト）転送例 1 回の転送要求に対して1 バイトまたは1 ワードの転送を行い、転送後にいったんバスを解放します。バス 解放期間中はCPU またはDTC によるバスサイクルが1 回以上入ります。 転送終了サイクル（転送カウンタが0 となったサイクル）では、DMA ライトサイクルの後にDMA デッド サイクルが1 ステート入ります。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-72 2012.09.14 (3) DREQ 端子立ち下がりエッジ起動タイミング DREQ 端子を選択するチャネルの共通レジスタ有効モードではDMABCR、共通レジスタ無効モードでは DMAECRS の DTA ビットを 1 にセットしてください。 図 8.35 に DREQ 端子立ち下がりエッジ起動のシングルアドレスモード転送例を示します。 DMA࡞ࠣࡦࠪ Ǿ ࠬࡃࠬ࡟࠼ࠕ DREQ ᓙᯏ DMA೙ᓮ ࡞ࡀࡖ࠴ ォㅍర㧛వ ⷐ᳞ ⷐ᳞ ౣ㐿ౣ㐿 ߢࠅ߇DREQߩLowࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ޕߔ߹ߒ ޔࠕ࡝ࠢࠍDMACޕߔ߹ߒ DMAߢࠅ߇DREQߩHighࠍࠣࡦ࡝ࡊࡦࠨߩ࡞ࡌ࡟ ޕߔ߹ߒ DREQߩHighޔ ޕߔ߹ߒ 㧔㨇1ߢࠅ߇DREQߩLowޔࠇߐࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ⷐ᳞଻ᜬ㧕 㨇2㨇7ߊߥ߃ ޕߔ߹ࠅ޽߇ߣߎࠆߥ ޓޤ ᦼ㑆 ᓙᯏ DMA⸃᡼ ォㅍర㧛వ ᦼ㑆 Single Single ᓙᯏ DACK [1] [2] [5] [3] [6] [4] [7] 図 8.35 DREQ 端子立ち下がりエッジ起動のシングルアドレスモード転送例 DREQ 端子のサンプリングは、転送許可状態にするための共通レジスタ有効モードではDMABCR、共通レ ジスタ無効モードではDMAECRS ライトサイクル終了直後のφの立ち上がりを起点に毎サイクル行われます。 DREQ 端子による受け付けが可能な状態で、DREQ 端子のLow レベルがサンプリングされると、DMAC 内 部で要求が保持されます。次に、DMAC 内部で起動がかかると要求はクリアされ、エッジ検出のためのDREQ 端子の High レベルのサンプリングが開始されます。DMA シングルサイクル終了までにDREQ 端子のHigh レ ベルのサンプリングが済んでいれば、 シングルサイクル終了後に受け付け再開となり、再びDREQ 端子の Low レベルをサンプリングして、転送終了までこの動作を繰り返します。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-73 2012.09.14 (4) DREQ 端子 Low レベル起動タイミング DREQ 端子を選択するチャネルの共通レジスタ有効モードではDMABCR、共通レジスタ無効モードでは DMAECRS の DTA ビットを 1 にセットしてください。 図 8.36 に DREQ 端子 Low レベル起動のシングルアドレスモード転送例を示します。 DMA࡞ࠣࡦࠪ Ǿ ࠬࡃࠬ࡟࠼ࠕ DREQ ᓙᯏ DMA೙ᓮ ࡞ࡀࡖ࠴ ォㅍర㧛వ ⷐ᳞ ⷐ᳞ ౣ㐿ౣ㐿 ߢࠅ߇DREQߩLowࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ޕߔ߹ߒ ޔࠕ࡝ࠢࠍDMACޕߔ߹ߒ DMAޕߔ߹ߒ ޕߔ߹ߒ 㧔㨇1ߢࠅ߇DREQߩLowޔࠇߐࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ⷐ᳞଻ᜬ㧕 㨇2㨇7ߊߥ߃ ޕߔ߹ࠅ޽߇ߣߎࠆߥ ޓޤ ᦼ㑆 ᓙᯏ DMA⸃᡼ ォㅍర㧛వ ᦼ㑆 Single Single ᓙᯏ DACK [1] [2] [5] [3] [6] [4] [7] 図 8.36 DREQ 端子 Low レベル起動のシングルアドレスモード転送例 DREQ 端子のサンプリングは、転送許可状態にするための共通レジスタ有効モードではDMABCR、共通レ ジスタ無効モードではDMAECRS ライトサイクル終了直後のφの立ち上がりを起点に毎サイクル行われます。 DREQ 端子による受け付けが可能な状態で、DREQ 端子のLow レベルがサンプリングされると、DMAC 内 部で要求が保持されます。次に、DMAC 内部で起動がかかると要求はクリアされます。シングルサイクル終了 後に受け付け再開となり、再びDREQ 端子の Low レベルをサンプリングして、転送終了までこの動作を繰り 返します。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-74 2012.09.14 8.5.11 ライトデータバッファ機能 DMAC 内部から外部のデュアルアドレス転送やシングルアドレス転送をライトデータバッファ機能を用い て高速に実行し、システムのスループットを向上させることができます。 バスコントローラの BCR の WDBE ビットを 1 にセットして、ライトデータバッファ機能を有効にすると、 デュアルアドレス転送の外部ライトサイクルまたは、シングルアドレス転送と内部アクセス（内蔵メモリまた は内部 I/O レジスタ）を並行して実行します。内部アクセスはバスマスタに依存しません。なお、DMAC の DMA デッドサイクルは内部アクセスとみなされます。 TEND 端子からLow レベルを出力するバスサイクルが外部バスサイクルの場合は、 必ずTEND 端子からLow レベルを出力できます。一方、TEND 端子から Low レベルを出力するバスサイクルが内部バスサイクルで、か つ並行して外部ライトサイクルが実行されている場合は、TEND 端子からLow レベルを出力しませんので注意 してください。 図 8.37 にライトデータバッファ機能を用いたデュアルアドレス転送の例を示します。内蔵RAM から外部メ モリへのバーストモード転送の例です。 Ǿ ࠬ࡟࠼ࠕ HWRޔLWR TEND ࠬ࡟࠼ࠕ DMA ࠼࡯࡝ DMA ࠻ࠗ࡜ DMA ࠼࡯࡝ DMA ࠻ࠗ࡜ DMA ࠼࡯࡝ DMA ࠻ࠗ࡜ DMA ࠼࠶࠺ 図 8.37 ライトデータバッファ機能を用いたデュアルアドレス転送例

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-75 2012.09.14 図 8.38 に、ライトデータバッファ機能を用いたシングルアドレス転送の例を示します。CPU のプログラム 領域が内蔵メモリにある場合の例です。 Ǿ ࠬ࡟࠼ࠕ RD DACK ࠬ࡟࠼ࠕ CPU ࠼࡯࡝ DMA ࡞ࠣࡦࠪ CPU ࠼࡯࡝ DMA ࡞ࠣࡦࠪ CPU ࠼࡯࡝ 図 8.38 ライトデータバッファ機能を用いたシングルアドレス転送例 DMAC は、 ライトデータバッファ機能を起動した時点で、 当該バスサイクルは終了したと認識して次の動作 を開始します。したがって、DREQ 端子のサンプリングは、DMA ライトサイクルまたはシングルアドレス転 送開始の1 ステート後から開始されます。 8.5.12 複数チャネルの動作 DMAC のチャネル間優先順位はチャネル0＞チャネル1＞チャネル4＞チャネル2＞チャネル3＞チャネル5 の順になっています。表 8.11 に DMAC のチャネル間優先順位を示します。 表 8.11 DMAC のチャネル間優先順位 チャネル 優先順位 チャネル0 高 チャネル1 チャネル4 チャネル2 チャネル3 チャネル5 低

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-76 2012.09.14 複数のチャネルに対して同時に転送要求が発生した場合、または転送中に他のチャネルの転送要求が発生し た場合は、DMAC はバスを解放した時点で転送要求の発生しているチャネルの中から表 8.11 の優先順位に従 って、最も優先度の高いチャネルを選択して転送します。バースト転送中およびブロック転送で1 ブロック転 送中は、転送終了までチャネルを切り替えて転送することはありません。図 8.39 にチャネル0、1、5 の転送 要求が同時に発生した場合の転送例を示します。 DMA ࠼࡯࡝ Ǿ ࠬࡃࠬ࡟࠼ࠕ RD HWR LWR DMA೙ᓮ ࡞ࡀࡖ࠴0 ࡞ࡀࡖ࠴1 ࡞ࡀࡖ࠴5 ࠕ࡝ࠢ ⷐ᳞଻ᜬ ⷐ᳞଻ᜬ 㕖ㆬᛯ ࠕ࡝ࠢ ࠕ࡝ࠢ 図 8.39 複数チャネル転送例

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-77 2012.09.14

8.5.13 DMAC と外部バス権要求、リフレッシュサイクル*1、EXDMAC*2

DMAC が外部空間をアクセスする場合、リフレッシュサイクル*1、EXDMAC サイクル*2、外部バス解放サ イクルとの競合が発生する場合があります。このとき、バスコントローラは外部バスの優先順位に従って、 DMAC がバースト転送またはブロック転送を行っている場合でも転送をいったん中断し、 リフレッシュサイク ル*1、EXDMAC サイクル*2 、外部バス解放サイクルを挿入します（DMAC よりも優先順位の低いDTC、CPU の外部アクセスは、DMAC が外部バスを解放するまで待機します）。 DMAC の転送モードがデュアルアドレスモードの場合、DMAC が外部バスを解放するタイミングは外部ラ イトサイクル後となります。外部リードサイクルと外部ライトサイクルの間は分割不可のため、この間でバス を解放することはありません。 DMAC が内部空間（内蔵メモリ、内部I/O レジスタ）をアクセスする場合、DMA サイクルがリフレッシュ サイクル* 1、EXDMAC サイクル*2、外部バス解放サイクルと同時に行われる場合があります。 【注】 *1 5V 版ではサポートしていません。 *2 H8S/2425 グループではサポートしていません。

8.5.14 DMAC と NMI 割り込み

NMI 割り込みが発生すると、フルアドレスモードのバーストモード転送が中断されます。その他のモードで は、NMI 割り込みはDMAC の動作に影響を与えません。 フルアドレスモードでは、 共通レジスタ有効モードではDMABCR、 共通レジスタ無効モードではDMAECRF の DTE ビットとDTME ビットがいずれも1 にセットされているとき、そのチャネルが転送許可状態となりま す。バーストモード設定では、NMI 割り込みが発生するとDTME ビットがクリアされます。 バーストモード転送中にDTME ビットがクリアされると、DMAC は転送中の1 バイトまたは1 ワードのデ ータ転送を終了した時点で転送を中断してバスを解放し、CPU にバス権を移します。 転送を中断したチャネルを再開するには、DTME ビットを再び1 にセットしてください。図 8.40 にバース トモード転送に設定されたチャネルがNMI 割り込みにより転送を中断したとき、転送を継続する手順を示し ます。 ߩ࡞ࡀࡖ࠴ߚߒ ォㅍౣ㐿 ォㅍ⛮⛯ DTE㧩1 DTME㧩0 ォㅍ⚳ੌ No Yes ߪߢ࠼࡯ࡕ DMABCRήല ߪߢ࠼࡯ࡕDMAECRFߩ DTE㧩1ޔDTME㧩0 ޕ޿ߐߛߊߡߒ DTMEߦ࠻࠶ࡆ1ࠗ࡜ࠍ ޕ޿ߐߛߊߡߒ࠻ [1] [1] [2] [2] 図 8.40 NMI 割り込みにより中断したチャネルの転送継続手順例

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-78 2012.09.14

8.5.15 DMAC の強制終了

動作中のチャネルの共通レジスタ有効モードではDMABCR、共通レジスタ無効モードではDMAECRS また は、DMAECRF の DTE ビットを 0 にクリアすると、転送中の1 バイトまたは1 ワードのデータ転送を終了し た時点でDMAC は停止します。この後、DTE ビットを1 にセットするとDMAC は動作を再開します。フルア ドレスモードの場合は共通レジスタ有効モードではDMABCR、共通レジスタ無効モードではDMAECRF の DTME ビットについても同様です。図8.41 にDMAC をソフトウェアで強制終了させる場合の手順を示します。 DMACᒝ೙⚳ੌ DTEࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ ᒝ೙⚳ੌ ߪߢ࠼࡯ࡕDMABCRޔ ߪߢ࠼࡯ࡕDMAECRS ޕ޿ߐߛߊߡߒ DMAC޿ߥߊߚߖߐ [1] [1] 図 8.41 DMAC の強制終了手順例

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-79 2012.09.14 8.6 割り込み要因 DMAC が発生する割り込み要因は転送終了、転送中断です。表 8.12 に割り込み要因と優先度を示します。 表 8.12 割り込み要因と優先度 共通レジスタ有効モード（DMCOMMD ビット=1） 割り込み 割り込み要因 割り込み 名称 ショートアドレスモード フルアドレスモード 優先順位 DMTEND0/DMTEND4 チャネル0 の転送終了による割り込み チャネル4 の転送終了による割り込み 高 DMTEND1/DMEEND4 チャネル1 の転送終了による割り込み チャネル4 の転送中断割り込み DMTEND2/DMTEND5 チャネル2 の転送終了による割り込み チャネル5 の転送終了による割り込み DMTEND3/DMEEND5 チャネル3 の転送終了による割り込み チャネル5 の転送中断割り込み 低 共通レジスタ無効モード（DMCOMMD ビット=0） 割り込み 割り込み 名称 割り込み要因 優先順位 DMTEND0 チャネル0 の転送終了による割り込み 高 DMTEND1 チャネル1 の転送終了による割り込み DMTEND4 チャネル4 の転送終了による割り込み DMEEND4 チャネル4 の転送中断割り込み DMTEND2 チャネル2 の転送終了による割り込み DMTEND3 チャネル3 の転送終了による割り込み DMTEND5 チャネル5 の転送終了による割り込み DMEEND5 チャネル5 の転送中断割り込み 低 各割り込み要因は、対応するチャネルの共通レジスタ有効モードではDMABCR、共通レジスタ無効モード では DMAECRS または、DMAECRF のDTIE ビットにより、許可または禁止が設定されており、それぞれ独立 に割り込みコントローラに送られます。チャネル間の転送終了割り込みの優先順位は、割り込みコントローラ によって決められており、表 8.12 に示すようになっています。 図 8.42 に転送終了／転送中断割り込みのブロック図を示します。共通レジスタ有効モードでは DMABCR、 共通レジスタ無効モードではDMAECRS または、DMAECRF の DTE＝0 の状態でDTIE ビットを 1 に設定する と、常に割り込みが発生します。 DTEߪߚ߹ DTME࠻࠶ࡆ DTIE ࠻࠶ࡆ ߺ 図 8.42 転送終了／転送中断割り込みのブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-80 2012.09.14 フルアドレスモードでは、転送中断割り込みはDTIE＝1 のときにDTME ビットが0 にクリアされると発生 します。ショートアドレスモード、フルアドレスモードともに設定の途中で割り込みが発生する条件となる組 み合わせが起こらないように、共通レジスタ有効モードではDMABCR、共通レジスタ無効モードでは DMAECRS または、DMAECRF を設定してください。 8.7 使用上の注意事項 (1) 動作中の DMAC のレジスタアクセス DMAC の強制終了を除き、動作中（転送待ち状態を含む）のチャネルの設定は変更しないでください。動作 中にチャネルの設定を変更する場合は、必ず転送禁止状態で行ってください。また、DMA 転送によるDMAC のレジスタへのライトは行わないでください。 動作中（転送待ち状態を含む）のDMAC のレジスタリードに関しては次のようになります。

• DMA制御は、バスサイクルより1サイクル早く起動し、アドレス値を出力します。このため、MARはDMA 転送前のバスサイクルに更新されます。図8.43にデュアルアドレス転送モードにおけるDMACのレジスタ の更新タイミング例を示します。 DMA DMA ࠬ࡟࠼ࠕ ォㅍవォㅍర ォㅍవォㅍర ᓙᯏᓙᯏ DMA࠲ࠬࠫ࡟ Ǿ 㨇1㨉 㨇2㨉 㨇2̉ 㨉 㨇3㨉 ޤ ߪࠣࡦࡒࠗ࠲ 㨇1ޕߔ߹ߓ ޓMARޔߪDMAޕߔߢ࠻ࡦࡔ࡝ࠢ࠺ ࠲ࡦ࠙ࠞETCR㧕 ࠲ࡦ࠙ࠞETCRߢ 1႐ว㧕 ࠲ࡦ࠙ࠞETCR႐ว㧕 㨇1㨉㨇 2㨉㨇 1㨉㨇 2̉ 㨉 㨇3㨉 図 8.43 DMAC のレジスタの更新タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-81 2012.09.14

• DMACのレジスタリード直後にDMACの転送サイクルが起こると、図8.44のようにDMACのレジスタがリ ードされます。 ォㅍవォㅍరDMA ࠬ࡟࠼ࠕ DMA೙ᓮ DMA࠲ࠬࠫ࡟ Ǿ ޤMAR㨇1ޕߔ߹ࠇߐ࠼࡯࡝߇ MAR਄૏ MARਅ૏ DMA࡞ࠢࠗࠨ 㨇1㨉 㨇2㨉 図 8.44 DMAC レジスタの更新とCPU リードの競合 (2) モジュールストップ MSTPCRH の MSTP13 ビットを 1 にセットすると、DMAC のクロックが停止し、DMAC はモジュールスト ップ状態となります。ただし、DMAC のいずれかのチャネルが許可状態になっている場合は、MSTP13 ビット を 1 にセットできません。DMAC の動作が停止している状態で設定してください。 DMAC のクロックが停止すると、DMAC のレジスタに対するアクセスができなくなります。以下のDMAC のレジスタの設定は、モジュールストップ状態でも有効ですので、必要に応じてモジュールストップに先立っ て無効にしてください。
• TEND端子イネーブル（TEE＝1）
• DACK端子イネーブル（FAE＝0かつSAE＝1） (3) ライトデータバッファ機能 バスコントローラのBCR の WDBE ビットを1 にセットし、ライトデータバッファ機能を有効にすると、デ ュアルアドレス転送の外部ライトサイクルまたは、シングルアドレス転送と内部アクセス（内蔵メモリまたは 内部 I/O レジスタ）とを並行して実行します。
• ライトデータバッファ機能とDMACのレジスタ設定 ライトデータバッファ機能による外部アクセス実行中に、外部アクセスを制御するようにDMACのレジ スタの設定を変更すると、外部アクセスが正常に行えない場合があります。外部アクセスを制御するレジ スタの操作は、DMACの動作を禁止した状態で外部リードするなどして、外部アクセスと並行しない状態 で行ってください。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-82 2012.09.14

• ライトデータバッファ機能とDMACの次の動作 ライトデータバッファ機能を用いた外部アクセス中に、DMACは次の動作を開始することができます。こ のため、ライトデータバッファ機能を禁止している場合と比較して、DREQ端子のサンプリングタイミン グや、TEND出力タイミングなどが変化します。また、内部バスサイクルが隠れて見えなくなることがあ ります。 (4) TEND 出力について 共通レジスタ有効モードでは、チャネル1、4 の TEND 出力は DRSEL の RSEL1、RSEL4 ビットの設定によ って切り替えします。チャネル3、5 のTEND 出力はDRSEL のRSEL3、RSEL5 ビットの設定によって切り替 えします。 共通レジスタ無効モードでは、チャネル0、4 の TEND 出力は PFCR3 の DMA_SEL0 ビットの設定によって 切り替えします。 チャネル1、5 の TEND 出力は PFCR3 の DMA_SEL1 ビットの設定によって切り替えします。 共通レジスタ有効モードと共通レジスタ無効モードを切り替えてDMA の設定を行わないでください。 最終転送サイクルが内部アドレスの場合には、TEND 端子からLow レベルを出力するように設定にした場合 でも、外部バスが下記の条件では最終転送サイクル（内部バスサイクル）と外部バスサイクルが平行して実行 されるため、TEND 端子からLow レベルが出力されない場合がありますので注意してください。 1. EXDMACサイクル*1 2. ライトバッファモードがイネーブル状態でのライトサイクル 3. ライトバッファモードがイネーブル状態での別チャネルのDMACのシングルアドレスサイクル 4. バス解放サイクル 5. CBRリフレッシュサイクル 図 8.45 に、上記の 2.の場合でTEND 端子からLow レベルが出力されない場合の例を示します。 最終転送サイクルが外部アドレスの場合には、バスサイクルに同期してTEND 端子からLow レベルが出力 されます。 ただし、最終転送サイクルとCBR リフレッシュ*2 が同時に発生した場合、CBR リフレッシュ*2 と最終転送 サイクルが連続して実行される場合がありますが、 このときリフレッシュサイクル*2 に対してもTEND 端子が Low レベル出力となる場合がありますので注意してください。 【注】 *1 H8S/2425 グループではサポートしていません。 *2 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-83 2012.09.14 Ǿ ࠬ࡟࠼ࠕ ౝㇱ ାภ HWRޔLWR TEND ࠬ࡟࠼ࠕ ࠎߖ߹ࠇߐ DMA࠼࡯࡝ CPU࠻ࠗ࡜ DMA࠻ࠗ࡜ 図 8.45 TEND 端子に Low レベルが出力されない例

H8S/2427、H8S/2427R、H8S/2425 グループ 8. DMA コントローラ（DMAC） R01UH0311JJ0300 Rev.3.00 8-84 2012.09.14 (5) DREQ 端子立ち下がりエッジ起動 DREQ 端子の立ち下がりエッジの検出は、DMAC の内部動作に同期して行い次のようになります。 1. 起動要求待ち状態：DREQ端子のLowレベルの検出を待ち、2.に遷移します。 2. 転送待ち状態：DMACのデータ転送が可能になるのを待ち、3.に遷移します。 3. 起動要求禁止状態：DREQ端子のHighレベルの検出を待ち、1.に遷移します。 DMAC の転送許可後は、1.に遷移します。このため、転送許可後の最初の起動はLow レベル検出で行われ ます。 (6) 起動要因の受け付け 起動要因の受け付け開始時は、DREQ 端子の立ち下がりエッジセンス／Low レベルセンスともにLow レベ ルを検出しています。同様に内部割り込みの場合は、割り込み要求を検出しています。したがって、転送許可 状態にするための共通レジスタ有効モードでは DMABCR、共通レジスタ無効モードでは DMAECRS または、 DMAECRF へのライト以前に発生している内部割り込み、またはDREQ 端子の Low レベル出力は、要求を受 け付けます。 DMAC の起動時には、必要に応じて前回の転送終了時などの内部割り込み、またはDREQ 端子の Low レベ ルが残らないようにしてください。 (7) 転送終了後の内部割り込み 転送終了または強制終了により、共通レジスタ有効モードではDMABCR、共通レジスタ無効モードでは DMAECRS または、DMAECRF のDTE ビットが0 にクリアされると、 共通レジスタ有効モードではDMABCR、 共通レジスタ無効モードではDMAECRS または、DMAECRF のDTA＝1 の場合でも選択されている内部割り 込みは CPU または DTC に割り込みを要求します。 なお、強制終了時にすでにDMAC 内部で起動がかかっている場合にはデータ転送は実行されますが、DTA ＝1 の場合でも選択されている内部割り込みに対するフラグクリアを行いません。 転送終了または強制終了後の内部割り込み要求は、必要に応じた処理をCPU で行ってください。 (8) チャネルの再設定 複数のチャネルが転送許可状態で複数のチャネルの再起動を操作する場合には、転送終了割り込みが排他的 に処理されるのを利用し、共通レジスタ有効モードではDMABCR、共通レジスタ無効モードではDMAECRS または、DMAECRF の制御ビット操作を排他的に行ってください。 特に、 共通レジスタ有効モードではDMABCR、 共通レジスタ無効モードではDMAECRS または、DMAECRF のリードとライトの間に多重割り込みが発生し、新たな割り込み処理中に共通レジスタ有効モードでは DMABCR、共通レジスタ無効モードではDMAECRS または、DMAECRF の操作を行うと、元の処理ルーチン で共通レジスタ有効モードではDMABCR、共通レジスタ無効モードではDMAECRS または、DMAECRF をラ イトするデータが異なってしまい、ライトにより多重割り込みでの操作結果を無効にしてしまうことがありま すので注意してください。多重割り込みで共通レジスタ有効モードではDMABCR、共通レジスタ無効モード では DMAECRS または、DMAECRF の操作が重ならないようにし、かつビット操作命令を用いてリードから ライトまでが分割されないようにしてください。 なお、DTE およびDTME ビットは、DMAC によりクリアするとき、 および0 をライトするときはDTE/DTME ＝0 の状態をいったんリードしないと、CPU で 1 をライトできません。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-1 2012.09.14 9. EXDMA コントローラ（EXDMAC） 本 LSI は、2 チャネルの外部バス転送専用DMA コントローラ（EXDMAC）を内蔵しています。EXDMAC は、DACK（DMA 転送通知）付き外部デバイスと外部メモリ間の転送をCPU に代わって高速に行うことがで きます。 【注】 H8S/2425 グループではEXDMAC をサポートしていません。 9.1 特長

• 16Mバイトのアドレス空間を直接指定可能
• 転送単位をバイト／ワードに設定可能
• 最大転送回数は16M（16,777,215回）／無限大（フリーランニング）
• アドレスモードはデュアルアドレスモード／シングルアドレスモードの選択が可能
• バスモードはサイクルスチールモード／バーストモードの選択が可能
• 転送モードはノーマルモード／ブロック転送モードの選択が可能
• 転送要求は、外部リクエスト、オートリクエスト
• 割り込み要求は設定した転送回数終了後、CPUに割り込み要求を発生
• リピートエリア設定機能
• 内部バスマスタとの並列動作が可能
• EDRAK端子により、外部デバイスに対して転送要求を受け付けて転送処理開始を通知
• モジュールストップ状態への設定が可能

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-2 2012.09.14 EXDMAC のブロック図を図 9.1 に示します。 ࠬࡃ࠲࡯࠺ ߩ࡞ࡀࡖ࠴CPU߳ ⷐ᳞ାภ ᄖㇱ┵ሶ EDMDR EDACR EDTCR EDDAR EDSAR Ṷ▚ེ ࠔࡈ࠶ࡃࠬ࡟࠼ࠕ ࠔࡈ࠶ࡃ࠲࡯࠺ EDSAR EDDAR EDTCR EDMDR EDACR ޤ EDREQ EDRAK ETEND EDACK 図 9.1 EXDMAC のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-3 2012.09.14 9.2 入出力端子 EXDMAC の端子構成を表 9.1 に示します。 表 9.1 端 子 構 成 チャネル 名称 略称 入出力 機 能 EXDMA 転送リクエスト2 EDREQ2 入力 チャネル2 の外部リクエスト EXDMA 転送アクノレッジ2 EDACK2 出力 チャネル2 のシングルアドレス転送アクノレッジ EXDMA 転送終了2 ETEND2 出力 チャネル2 の転送終了 EDREQ2 受け付け確認 EDRAK2 出力 チャネル2 の外部リクエスト受け付け、転送処理開始 を外部デバイスに通知 EXDMA 転送リクエスト3 EDREQ3 入力 チャネル3 の外部リクエスト EXDMA 転送アクノレッジ3 EDACK3 出力 チャネル3 のシングルアドレス転送アクノレッジ EXDMA 転送終了3 ETEND3 出力 チャネル3 の転送終了 EDREQ3 受け付け確認 EDRAK3 出力 チャネル3 の外部リクエスト受け付け、転送処理開始 を外部デバイスに通知 9.3 レジスタの説明 EXDMAC には以下のレジスタがあります。

• EXDMA ソースアドレスレジスタ_2（EDSAR_2）
• EXDMA デスティネーションアドレスレジスタ_2（EDDAR_2）
• EXDMA 転送カウントレジスタ_2（EDTCR_2）
• EXDMA モードコントロールレジスタ_2（EDMDR_2）
• EXDMA アドレスコントロールレジスタ_2（EDACR_2）
• EXDMA ソースアドレスレジスタ_3（EDSAR_3）
• EXDMA デスティネーションアドレスレジスタ_3（EDDAR_3）
• EXDMA 転送カウントレジスタ_3（EDTCR_3）
• EXDMA モードコントロールレジスタ_3（EDMDR_3）
• EXDMA アドレスコントロールレジスタ_3（EDACR_3） EXDMAC のレジスタは、EDA、EDIE、TCEIE、SARIE、DARIE ビットは、常に書き込み可能です。それ以 外のビットは、EDA ビットが0 のときで、当該チャネルのデータ転送が行われていない時にのみ書き込み可 能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-4 2012.09.14

9.3.1 EXDMA ソースアドレスレジスタ（EDSAR）

EDSAR は転送元のアドレスを指定するための32 ビットのリード／ライト可能なレジスタです。 アドレス更 新機能を持ち、転送処理が行われるたびに、次の転送元アドレスに更新されます。シングルアドレスモードに おいて、DACK 付きデバイスを転送元に指定した場合、EDSAR の値は無視されます。 EDSAR は CPU から常にリード可能ですが、転送処理中のチャネルのEDSAR をリードする場合はロングワ ードサイズでリードしてください。EXDMA 動作中のチャネルのEDSAR にはライトしないでください。EDSAR は、リセット時にすべて0 に初期化されます。

9.3.2 EXDMA デスティネーションアドレスレジスタ（EDDAR）

EDDAR は転送先のアドレスを指定するための32 ビットのリード／ライト可能なレジスタです。アドレス更 新機能を持ち、転送処理が行われるたびに、次の転送先アドレスに更新されます。シングルアドレスモードに おいて、DACK 付きデバイスを転送先に指定した場合、EDDAR の値は無視されます。 EDDAR は CPU から常にリード可能ですが、 転送処理中のチャネルのEDDAR をリードする場合はロングワ ードサイズでリードしてください。EXDMA 動作中のチャネルのEDDAR にはライトしないでください。 EDDAR は、リセット時にすべて0 に初期化されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-5 2012.09.14

9.3.3 EXDMA 転送カウントレジスタ（EDTCR）

EDTCR は転送回数を設定します。 転送モードにより機能が異なります。EXDMA 動作中のチャネルのEDTCR にライトしないでください。 (1) ノーマル転送モード ビット ビット名 初期値 R/W 説 明 31～24 － すべて0 － リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 23～0 すべて 不定 R/W 24 ビット転送カウンタ 転送回数を設定します。H'000001 に設定すると、転送要求は1 回です。 H'000000 に設定すると"転送回数＝設定なし"となり、転送カウンタは機能 を停止します。このとき、転送カウンタによる転送終了割り込みは発生し ません。H'FFFFFF に設定すると、最大値16,777,215 回になります。EXDMA 動作中は残りの転送回数を示します。 リードは常に可能です。転送処理中のチャネルのEDTCR をリードすると きは、ロングワードサイズでリードしてください。 (2) ブロック転送モード ビット ビット名 初期値 R/W 説 明 31～24 － すべて0 － リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 23～16 すべて 不定 R/W ブロックサイズ ブロック転送時のブロックサイズ（バイト数、ワード数）を設定します。 H'01 に設定すると、ブロックサイズは1 です。H'00 に設定すると、ブロッ クサイズは最大値256 になります。レジスタの値は常に指定したブロック サイズを示します。 15～0 すべて 不定 R/W 16 ビット転送カウンタ ブロック転送回数を設定します。H'0001 に設定すると、ブロック転送回数 は1 回です。H'0000 に設定すると"転送回数＝設定なし"となり、転送カウ ンタは機能を停止します。この場合、転送カウンタによる転送終了割り込 みは発生しません。H'FFFF に設定すると、ブロック転送回数は最大値 65,535 回になります。EXDMA 動作中は残りの転送回数を示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-6 2012.09.14

9.3.4 EXDMA モードコントロールレジスタ（EDMDR）

EDMDR は EXDMAC の動作を制御します。 ビット ビット名 初期値 R/W 説 明

15 EDA 0 R/W EXDMA アクティブ

対応するチャネルのデータ転送を許可/禁止します。このビットが1 にセッ トされていると、EXDMA 動作中であることを示します。 オートリクエストを指定（MDS1、MDS0 ビットで指定）した場合、このビ ットを1 にセットすると転送処理に入ります。外部リクエストでは、このビ ットを1 にセットした後に転送要求が発生すると転送処理に入ります。 EXDMA 動作中にこのビットを0 にクリアすると転送を停止します。 ブロッ ク転送モードで、EXDMA 動作中にこのビットを0 にクリアすると、処理中 の1 ブロック転送期間は転送を継続し、1 ブロックの転送終了後にこのビッ トが0 にクリアされます。 転送を終了（中断）させる外的要因が発生した場合は、自動的にこのビット が0 にクリアされて、転送を終了します。このビットを1 にセットした状 態で動作モード、転送方法などを変更しないでください。 0：対応チャネルのデータ転送を禁止 ［クリア条件］

• 指定回数の転送を終了したとき
• リピートエリアオーバフロー割り込みにより停止したとき
• EDA＝1 のときに 0 ライトしたとき ただし、ブロック転送モードでは1 ブロック転送終了後に反映
• リセット、NMI 割り込み、ハードウェアスタンバイモード時 1：対応チャネルのデータ転送を許可 【注】EDA ビットは、 ライトした値が直ちに反映されない期間が存在します。

14 BEF 0 R/(W) * ブロック転送エラーフラグ

ブロック転送中にエラーが発生したことを示すフラグです。 ブロック転送中 にNMI 割り込みが発生すると、EXDMAC は直ちにEXDMA 動作を終了し、 このビットを1 にセットします。 アドレスレジスタは次の転送アドレスを示 しますが、1 ブロックサイズの内の転送を行ったデータは失われます。 0：ブロック転送エラーなし ［クリア条件］ BEF＝1 をリード後、0 をライトしたとき 1：ブロック転送エラーあり ［セット条件］ ブロック転送中にNMI 割り込みの発生

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-7 2012.09.14 ビット ビット名 初期値 R/W 説 明

13 EDRAKE 0 R/W EDRAK 端子出力イネーブル

EDREQ 受け付け確認、転送処理開始（EDRAK）端子の出力を許可するビ ットです。 0：EDRAK 端子の出力を禁止 1：EDRAK 端子の出力を許可

12 ETENDE 0 R/W ETEND 端子出力イネーブル

EXDMA 転送終了（ETEND）端子の出力を許可するビットです。 0：ETEND 端子の出力を禁止 1：ETEND 端子の出力を許可

11 EDREQS 0 R/W EDREQ セレクト

外部リクエストモードで使用するEDREQ 端子のサンプリング方法を、Low レベル検出にするか、立ち下がりエッジ検出にするかを指定するビットで 0：Low レベル検出 1：立ち下がりエッジ検出 （転送許可後の最初の転送はLow レベルで検出します。）

10 AMS 0 R/W アドレスモードセレクト

アドレスモードをシングルアドレスモードとデュアルアドレスモードから 選択します。シングルアドレスモードにするとEDACK 端子が有効になりま 0：デュアルアドレスモード 1：シングルアドレスモード MDS1 MDS0 R/W R/W モードセレクト1、0 起動要因、バスモード、転送モードを指定します。 00：オートリクエスト、サイクルスチールモード、ノーマル転送モード 01：オートリクエスト、バーストモード、ノーマル転送モード 10：外部リクエスト、サイクルスチールモード、ノーマル転送モード 11：外部リクエスト、サイクルスチールモード、ブロック転送モード

7 EDIE 0 R/W EXDMA インタラプトイネーブル

割り込み要求を許可または禁止するビットです。 このビットを1 にセットす ると、IRF ビットが1 にセットされたときに割り込み要求を発生します。割 り込み要求は、このビットを0 にクリアするか、IRF ビットを0 にクリアす ると解除されます。 0：割り込み要求禁止 1：割り込み要求許可

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-8 2012.09.14 ビット ビット名 初期値 R/W 説 明

6 IRF 0 R/(W) * インタラプトリクエストフラグ

割り込み要求が発生し、転送終了したことを示すフラグです。 0：割り込み要求なし ［クリア条件］

• EDA ビットに 1 をライトしたとき
• IRF＝1 をリード後、0 をライトしたとき 1：割り込み要求の発生 ［セット条件］
• 転送カウンタによる転送終了割り込み要求が発生したとき
• ソースアドレスリピートエリアオーバフロー割り込み要求が発生し たとき
• デスティネーションアドレスリピートエリアオーバフロー割り込み 要求が発生したとき

5 TCEIE 0 R/W 転送カウンタエンドインタラプトイネーブル

転送カウンタによる転送終了割り込み要求を許可または禁止するビットで す。このビットが1 にセットされているとき、転送カウンタにより転送終了 すると、IRF ビットが1 にセットされ、割り込み要求が発生したことを示し ます。 0：転送カウンタによる転送終了割り込み要求を禁止 1：転送カウンタによる転送終了割り込み要求を許可

4 SDIR 0 R/W シングルアドレスディレクション

シングルアドレスモード時のデータ転送の方向を指定します。 デュアルアド レスモードでは、このビットの設定は無視されます。 0：転送方向は、EDSAR→DACK 付き外部デバイス 1：転送方向は、DACK 付き外部デバイス→EDDAR

3 DTSIZE 0 R/W データトランスミットサイズ

転送するデータのサイズを指定するビットです。 0：バイトサイズ 1：ワードサイズ

2 EBRE 0 R/W EXDMAC バスリリースイネーブル

このビットを1 にセットすると、 バーストモード、 ブロック転送モード時に、 内部バスマスタからバス権の要求があると、バス権を譲ることができます。 ノーマルモード、 サイクルスチールモード時はこのビットの設定は無視され ます。 0：バス権を解放しない 1：内部バスマスタからバス権の要求があると、バス権を譲る R/W R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。 【注】 * フラグをクリアするための0 ライトのみ可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-9 2012.09.14

9.3.5 EXDMA アドレスコントロールレジスタ（EDACR）

EDACR はアドレスレジスタの増減、リピートエリア機能を指定します。 ビット ビット名 初期値 R/W 説 明 SAT1 SAT0 R/W R/W ソースアドレス更新モード 転送元アドレス（EDSAR）の増減を指定します。シングルアドレスモードで転送 元をDACK 付き外部デバイスに設定した場合は、このビットの指定は無視されま 0X：固定

13 SARIE 0 R/W ソースアドレスリピートインタラプトイネーブル

このビットを1 にセットすると、ソースアドレスのリピートエリアのオーバフロー が発生したときに、EDMDR のIRF ビットを1 にセットし、EDMDR のEDA ビッ トを0 にクリアして転送を終了します。IRF ビットが1 にセットされているとき EDMDR のEDIE＝1 の場合、CPU に対して割り込み要求を発生します。 ブロック転送モードと併用する場合、ソースアドレスリピート割り込み要求は1 ブ ロックサイズの転送が終了してから発生します。ソースアドレスリピート割り込み により転送終了したチャネルのEDMDR のEDA ビットを1 にセットすると、転送 終了した状態から引き続き転送を再開することができます。ソースアドレスリピー トエリアを設定していない場合は、このビットは無視されます。 0：ソースアドレスリピート割り込み要求を発生しない。 1：ソースアドレスのリピートエリアのオーバフローが発生したときにEDMDR のIRF ビットを1 にして、割り込み要求を発生する。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-10 2012.09.14 ビット ビット名 初期値 R/W 説 明 SARA4 SARA3 SARA2 SARA1 SARA0 R/W R/W R/W R/W R/W ソースアドレスリピートエリア ソースアドレス（EDSAR）にリピートエリアを設定するビットです。 リピートエリア機能は、指定の下位アドレスをアドレス更新の対象として、残りの 上位アドレスは常に固定値をとるようにして実現されます。リピートエリアのサイ ズは、2 バイトから８M バイトまで設定可能です。設定間隔は2 のべき乗バイト単 位です。アドレスが増減してリピートエリアがオーバフローした場合、下位アドレ スはアドレスが増加するとリピートエリアの先頭アドレスになり、アドレスが減少 するとリピートエリアの最後のアドレスになります。SARIE ビットを1 にセットす ると、リピートエリアのオーバフローが発生したときに割り込み要求を発生するこ とができます。 00000：リピートエリアの設定なし 00001：下位1 ビット（2 バイト）をリピートエリアに設定 00010：下位2 ビット（4 バイト）をリピートエリアに設定 00011：下位3 ビット（8 バイト）をリピートエリアに設定 00100：下位4 ビット（16 バイト）をリピートエリアに設定 ： ： 10011：下位19 ビット（512K バイト）をリピートエリアに設定 10100：下位20 ビット（1M バイト）をリピートエリアに設定 10101：下位21 ビット（2M バイト）をリピートエリアに設定 10110：下位22 ビット（4M バイト）をリピートエリアに設定 10111：下位23 ビット（8M バイト） をリピートエリアに設定 11XXX：設定禁止 DAT1 DAT0 R/W R/W デスティネーションアドレス更新モード 転送先アドレス（EDDAR）の増減を指定します。シングルアドレスモードで転送 先をDACK 付き外部デバイスに設定した場合は、このビットの指定は無視されま 0X：固定

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-11 2012.09.14 ビット ビット名 初期値 R/W 説 明

5 DARIE 0 R/W デスティネーションアドレスリピートインタラプトイネーブル

このビットを1 にセットすると、デスティネーションアドレスのリピートエリアの オーバフローが発生したときに、EDMDR のIRF ビットを1 にセットし、EDMDR のEDA ビットを0 にクリアして転送を終了します。IRF ビットが1 にセットされ ているときEDMDR のEDIE＝1 の場合、CPU に対して割り込み要求を発生します。 ブロック転送モードと併用する場合、デスティネーションアドレスリピート割り込 み要求は1 ブロックサイズの転送が終了してから発生します。デスティネーション アドレスリピート割り込みにより転送終了したチャネルのEDMDR のEDA ビット に1 をセットすると、転送終了した状態から引き続き転送を再開することができま す。デスティネーションアドレスリピートエリアを設定していない場合は、このビ ットは無視されます。 0：デスティネーションアドレスリピート割り込み要求を発生しない。 1：デスティネーションアドレスのリピートエリアのオーバフローが発生したと きにEDMDR のIRF ビットを1 にして、割り込み要求を発生をする。 DARA4 DARA3 DARA2 DARA1 DARA0 R/W R/W R/W R/W R/W デスティネーションアドレスリピートエリア デスティネーションアドレス（EDDAR）にリピートエリアを設定するビットです。 リピートエリア機能は、指定の下位アドレスをアドレス更新の対象として、残りの 上位アドレスは常に固定値をとるようにして実現されます。リピートエリアのサイ ズは、2 バイトから８M バイトまで設定可能です。設定間隔は2 のべき乗バイト単 位です。アドレスが増減してリピートエリアがオーバフローした場合、下位アドレ スは、アドレスが増加するとリピートエリアの先頭アドレスになり、アドレスが減 少するとリピートエリアの最後のアドレスになります。DARIE ビットを1 にセット すると、リピートエリアのオーバフローが発生したときに割り込み要求を発生する ことができます。 00000：リピートエリアの設定なし 00001：下位1 ビット（2 バイト）をリピートエリアに設定 00010：下位2 ビット（4 バイト）をリピートエリアに設定 00011：下位3 ビット（8 バイト）をリピートエリアに設定 00100：下位4 ビット（16 バイト）をリピートエリアに設定 ： ： 10011：下位19 ビット（512K バイト）をリピートエリアに設定 10100：下位20 ビット（1M バイト）をリピートエリアに設定 10101：下位21 ビット（2M バイト）をリピートエリアに設定 10110：下位22 ビット（4M バイト）をリピートエリアに設定 10111：下位23 ビット（8M バイト）をリピートエリアに設定 11X XX：設定禁止 【記号説明】X：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-12 2012.09.14 9.4 動作説明 9.4.1 転送モード EXDMAC の転送モードを表 9.2 に示します。 表 9.2 EXDMAC の転送モード アドレスレジスタ 転送モード 転送要因 転送回数 ソース デスティ ネーション オートリクエストモード

• バースト／サイクル スチールモード オートリクエストノーマル 転送モード 外部リクエストモード
• サイクルスチールモード 外部リクエスト 1～16,777,215 または指定なし デュアル アドレス モード ブロック 転送モード 外部リクエストモード
• 1 回の転送要求で指定した ブロックサイズをバースト 転送
• ブロックサイズは1～256 バイトまたはワード 外部リクエスト 1 ～65,535 または指定なし EDSAR EDDAR シングル アドレス モード
• ソースまたはデスティネーションアドレスレジスタの代わりにEDACK 端子を 用いて外部デバイスとの直接データ転送
• アドレスレジスタの設定以外は、上記の各転送モードを指定可能
• 1 バスサイクルで 1 回の転送が可能 （転送モードのバリエーションは、 上記デュアルアドレスモードと同じです。 ） EDSAR/ EDACK EDACK/ EDDAR 転送モードは各チャネルごとに設定可能です。 ノーマル転送モードでは、1 回の転送要求で1 バイトまたは1 ワードのデータ転送を実行します。オートリ クエストの場合、バースト／サイクルスチール転送モードを設定可能です。バースト転送モードの場合、指定 した転送回数を実行するか、 転送イネーブルビットを0 にクリアするまで高速に連続転送することができます。 ブロック転送モードでは、1 回の転送要求で指定したブロックサイズの転送を実行します。ブロックサイズ は 1～256（バイト／ワード）です。1 ブロック内の転送はバースト転送モードと同等の高速転送が可能です。 転送回数に指定なしを設定した場合（EDTCR=H'000000）、転送カウンタは停止して、転送回数に制限がな くなり永続して転送が可能になります。 メモリアドレスは、1 または2 の増減、固定を各アドレスレジスタに対して独立に設定可能です。 各モードとも、2 のべき乗バイトのリピートエリアを設定可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-13 2012.09.14 9.4.2 アドレスモード (1) デュアルアドレスモード 転送元、転送先を共にEXDMAC 内のレジスタで指定して、1 回の転送を2 バスサイクルで実行するモード です。 転送元アドレスはソースアドレスレジスタ（EDSAR）に、転送先アドレスはデスティネーションアドレス レジスタ（EDDAR）に設定します。 転送動作は、最初のバスサイクルで転送元アドレスで指定した外部メモリの値をリードして、次のバスサイ クルで転送先アドレスで指定した外部メモリにライトします。 リードサイクルとライトサイクルの間は分割不可となっています。このため、2 つのバスサイクルの間に他 のバスサイクル（内部バスマスタの外部アクセス、リフレッシュサイクル、外部バス解放サイクル）は発生し ません。 ETEND 端子の出力は、EDMDR の ETENDE ビットにより、許可／禁止を設定することができます。ETEND は連続する2 バスサイクルの間出力されます。EDACK 端子は出力されません。 図 9.2 に、デュアルアドレスモードのタイミング例を示します。 φ ࠬࡃࠬ࡟࠼ࠕ RD WR ETEND EXDMA EXDMA EDSAR EDDAR 図 9.2 デュアルアドレスモードのタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-14 2012.09.14 (2) シングルアドレスモード ソースまたはデスティネーションアドレスレジスタの代わりにEDACK端子を用いて外部デバイスと外部メ モリの間で直接データを転送するモードです。このモードでEXDMAC は、外部I/O へのストローブ信号 （EDACK）を転送元か転送先いずれか一方の外部デバイスに出力してアクセスすると同時に、もう一方の転 送相手にアドレスを出力してアクセスします。これにより、1 つのバスサイクルでEXDMA 転送を行うことが できます。図9.3 に示す外部メモリとDACK 付き外部デバイスとの転送の例では、外部デバイスがデータバス にデータを出力するのと同じバスサイクルでそのデータが外部メモリに書き込まれます。 転送方向は、EDMDR の SDIR ビットにより、DACK 付き外部デバイスを転送元にするか転送先にするかを 指定できます。SDIR＝0 では、外部メモリ（EDSAR）→DACK 付き外部デバイスへの転送、SDIR＝1 では、 DACK 付き外部デバイス→外部メモリ（EDDAR）への転送になります。 転送の対象として使用しないソースまたはデスティネーションアドレスのレジスタ設定は無視されます。 EDACK 端子は、シングルアドレスモードに設定すると自動に有効になります。EDACK 端子はローアクテ ィブです。ETEND 端子の出力は、EDMDR の ETENDE ビットにより、 許可／禁止を設定することができます。 ETEND は 1 バスサイクルの間出力されます。 図 9.3 にシングルアドレスモードでのデータの流れを示します。図 9.4 にシングルアドレスモードのタイミ ング例を示します。 ࡦࠦࠗࡑ ࠇ ᄖㇱ ࠬࡃࠬ࡟࠼ࠕ ᄖㇱ ࠬࡃ࠲࡯࠺ EXDMAC EDACK EDREQ ࡝ࡕࡔ DACK߈ ࠬࠗࡃ࠺ 図 9.3 シングルアドレスモードでのデータの流れ

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-15 2012.09.14 EXDMA࡞ࠢࠗࠨ EDSARࠬ࡟࠼ࠕߩ߳ ߩ߳RDାภ ࠄ߆࡝ࡕࡔ ࠲࡯࠺ࠆࠇߐ φ ࠬࡃࠬ࡟࠼ࠕ RD WR EDACK ETEND ࠬࡃ࠲࡯࠺ EXDMA࡞ࠢࠗࠨ EDDARࠬ࡟࠼ࠕߩ߳ ߩ߳WRାภ φ ࠬࡃࠬ࡟࠼ࠕ ψDACK႐ว DACK႐ว RD WR EDACK ETEND ࠲࡯࠺ࠆࠇߐ 図 9.4 シングルアドレスモードのタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-16 2012.09.14

9.4.3 EXDMA 転送要求

(1) オートリクエストモード オートリクエストモードは、メモリとメモリ間の転送や、転送要求を発生できない周辺モジュールとメモリ 間との転送のように、転送要求信号が外部から来ない場合に、EXDMAC 内部で自動的に転送要求信号を発生 するモードです。オートリクエストモードでは、EDMDR の EDA ビットを1 にセットすると転送が開始され ます。 オートリクエストモードでは、バスモードをサイクルスチールモードとバーストモードから選択することが できます。ブロック転送モードではオートリクエストモードは使用できません。 (2) 外部リクエストモード 外部リクエストモードは、本LSI の外部デバイスからの転送要求信号（EDREQ）によって転送を開始する モードです。EXDMA 転送が許可されているとき（EDA=1）にEDREQ が入力されるとEXDMA 転送が開始さ れます。 転送要求元は必ずしもデータの転送元か転送先である必要はありません。 転送要求信号は、EDREQ 端子で受け付けます。EDREQ 端子を立ち下がりエッジで検出するかLow レベル で検出するかは、EDMDR の EDREQS ビットで選択します（EDREQS=0 は Low レベル検出、EDREQS＝1 は 立ち下がりエッジ検出）。 EDMDR の EDRAKE ビットを1 にセットすると、転送要求を受け付けたことを確認する信号をEDRAK 端 子から出力することができます。EDRAK 信号は、1 回の外部リクエストに対して、受け付けおよび転送処理 を開始したときに出力します。EDRAK 信号により、外部デバイスはEDREQ 信号のネゲートタイミングを知 ることができ、転送要求元とEXDMAC とのハンドシェークを容易にとることができます。 外部リクエストモードでは、バーストモードの代わりにブロック転送モードが使用できます。ブロック転送 モードは1 回の転送要求で指定の回数（ブロックサイズ）の転送を連続（バースト）して転送することができ ます。ブロック転送モードのEDRAK 信号は、EDREQ による転送要求が1 ブロック単位なので、1 ブロック の転送に対して1 回のみ出力されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-17 2012.09.14 9.4.4 バスモード バスモードにはサイクルスチールモードとバーストモードがあります。起動要因がオートリクエストの場合、 サイクルスチールモードとバーストモードを選択することができます。起動要因が外部リクエストの場合は、 サイクルスチールモードになります。 (1) サイクルスチールモード サイクルスチールモードでは、EXDMAC は 1 回の転送単位（バイト、ワードまたは1 ブロックサイズ）の 転送を終了するたびにバス権を解放します。その後、転送要求があればバス権を取り戻し、再び1 転送単位の 転送を行い、その転送を終了するとまたバス権を解放します。これを転送終了条件が満たされるまで繰り返し ます。 EXDMA 転送中に他のチャネルに転送要求がある場合は、いったんバス権を解放した後に、転送要求のあっ たチャネルの転送を行います。他のバスマスタから外部空間へのバス権要求がない場合は、バス権解放期間が 1 サイクル挿入されます。複数のチャネルに転送要求がある場合の動作の詳細については「9.4.8 チャネルの 優先順位」を参照してください。 図 9.5 にサイクルスチールモードのタイミング例を示します。 CPU CPU CPU CPUEXDMAC EXDMAC EDREQ EDRAK ࡞ࠢࠗࠨࠬࡃ ࠎߚߞ޿ࠍCPUߔ ࠼࡯ࡕ ࡮ EDREQ Lowᬌ಴ ࡮ ߩ࠲ࠬࡑࠬࡃCPU႐ว ォㅍ᧦ઙ 図 9.5 サイクルスチールモードのタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-18 2012.09.14 (2) バーストモード バーストモードでは、EXDMAC は一度バス権を取ると、転送終了条件が満たされるまでバス権を解放せず に転送を続けます。外部リクエストモードにはバーストモードはありません。 バーストモードでは一度転送を開始すると、優先順位の高い他のチャネルに転送要求がある場合でも、転送 を中断することはありません。バーストモードのチャネルが転送終了すると、次のサイクルはサイクルスチー ルモードと同様にバス権を解放します。 EDMDR の EDA ビットを0 にクリアすると、EXDMA 転送は停止します。ただし、EDA ビットを 0 にクリ アするまでにEXDMAC 内部で発生した転送要求分のEXDMA 転送は実行されます。 リピートエリアオーバフロー割り込みが発生した場合は、EDA ビットを0 にクリアして転送を終了します。 EDMDR の EBRE ビットを 1 にセットすると、バースト転送中に他のバスマスタからバス権要求があった場 合、バス権を譲ります。バス権の要求がなければ、EBRE ビットを 1 にセットした場合でもバースト転送しま 図 9.6 にバーストモードのタイミング例を示します。 CPU CPU CPU CPU࡞ࠢࠗࠨࠬࡃ CPU޿ߥߒ EXDMAC EXDMAC EXDMAC CPU CPU CPU CPU࡞ࠢࠗࠨࠬࡃ CPUߦEXDMACࠆߔ EXDMAC EXDMAC EXDMAC 図 9.6 バーストモードのタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-19 2012.09.14 9.4.5 転送モード 転送モードにはノーマル転送モードとブロック転送モードがあります。起動要因が外部リクエストの場合、 ノーマル転送モードとブロック転送モードを選択することができます。起動要因がオートリクエストの場合は、 ノーマル転送モードになります。 (1) ノーマル転送モード ノーマル転送モードでは、1 回の転送要求に対して1 回の転送単位の転送を処理します。EDTCR は 24 ビッ ト転送カウンタとして機能します。 ETEND 出力は、最後のEXDMA 転送でのみ出力されます。EDRAK 出力は、転送要求受け付け、転送処理 開始ごとに出力されます。 図 9.7 にノーマル転送モードでのEXDMA 転送タイミング例を示します。 EXDMAォㅍ ࡞ࠢࠗࠨ ߩEXDMA ࡞ࠢࠗࠨ ࡞ࠢࠗࠨࠬࡃ ETEND EXDMA EXDMA EDRAK EDREQ ࡞ࠢࠗࠨࠬࡃ EDACK 図 9.7 ノーマル転送モードの例

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-20 2012.09.14 (2) ブロック転送モード ブロック転送モードでは、1 回の転送要求に対してブロックサイズにより指定されたサイズ（バイト数、ワ ード数）を連続にEXDMA 転送します。EDTCR は上位8 ビットがブロックサイズ、下位16 ビットが16 ビッ ト転送カウンタとして機能します。ブロックサイズは、1～256 まで指定できます。1 ブロック分の転送中は優 先順位の高い他のチャネルの転送要求は待たされます。1 ブロックサイズの転送が終了すると、次のサイクル はバス権を解放します。 EDMDR の EBRE ビットを 1 にセットすると、ブロック転送中に他のバスマスタからバス権要求があった場 合にバス権を譲るようになります。 アドレスレジスタの値はノーマルモードの場合と同様に更新されます。1 ブロックの転送終了ごとにアドレ スレジスタの値を最初の値に戻す機能はありません。 ETEND 出力は、1 ブロックサイズの転送ごとに、各ブロックの終わりのEXDMA 転送サイクルで出力され ます。EDRAK 出力は、1 回の転送要求（1 ブロック分）に対して1 回出力されます。 ブロック転送モードでリピートエリア機能のリピートエリアオーバフロー割り込みを設定する場合は注意 が必要です。詳細は「9.4.6 リピートエリア機能」 を参照してください。 NMI 割り込みが発生した場合は、ブロック転送を強制終了します。詳細は「9.4.12 EXDMA 転送終了」を 参照してください。 図 9.8 にブロック転送モードでのEXDMA 転送タイミング例を示します。 CPUCPU CPU EXDMAC EXDMAC EXDMAC CPU࡞ࠢࠗࠨࠬࡃ EDRAK ETEND ࡮BGUP㧩0 ࡮1㧔EDTCR [23:16]㧕㧩3 EDREQ CPU޿ߥߒ 1࡞ࠢࠗࠨ ォㅍ᧦ઙ 図 9.8 ブロック転送モードの例

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-21 2012.09.14 9.4.6 リピートエリア機能 EXDMAC にはソースアドレス、デスティネーションアドレス各々にリピートエリアを設定する機能があり ます。 リピートエリアを設定するとアドレスレジスタはリピートエリアに指定された範囲の値を繰り返します。 リングバッファを転送対象にしている場合、アドレスレジスタの値がバッファの最終アドレスになる（リング バッファに対するアドレスオーバフロー）たびに、アドレスレジスタの値をバッファの先頭アドレスに戻す操 作が必要になりますが、リピートエリア機能を使うと自動的にアドレスレジスタの値をバッファの先頭アドレ スに戻す操作をEXDMAC 内で行うことができます。 リピートエリア機能は、ソースアドレスレジスタとデスティネーションアドレスレジスタに独立して設定で きます。 ソースアドレスのリピートエリアはEDACR の SARA4～0 で指定します。 デスティネーションアドレスのリ ピートエリアはEDACR のDARA4～0 で指定します。 各々のリピートエリアのサイズは独立に指定することが できます。 アドレスレジスタの値がリピートエリアの終端になり、リピートエリアオーバフローになったときに EXDMA 転送を一時停止させCPU に対する割り込みを発生することが可能です。EDACR の SARIE ビットを1 にセットすると、 ソースアドレスレジスタがリピートエリアオーバフローしたときにEDMDR の IRF ビットを 1 にセットし、EDMDR のEDA ビットを0 にクリアして転送を終了します。このとき、EDMDR の EDIE ビッ ト＝1 の場合、割り込み要求を発生させます。EDACR の DARIE ビットに1 をセットするとデスティネーショ ンアドレスレジスタが対象になります。 割り込み発生中にEDMDR の EDA ビットに 1 をセットすると、引き続き転送を再開します。図 9.9 にリピ ートエリア機能の例を示します。 ࡝ࡕࡔ EDSARਅ૏3㧔8႐ว 㧔SARA4㨪0㧩3㧕 ߔ EDSARߩ H'23FFFE H'23FFFF H'240000 H'240001 H'240002 H'240003 H'240004 H'240005 H'240006 H'240007 H'240008 H'240009 H'240000 H'240001 H'240002 H'240003 H'240004 H'240005 H'240006 H'240007 図 9.9 リピートエリア機能の例

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-22 2012.09.14 リピートエリアのオーバフロー割り込み機能をブロック転送モードと併用する場合は注意が必要です。ブロ ック転送モードにおいてリピートエリアオーバフローが発生した場合、転送を終了させるときは、ブロックサ イズを 2 のべき乗になるように指定する必要があります。または、ブロックサイズの切れ目とリピートエリア の範囲の切れ目が一致するようにアドレスレジスタの値を設定する必要があります。 ブロック転送モードの1 ブロックサイズを転送している期間にリピートエリアオーバフローが発生した場合 は、1 ブロックサイズの転送が終了するまでリピート割り込み要求は保留され、転送はオーバランします。図 9.10 にブロック転送モードとリピートエリア機能を併用したときの例を示します。 ࡝ࡕࡔEDSARߩ ォㅍ ォㅍ H'23FFFE H'23FFFF H'240000 H'240001 H'240002 H'240003 H'240004 H'240005 H'240006 H'240007 H'240008 H'240009 H'240000 H'240001 H'240002 H'240003 H'240004 H'240005 H'240006 H'240007 H'240000 H'240001 H'240002 H'240003 H'240004 H'240000 H'240001 H'240005 H'240006 H'240007 ߺ ⷐ᳞⊒↢ ࠢ࠶ࡠࡉڏ ォㅍਛ EDSARਅ૏3㧔8⸳ቯ 㧔SARA4㨪0㧩3ޔߒ 図 9.10 ブロック転送モードとリピートエリア機能を併用したときの例

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-23 2012.09.14

9.4.7 EXDMA 転送動作中のレジスタ

EXDMAC のレジスタはEXDMA 転送処理に伴い値を更新します。更新される値は各種設定や転送の状態に よって異なります。更新するレジスタは、EDSAR、EDDAR、EDTCR、EDMDR の EDA、BEF、IRF ビットで (1) EXDMA ソースアドレスレジスタ（EDSAR） 転送元として、EDSAR のアドレスをアクセスするときに、EDSAR の値を出力するとともに次にアクセスす るアドレスに更新します。EDACR の SAT1、0 ビットでアドレスの増減を指定します。SAT1＝0 ではアドレス は固定されます。SAT1＝1 でかつ SAT0＝0 では増加、SAT0＝1 では減少します。 増減サイズは、転送するデータのサイズで決まります。EDMDR のDTSIZE＝0 の場合、バイトサイズにな り、アドレスは±1 増減されます。DTSIZE＝1 の場合、ワードサイズになり、アドレスは±2 増減されます。 リピートエリアの設定がされている場合はその設定に従います。リピートエリアにより設定された上位側の アドレスは固定され、アドレス更新の影響を受けなくなります。 転送動作中にEDSAR をリードするときは、ロングワードでアクセスする必要があります。転送動作中の EDSAR は CPU からのアクセスに関係なく更新する可能性があり、上位ワードと下位ワードを別々にリードす ると正しい値がリードできない可能性があります。ロングワードでアクセスした場合は、EXDMAC が EDSAR の値をいったんバッファリングすることによって正常な値を出力します。 転送動作中のチャネルのEDSAR にライトしないでください。 (2) EXDMA デスティネーションアドレスレジスタ（EDDAR） 転送先として、EDDAR のアドレスをアクセスするときに、EDDAR の値を出力するとともに次にアクセス するアドレスに更新します。EDACR のDAT1、0 ビットで増減を指定します。DAT1＝0 ではアドレスは固定 されます。DAT1＝1 でかつDAT0＝0 では増加、DAT0＝1 では減少します。 増減サイズは、転送するデータのサイズで決まります。EDMDR のDTSIZE＝0 の場合、バイトサイズにな り、アドレスは±1 増減されます。DTSIZE＝1 の場合、ワードサイズになり、アドレスは±2 増減されます。 リピートエリアの設定がされている場合はその設定に従います。リピートエリアにより設定された上位側の アドレスは固定され、アドレス更新の影響を受けなくなります。 転送動作中にEDDAR をリードするときは、ロングワードでアクセスする必要があります。転送動作中の EDDAR は CPU からのアクセスに関係なく更新する可能性があり、 上位ワードと下位ワードを別々にリードす ると正しい値がリードできない可能性があります。 ロングワードでアクセスした場合は、EXDMAC が EDDAR の値をいったんバッファリングすることによって正常な値を出力します。 転送動作中のチャネルのEDDAR にライトしないでください。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-24 2012.09.14 (3) EXDMA トランスファカウントレジスタ（EDTCR） EXDMA 転送を行うとともにEDTCR の値は 1 減少します。ただし、EDTCR の値が 0 の場合は転送回数はカ ウントされないので、EDTCR の値は変化しません。 ブロック転送モードでは、EDTCR の機能が変わります。EDTCR［23:16］の上位8 ビットはブロックサイズ を指定するために使用され、その値は変化しません。EDTCR［15:0］の下位16 ビットは転送カウンタとして 機能し、DMA 転送を行うと同時にEDTCR の値は1 減少します。ただし、EDTCR［15:0］の値が0 の場合は 転送回数はカウントされないので、EDTCR［15:0］の値は変化しません。 ノーマル転送モードの場合はEDTCR が 24 ビット変化する可能性があるので、EXDMA 転送中にCPU から EDTCR をリードする場合は、ロングワードサイズでアクセスする必要があります。動作中のEDTCR は CPU からのアクセスに関係なく更新する可能性があり、上位ワードと下位ワードを別々にリードすると正しい値が リードできない可能性があります。ロングワードでアクセスした場合は、EXDMAC が EDTCR の値をいった んバッファリングすることによって正常な値を出力します。 ブロック転送モードでは上位8 バイトは更新されることがないのでワードサイズでアクセスできます。 動作中のチャネルのEDTCR にライトしないでください。EXDMA 転送に伴うアドレス更新とCPU によるラ イトが競合した場合は、CPU によるライトが優先されます。 EDTCR＝1→0 への更新とCPU によるライト（値は0 以外）が競合した場合、EDTCR の値は CPU によるラ イトが優先されますが、転送終了します。CPU によって ED TCR に 0 をライトしても転送終了はしません。 図 9.11 にノーマル転送モードとブロック転送モードのときのEDTCR の更新動作を示します。 23 0 0EDTCR ࿕ቯ 23 0 ᦝᣂ೨ ᦝᣂᓟ 23 0 1㨪H'FFFFFFEDTCR –1 23 0 0㨪H'FFFFFE EDTCR ߩEDTCR ߩEDTCR ᦝᣂ೨ ᦝᣂᓟ 23 15 016 1㨪H'FFFFࠢ࠶ࡠࡉ ࠭ࠗࠨEDTCR 23 15 016 0ࠢ࠶ࡠࡉ ࠭ࠗࠨ 23 15 016 0㨪H'FFFEࠢ࠶ࡠࡉ ࠭ࠗࠨ 23 15 016 0ࠢ࠶ࡠࡉ ࠭ࠗࠨ 図 9.11 ノーマル転送モードとブロック転送モード時の EDTCR の更新動作

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-25 2012.09.14 (4) EDMDR の EDA ビット EDMDR の EDA ビットはCPU によりライトしてデータ転送の許可/禁止を制御して使用しますが、EXDMA 転送状態によりEXDMAC によって自動的にEDA ビットをクリアする場合があります。 また、 転送中にはCPU による EDA ビットの0 ライトが反映されない期間があります。 EXDMAC によりEDA ビットがクリアされる条件には以下のものがあります。

• EDTCRの値が1→0になり、転送が終了した場合
• リピートエリアオーバフロー割り込み要求が発生し、転送が終了した場合
• NMI割り込みが発生し、転送が停止した場合
• リセット
• ハードウェアスタンバイモード
• EDAビットに0ライトして、転送が停止した場合 EDA ビットに0 ライトして転送を停止させるとき、EXDMA 転送中の期間はEDA ビットは1 を保持します。 ブロック転送モードの場合は、1 ブロックサイズの転送は中断されずに行われるため、EDA ビットに0 ライト してから1 ブロックサイズの転送が終了する期間、EDA ビットは1 を保持します。 バーストモードの場合、EDA ビットに0 ライトしたバスサイクルから最大で3 回の EXDMA 転送が行われ てから転送を停止します。EDA ビットに0 ライトしてから最後のE XDMA サイクルが終了するまでの期間、 EDA ビットは1 を保持します。 EDA ビットが1 になっているチャネルのレジスタには、ライトすることが禁止されています（EDA ビット は除く）。EDA ビットに0 ライトしてから各レジスタの設定を変更するときはEDA ビットが 0 にクリアされ ていることを確認する必要があります。 図 9.12 に動作中のチャネルのレジスタの設定を変更するときの手順を示します。 ᄌᦝ EDA㧩0 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 ޕ޿ߐߛߊ 㨇3㨉EDA㧩0ߐߛߊߡߒ ޕ޿EDA㧩1ޔߪEXDMA ޕߔ߹޿ߡߒ 㨇4ߒ࠻ࠗ࡜ࠍ ޕ޿ߐߛߊߡ No Yes ߩ࡞ࡀࡖ࠴ߩ ⸳ቯᄌᦝ ⸳ቯᄌᦝ 図 9.12 動作中のチャネルのレジスタの設定を変更するときの手順

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-26 2012.09.14 (5) EDMDR の BEF ビット ブロック転送モードは1 回の転送要求に対して設定された回数（1 ブロックサイズ）の転送を行います。転 送回数を正確に保証するために1 ブロックサイズの転送は、リセット時、スタンバイ時、そしてNMI 割り込 みが発生したときを除いて必ず実行されます。 ブロック転送の最中にNMI 割り込みが発生した場合、1 ブロックサイズの転送は途中で中止してEDA ビッ トを 0 にクリアして終了します。このとき、ブロック転送中に異常が発生したことを示すBEF ビットをセッ トします。 (6) EDMDR の IRF ビット 割り込み要求の要因が発生したときEDMDR の IRF ビットは1 にセットされます。IRF ビットが 1 にセット され、EDMDR の EDIE ビットが 1 にセットされていると割り込み要求が発生します。 IRF ビットに1 がセットされるタイミングは、割り込みを発生させる要因になったEXDMA 転送のバスサイ クルが終了して、EDMDR の EDA ビットが 0 になって転送終了したときです。 割り込み処理の中でEDA ビットに1 をセットして転送を再開した場合、自動的にIRF ビットが0 クリアさ れ、割り込み要求は解除されます。 割り込みについての詳細は「9.5 割り込み要因」を参照してください。 9.4.8 チャネルの優先順位 EXDMAC のチャネル間の優先順位はチャネル2＞チャネル3 の順になっています。表 9.3 に EXDMAC のチ ャネル間の優先順位を示します。 表 9.3 EXDMAC のチャネル間の優先順位 チャネル 優先順位 チャネル2 高 チャネル3 低 複数のチャネルに対して同時に転送要求が発生した場合、要求の発生しているチャネルの中から表9.3 の優 先順位に従って、最も優先度の高いチャネルを選択して転送します。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-27 2012.09.14 (1) 複数チャネルからの転送要求（オートリクエストのサイクルスチールモードを除く） 転送中に他のチャネルの転送要求が発生した場合は、転送中のチャネルを除いて最も優先度の高いチャネル を選択します。選択されたチャネルは転送中のチャネルがバスを解放してから転送を開始します。このとき EXDMAC 以外の他のバスマスタからバス権要求があると、他のバスマスタのサイクルが入ります。他にバス 権要求がなければ1 サイクルバス解放します。 バースト転送中、および1 ブロック分のブロック転送中は、チャネルを切り替えて転送することはありませ 図 9.13 にチャネル 2、3 の転送要求が同時に発生した場合の転送例を示します。図の例は外部リクエストの サイクルスチールモードの場合です。 ࡞ࡀࡖ࠴2ォㅍ ᓙᯏ ⸃᡼⸃᡼ Ǿ ࠬࡃࠬ࡟࠼ࠕ EXDMA೙ᓮ ࡞ࡀࡖ࠴2 ࡞ࡀࡖ࠴3 ࡞ࡀࡖ࠴3ォㅍ ࡞ࡀࡖ࠴2࡞ࡀࡖ࠴3 ࡞ࡀࡖ࠴2 ⷐ᳞଻ᜬ ㆬᛯ ࡞ࡀࡖ࠴3 ࠕ࡝ࠢ ࠕ࡝ࠢ 図 9.13 チャネルの優先順位のタイミング例 (2) オートリクエストのサイクルスチールモードのときの複数チャネルからの転送要求 オートリクエストのサイクルスチールモードで転送中に他のチャネルの転送要求が発生した場合は、チャネ ルの優先度により動作が異なります。 転送要求をしたチャネルが転送中のチャネルよりも優先度が高い場合は、転送要求をしたチャネルを選択し ます。転送要求をしたチャネルが転送中のチャネルよりも優先度が低い場合は、転送要求をしたチャネルの転 送要求は保留され、転送中のチャネルを引き続き選択します。 選択されたチャネルは転送中のチャネルがバスを解放してから転送を開始します。このときEXDMAC 以外 の他のバスマスタからバス権要求があると、他のバスマスタのサイクルが入ります。他にバス権要求がなけれ ば 1 サイクルバス解放します。 図 9.14 にオートリクエストのサイクルスチールモードを含んだ場合の転送例を示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-28 2012.09.14 ࡞ࡀࡖ࠴2ࠬࡃ ࡞ࡀࡖ࠴2ࠬࡃ ᧦ઙ㧔1㧕 ࡞ࡀࡖ࠴2 EDA࠻࠶ࡆ ࡞ࡀࡖ࠴3㧛 EDREQ3┵ሶ ࡞ࡀࡖ࠴3ࠬࡃ ࡞ࡀࡖ࠴3ࠬࡃ ᧦ઙ㧔2㧕 ࡞ࡀࡖ࠴2㧛 EDREQ2┵ሶ ࡞ࡀࡖ࠴3 EDA࠻࠶ࡆ ࡞ࡀࡖ࠴3ࠬࡃ ࡞ࡀࡖ࠴3ࠬࡃ ᧦ઙ㧔3㧕 ࡞ࡀࡖ࠴2 EDA࠻࠶ࡆ ࡞ࡀࡖ࠴3 EDA࠻࠶ࡆ 図 9.14 チャネルの優先順位のタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-29 2012.09.14

9.4.9 EXDMAC 転送（デュアルアドレスモード）のバスサイクル

(1) ノーマル転送モード（サイクルスチールモード） 図 9.15 に ETEND 出力を許可して、外部16 ビット2 ステートアクセス空間から外部16 ビット2 ステートア クセス空間へ、ワードサイズでノーマル転送モード（サイクルスチールモード）転送を行った場合の転送例を 示します。 1 バイトまたは1 ワードのデータ転送を行い、 転送後にいったんバスを解放します。 バス解放期間中はCPU、 DMAC またはDTC によるバスサイクルが1 回以上入ります。 Ǿ EXDMA ࠼࡯࡝ RD HWR ETEND LWR EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ ࠬࡃࠬ࡟࠼ࠕ 図 9.15 ノーマル転送モード（サイクルスチールモード）転送例 (2) ノーマル転送モード（バーストモード） 図 9.16 に ETEND 出力を許可して、外部16 ビット2 ステートアクセス空間から外部16 ビット2 ステートア クセス空間へ、 ワードサイズでノーマル転送モード （バーストモード） 転送を行った場合の転送例を示します。 バーストモードでは、1 バイトまたは1 ワードの転送を転送が終了するまで継続して実行します。 バースト転送が始まると、他の優先順位の高いチャネルの要求が発生しても、バースト転送が終了するまで 待たされます。 Ǿ EXDMA ࠼࡯࡝ RD HWR ETEND LWR EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ ࠬࡃࠬ࡟࠼ࠕ ォㅍ 図 9.16 ノーマル転送モード（バーストモード）転送例

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-30 2012.09.14 バースト転送に設定されたチャネルが転送許可状態のときにNMI が発生すると、EDA ビットがクリアされ、 転送禁止状態になります。すでにバースト転送がEXDMAC 内部で起動されている場合は、転送中の1 バイト または 1 ワードの転送を完了した時点でバスを解放し、バースト転送を中断します。すでにバースト転送の最 終転送サイクルがEXDMAC 内部で起動されている場合は、EDA ビットがクリアされてもそのまま転送終了ま で実行します。 (3) ブロック転送モード（サイクルスチールモード） 図 9.17 に ETEND 出力を許可して、外部16 ビット2 ステートアクセス空間から外部16 ビット2 ステートア クセス空間へ、ワードサイズでブロック転送モード（サイクルスチールモード）転送を行った場合の転送例を 示します。 1 回の転送要求につき1 ブロック分の転送を行い、転送後にいったんバスを解放します。バス解放期間中は CPU、DMAC または DTC によるバスサイクルが1 回以上入ります。 Ǿ EXDMA ࠼࡯࡝ RD HWR ETEND LWR EXDMA ࠻ࠗ࡜ ࠬࡃࠬ࡟࠼ࠕ ⸃᡼ォㅍ EXDMA ࠼࡯࡝ ォㅍ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ 図 9.17 ブロック転送モード（サイクルスチールモード）転送例

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-31 2012.09.14 (4) EDREQ 端子立ち下がりエッジ起動タイミング 図 9.18 に EDREQ 端子立ち下がりエッジ起動のノーマルモード転送例を示します。 EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ Ǿ ࠬࡃࠬ࡟࠼ࠕ EDREQ ᓙᯏ ᦼ㑆 ォㅍవ EXDMA೙ᓮ ࡞ࡀࡖ࠴ ᓙᯏ ォㅍర ォㅍవォㅍర EXDMA ࠼࡯࡝ EXDMA ᦼ㑆ⷐ᳞ ⷐ᳞ ߢ3࡞ࠢࠗࠨ 㨇1㨉㨇 3㨉㨇2㨉 ߢ3࡞ࠢࠗࠨ 㨇4㨉㨇 6㨉㨇5㨉㨇 7㨉 ౣ㐿ౣ㐿 ߢࠅ߇EDREQߩLowࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ޕߔ߹ߒ ޔࠕ࡝ࠢࠍEXDMACޕߔ߹ߒ EXDMAߢࠅ߇EDREQߩHighࠍࠣࡦ࡝ࡊࡦࠨߩ࡞ࡌ࡟ ޕߔ߹ߒ EDREQߩHighฃ ޕߔ߹ߒ 㧔㨇1ߢࠅ߇EDREQߩLowޔࠇߐࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ⷐ᳞଻ᜬ㧕 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 図 9.18 EDREQ 端子立ち下がりエッジ起動のノーマルモード転送例 EDREQ 端子のサンプリングは、転送許可状態にするためのEDMDR ライトサイクル終了後の次のφの立ち 上がりを起点に毎サイクル行われます。 EDREQ 端子による受け付けが可能な状態で、EDREQ 端子のLow レベルがサンプリングされると、EXDMAC 内部で要求が保持されます。次に、EXDMAC 内部で起動がかかると要求はクリアされ、エッジ検出のための EDREQ 端子のHigh レベルのサンプリングが開始されます。EXDMA ライトサイクル終了までにEDREQ 端子 の High レベルのサンプリングが済んでいれば、ライトサイクル終了後に受け付け再開となり、再びEDREQ 端子の Low レベルをサンプリングして、転送終了までこの動作を繰り返します。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-32 2012.09.14 図 9.19 に EDREQ 端子立ち下がりエッジ起動のブロック転送モード転送例を示します。 EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ Ǿ ࠬࡃࠬ࡟࠼ࠕ EDREQ ࠻ࠗ࡜ ᦼ㑆 ォㅍవ EXDMA೙ᓮ ࡞ࡀࡖ࠴ ᓙᯏ ォㅍర ォㅍవ ォㅍర ᦼ㑆ⷐ᳞ ⷐ᳞ ߢ3࡞ࠢࠗࠨ 㨇1㨉㨇 3㨉㨇2㨉 ߢ3࡞ࠢࠗࠨ 㨇4㨉㨇 6㨉㨇5㨉㨇 7㨉 ౣ㐿ౣ㐿 ߢࠅ߇EDREQߩLowࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ޕߔ߹ߒ ޔࠕ࡝ࠢࠍEXDMACޕߔ߹ߒ EXDMAߢࠅ߇EDREQߩHighࠍࠣࡦ࡝ࡊࡦࠨߩ࡞ࡌ࡟ ޕߔ߹ߒ EDREQߩHighฃ ޕߔ߹ߒ 㧔㨇1ߢࠅ߇EDREQߩLowޔࠇߐࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ⷐ᳞଻ᜬ㧕 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 EXDMA ࠼࡯࡝ EXDMA 1ォㅍ 1ォㅍ ᓙᯏ 図 9.19 EDREQ 端子立ち下がりエッジ起動のブロック転送モード転送例 EDREQ 端子のサンプリングは、転送許可状態にするためのEDMDR ライトサイクル終了後の次のφの立ち 上がりを起点に毎サイクル行われます。 EDREQ 端子による受け付けが可能な状態で、EDREQ 端子のLow レベルがサンプリングされると、EXDMAC 内部で要求が保持されます。次に、EXDMAC 内部で起動がかかると要求はクリアされ、エッジ検出のための EDREQ 端子のHigh レベルのサンプリングが開始されます。EXDMA ライトサイクル終了までにEDREQ 端子 の High レベルのサンプリングが済んでいれば、ライトサイクル終了後に受け付け再開となり、再びEDREQ 端子の Low レベルをサンプリングして、転送終了までこの動作を繰り返します。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-33 2012.09.14 (5) EDREQ レベル起動タイミング 図 9.20 に EDREQ レベル起動のノーマルモード転送例を示します。 EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ Ǿ ࠬࡃࠬ࡟࠼ࠕ EDREQ ᓙᯏ ᦼ㑆 ォㅍవ EXDMA೙ᓮ ࡞ࡀࡖ࠴ ᓙᯏ ォㅍర ォㅍవォㅍర EXDMA ࠼࡯࡝ EXDMA ᦼ㑆ⷐ᳞ ⷐ᳞ ߢ3࡞ࠢࠗࠨ 㨇1㨉㨇 3㨉㨇2㨉 ߢ3࡞ࠢࠗࠨ 㨇4㨉㨇 6㨉㨇5㨉㨇 7㨉 ౣ㐿ౣ㐿 ߢࠅ߇EDREQߩLowࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ޕߔ߹ߒ ޔࠕ࡝ࠢࠍEXDMACޕߔ߹ߒ EXDMAޕߔ߹ߒ ޕߔ߹ߒ 㧔㨇1ߢࠅ߇EDREQߩLowޔࠇߐࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ⷐ᳞଻ᜬ㧕 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 図 9.20 EDREQ レベル起動のノーマルモード転送例 EDREQ 端子のサンプリングは、転送許可状態にするためのEDMDR ライトサイクル終了後の次のφの立ち 上がりを起点に毎サイクル行われます。 EDREQ 端子による受け付けが可能な状態で、EDREQ 端子のLow レベルがサンプリングされると、EXDMAC 内部で要求が保持されます。次に、EXDMAC 内部で起動がかかると要求はクリアされます。ライトサイクル 終了後に受け付け再開となり、再びEDREQ 端子のLow レベルをサンプリングして、転送終了までこの動作を 繰り返します。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-34 2012.09.14 図 9.21 に EDREQ レベル起動のブロック転送モード転送例を示します。 ߢࠅ߇EDREQߩLowࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ޕߔ߹ߒ ޔࠕ࡝ࠢࠍEXDMACޕߔ߹ߒ EXDMAޕߔ߹ߒ ޕߔ߹ߒ 㧔㨇1ߢࠅ߇EDREQߩLowޔࠇߐࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ⷐ᳞଻ᜬ㧕 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ Ǿ ࠬࡃࠬ࡟࠼ࠕ EDREQ ࠻ࠗ࡜ ᦼ㑆 ォㅍవ EXDMA೙ᓮ ࡞ࡀࡖ࠴ ᓙᯏ ォㅍర ォㅍవ ォㅍర ᦼ㑆ⷐ᳞ ⷐ᳞ ߢ3࡞ࠢࠗࠨ 㨇1㨉㨇 3㨉㨇2㨉 ߢ3࡞ࠢࠗࠨ 㨇4㨉㨇 6㨉㨇5㨉㨇 7㨉 ౣ㐿ౣ㐿 EXDMA ࠼࡯࡝ EXDMA 1ォㅍ 1ォㅍ ᓙᯏ 図 9.21 EDREQ レベル起動のブロック転送モード転送例 EDREQ 端子のサンプリングは、転送許可状態にするためのEDMDR ライトサイクル終了直後のφの立ち上 がりを起点に毎サイクル行われます。 EDREQ 端子による受け付けが可能な状態で、EDREQ 端子のLow レベルがサンプリングされると、EXDMAC 内部で要求が保持されます。次に、EXDMAC 内部で起動がかかると要求はクリアされます。ライトサイクル 終了後に受け付け再開となり、再びEDREQ 端子のLow レベルをサンプリングして、転送終了までこの動作を 繰り返します。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-35 2012.09.14

9.4.10 EXDMAC 転送（シングルアドレスモード）のバスタイミング

(1) シングルアドレスモード（リード） 図 9.22 に ETEND 出力を許可して、外部8 ビット2 ステートアクセス空間から外部デバイスへ、バイトサイ ズでシングルアドレスモード転送（リード）を行った場合の転送例を示します。 Ǿ RD ETEND ࠬࡃࠬ࡟࠼ࠕ ⸃᡼ ᦨ⚳ォㅍ ࡞ࠢࠗࠨ EXDMA࠼࡯࡝ EDACK 図 9.22 シングルアドレスモード（バイトリード）転送例 図 9.23 に ETEND 出力を許可して、外部8 ビット2 ステートアクセス空間から外部デバイスへ、ワードサイ ズでシングルアドレスモード転送（リード）を行った場合の転送例を示します。 Ǿ EXDMA࠼࡯࡝ RD ETEND ࠬࡃࠬ࡟࠼ࠕ ⸃᡼ ᦨ⚳ォㅍ ࡞ࠢࠗࠨ EDACK 図 9.23 シングルアドレスモード（ワードリード）転送例 1 回の転送要求につき1 バイトまたは1 ワードの転送を行い、転送後にいったんバスを解放します。バス解 放期間中はCPU、DMAC または DTC によるバスサイクルが1 回以上入ります。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-36 2012.09.14 (2) シングルアドレスモード（ライト） 図 9.24 に ETEND 出力を許可して、外部デバイスから外部8 ビット2 ステートアクセス空間へ、バイトサイ ズでシングルアドレスモード転送（ライト）を行った場合の転送例を示します。 Ǿ HWR LWR ETEND ࠬࡃࠬ࡟࠼ࠕ ⸃᡼ ᦨ⚳ォㅍ ࡞ࠢࠗࠨ EXDMA࠻ࠗ࡜ EDACK 図 9.24 シングルアドレスモード（バイトライト）転送例 図 9.25 に ETEND 出力を許可して、外部デバイスから外部8 ビット2 ステートアクセス空間へ、ワードサイ ズでシングルアドレスモード転送（ライト）を行った場合の転送例を示します。 Ǿ EXDMA࠻ࠗ࡜ LWR HWR ETEND ࠬࡃࠬ࡟࠼ࠕ ⸃᡼ᦨ⚳ォㅍ ࡞ࠢࠗࠨ EDACK 図 9.25 シングルアドレスモード（ワードライト）転送例 1 回の転送要求につき1 バイトまたは1 ワードの転送を行い、転送後にいったんバスを解放します。バス解 放期間中はCPU、DMAC または DTC によるバスサイクルが1 回以上入ります。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-37 2012.09.14 (3) EDREQ 端子立ち下がりエッジ起動タイミング 図 9.26 に EDREQ 端子立ち下がりエッジ起動のシングルアドレスモード転送例を示します。 EXDMA ࡞ࠣࡦࠪ Ǿ ࠬࡃࠬ࡟࠼ࠕ EDREQ ᓙᯏ EXDMA೙ᓮ ࡞ࡀࡖ࠴ ォㅍర㧛వ ⷐ᳞ ⷐ᳞ ߢ3࡞ࠢࠗࠨ 㨇1㨉㨇 3㨉㨇2㨉 ߢ3࡞ࠢࠗࠨ 㨇4㨉㨇 6㨉㨇5㨉㨇 7㨉 ౣ㐿ౣ㐿 ߢࠅ߇EDREQߩLowࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ޕߔ߹ߒ ޔࠕ࡝ࠢࠍEXDMACޕߔ߹ߒ EXDMAߢࠅ߇EDREQߩHighࠍࠣࡦ࡝ࡊࡦࠨߩ࡞ࡌ࡟ ޕߔ߹ߒ EDREQߩHighޔ ޕߔ߹ߒ 㧔㨇1ߢࠅ߇EDREQߩLowޔࠇߐࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ⷐ᳞଻ᜬ㧕 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 ᦼ㑆 ᓙᯏ EXDMA ォㅍర㧛వ ᦼ㑆 Single Single ᓙᯏ EDACK 図 9.26 EDREQ 端子立ち下がりエッジ起動のシングルアドレスモード転送例 EDREQ 端子のサンプリングは、転送許可状態にするためのEDMDR ライトサイクル終了直後のφの立ち上 がりを起点に毎サイクル行われます。 EDREQ 端子による受け付けが可能な状態で、EDREQ 端子のLow レベルがサンプリングされると、EXDMAC 内部で要求が保持されます。次に、EXDMAC 内部で起動がかかると要求はクリアされ、エッジ検出のための EDREQ 端子のHigh レベルのサンプリングが開始されます。EXDMA シングルサイクル終了までにEDREQ 端 子のHigh レベルのサンプリングが済んでいれば、 シングルサイクル終了後に受け付け再開となり、 再びEDREQ 端子の Low レベルをサンプリングして、転送終了までこの動作を繰り返します。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-38 2012.09.14 (4) EDREQ 端子 Low レベル起動タイミング 図 9.27 に EDREQ 端子 Low レベル起動のシングルアドレスモード転送例を示します。 EXDMA ࡞ࠣࡦࠪ Ǿ ࠬࡃࠬ࡟࠼ࠕ EDREQ ᓙᯏ EXDMA೙ᓮ ࡞ࡀࡖ࠴ ォㅍర㧛వ ⷐ᳞ ⷐ᳞ ߢ3࡞ࠢࠗࠨ 㨇1㨉㨇 3㨉㨇2㨉 ߢ3࡞ࠢࠗࠨ 㨇4㨉㨇 6㨉㨇5㨉㨇 7㨉 ౣ㐿ౣ㐿 ߢࠅ߇EDREQߩLowࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ޕߔ߹ߒ ޔࠕ࡝ࠢࠍEXDMACޕߔ߹ߒ EXDMAޕߔ߹ߒ ޕߔ߹ߒ 㧔㨇1ߢࠅ߇EDREQߩLowޔࠇߐࠣࡦ࡝ࡊࡦࠨ߇࡞ࡌ࡟ ⷐ᳞଻ᜬ㧕 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 ᦼ㑆 ᓙᯏ EXDMA ォㅍర㧛వ ᦼ㑆 Single Single ᓙᯏ EDACK 図 9.27 EDREQ 端子 Low レベル起動のシングルアドレスモード転送例 EDREQ 端子のサンプリングは、転送許可状態にするためのEDMDR ライトサイクル終了直後のφの立ち上 がりを起点に毎サイクル行われます。 EDREQ 端子による受け付けが可能な状態で、EDREQ 端子のLow レベルがサンプリングされると、EXDMAC 内部で要求が保持されます。次に、EXDMAC 内部で起動がかかると要求はクリアされます。シングルサイク ル終了後に受け付け再開となり、再びEDREQ 端子の Low レベルをサンプリングして、転送終了までこの動作 を繰り返します。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-39 2012.09.14 9.4.11 各モードの動作タイミング (1) オートリクエスト／サイクルスチールモード／ノーマル転送モード EDMDR の EDA ビットを1 セットすると、最短3 サイクル後からEXDMA 転送サイクルを開始します。1 転送単位のEXDMA サイクルの終了から次の転送開始までにバス解放期間が1 サイクル発生します。 優先順位の高い他のチャネルに転送要求がある場合は、当該チャネルの転送要求は一時保留され、次の転送 から他のチャネルの転送を行います。他のチャネルの転送が終了すると、当該チャネルの転送を再開します。 図 9.28～図 9.30 に各条件の動作タイミング例を示します。 Ǿ┵ሶ ETEND ࡞ࠢࠗࠨࠬࡃ CPUേ૞ EDA࠻࠶ࡆ ࡞ࠢࠗࠨ EXDMA ࠼࡯࡝ EDA㧩1࠻ࠗ࡜ 0 01 EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ 図 9.28 オートリクエスト／サイクルスチールモード／ノーマル転送モード （競合がない場合／デュアルアドレスモード） Ǿ┵ሶ EDACK ࡞ࠢࠗࠨࠬࡃ CPUേ૞ ETEND CPU࡞ࠢࠗࠨEXDMAォㅍ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ ᄖㇱⓨ㑆 ᄖㇱⓨ㑆 ᄖㇱⓨ㑆 ᄖㇱⓨ㑆 1࡞ࠢࠗࠨ 図 9.29 オートリクエスト／サイクルスチールモード／ノーマル転送モード （CPU サイクルあり／シングルアドレスモード）

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-40 2012.09.14 Ǿ┵ሶ ࡞ࠢࠗࠨࠬࡃ ߩ࡞ࡀࡖ࠴ EDACK ߩ࡞ࡀࡖ࠴ߩ ォㅍⷐ᳞ 㧔EDREQ㧕 EXDMA࡞ࠣࡦࠪ ࡞ࠢࠗࠨ EXDMA࡞ࠣࡦࠪ ࡞ࠢࠗࠨ EXDMA࡞ࠣࡦࠪ ࡞ࠢࠗࠨ EXDMA࡞ࠣࡦࠪ ࡞ࠢࠗࠨ 図 9.30 オートリクエスト／サイクルスチールモード／ノーマル転送モード （他のチャネルと競合する場合／シングルアドレスモード） (2) オートリクエスト／バーストモード／ノーマル転送モード EDMDR の EDA ビットを1 セットすると、最短3 サイクル後からEXDMA 転送サイクルを開始します。一 度転送を開始すると転送終了条件が満たされるまで連続（バースト）して転送します。 EDMDR のEBRE ビット＝1 の場合は、 他のバスマスタからのバス権要求があったときにバス権を譲ります。 他のチャネルの転送要求は、当該チャネルの転送が終了するまで保留されます。 図 9.31～図 9.34 に各条件の動作タイミング例を示します。 Ǿ┵ሶ ETEND ࡞ࠢࠗࠨࠬࡃ CPUേ૞ EDA࠻࠶ࡆ EXDMA ࠼࡯࡝ CPU ࡞ࠢࠗࠨ CPU ࡞ࠢࠗࠨ ᄖㇱⓨ㑆 ᄖㇱⓨ㑆 ᄖㇱⓨ㑆 CPU ࡞ࠢࠗࠨ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ߒ ࡞ࠢࠗࠨ 図 9.31 オートリクエスト／バーストモード／ノーマル転送モード （CPU サイクルあり／デュアルアドレスモード／EBRE＝0） Ǿ┵ሶ ࡞ࠢࠗࠨࠬࡃ CPUേ૞ EXDMA ࠼࡯࡝ CPU ࡞ࠢࠗࠨ CPU ࡞ࠢࠗࠨ ᄖㇱⓨ㑆 ᄖㇱⓨ㑆 ᄖㇱⓨ㑆 ᄖㇱⓨ㑆 CPU ࡞ࠢࠗࠨ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ CPU ࡞ࠢࠗࠨ 図 9.32 オートリクエスト／バーストモード／ノーマル転送モード （CPU サイクルあり／デュアルアドレスモード／EBRE＝1）

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-41 2012.09.14 CPU ࡞ࠢࠗࠨ CPU ࡞ࠢࠗࠨ CPU ࡞ࠢࠗࠨ CPU ࡞ࠢࠗࠨ CPU ࡞ࠢࠗࠨ Ǿ┵ሶ EDACK ࡞ࠢࠗࠨࠬࡃ CPUേ૞ ETEND EXDMA EXDMA EXDMA EXDMA EXDMA 図 9.33 オートリクエスト／バーストモード／ノーマル転送モード （CPU サイクルあり／シングルアドレスモード／EBRE＝1） Ǿ┵ሶ ࡞ࠢࠗࠨࠬࡃ ߩ࡞ࡀࡖ࠴ EDACK ߩ࡞ࡀࡖ࠴ ETEND ߩ࡞ࡀࡖ࠴ߩ ォㅍⷐ᳞ 㧔EDREQ㧕 EXDMA࡞ࠣࡦࠪ ࡞ࠢࠗࠨ EXDMA࡞ࠣࡦࠪ ࡞ࠢࠗࠨ EXDMA࡞ࠣࡦࠪ ࡞ࠢࠗࠨ 1࡞ࠢࠗࠨᦨ⚳ォㅍ ࡞ࠢࠗࠨ 図 9.34 オートリクエスト／バーストモード／ノーマル転送モード （他のチャネルと競合する場合／シングルアドレスモード）

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-42 2012.09.14 (3) 外部リクエスト／サイクルスチールモード／ノーマル転送モード 外部リクエストモードでは、 転送要求を受け付けてから最短3 サイクル後にEXDMA 転送サイクルを開始し ます。次の転送要求の受け付けは1 転送単位のEXDMA サイクルの終了からです。外部バス空間でのCPU サ イクルは、次のEXDMA サイクルの間に最短2 バスサイクル発生します。 他のチャネルに転送要求が発生すると、次のEXDMA サイクルの前に他のチャネルのEXDMA サイクルが 発生します。 EDREQ 端子のLow レベル検出と立ち下がりエッジ検出では、検出タイミングが異なります。転送要求受け 付け・転送開始タイミングについては共通です。 図 9.35～図 9.38 に各条件の動作タイミング例を示します。 Ǿ┵ሶ EDREQ EDRAK ETEND ࡞ࠢࠗࠨࠬࡃ EDA࠻࠶ࡆ ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ 図 9.35 外部リクエスト／サイクルスチールモード／ノーマル転送モード （競合がない場合／デュアルアドレスモード／Low レベル検出） Ǿ┵ሶ EDREQ EDACK ETEND EDRAK ࡞ࠢࠗࠨࠬࡃ CPUേ૞ CPU࡞ࠢࠗࠨ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ 図 9.36 外部リクエスト／サイクルスチールモード／ノーマル転送モード （CPU サイクルあり／シングルアドレスモード／Low レベル検出）

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-43 2012.09.14 Ǿ┵ሶ EDREQ EDACK EDRAK ࡞ࠢࠗࠨࠬࡃ EDREQߩߌ ౝㇱಣℂ⁁ᘒ ォㅍಣℂ㐿ᆎ ォㅍಣℂ㐿ᆎ ォㅍಣℂ㐿ᆎHighᬌ಴㐿ᆎ EXDMA࡞ࠣࡦࠪ ࡞ࠢࠗࠨ EXDMA࡞ࠣࡦࠪ ࡞ࠢࠗࠨ EXDMA࡞ࠣࡦࠪ Highᬌ಴㐿ᆎ Highᬌ಴㐿ᆎ 図 9.37 外部リクエスト／サイクルスチールモード／ノーマル転送モード （競合がない場合／シングルアドレスモード／立ち下がりエッジ検出） Ǿ┵ሶ ߩ࡞ࡀࡖ࠴ EDREQ ߩ࡞ࡀࡖ࠴ EDRAK ߩ࡞ࡀࡖ࠴ߩ EDREQ ߩ࡞ࡀࡖ࠴ߩ EDRAK ࡞ࠢࠗࠨࠬࡃ EXDMAォㅍ ࡞ࠢࠗࠨ ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ 図 9.38 外部リクエスト／サイクルスチールモード／ノーマル転送モード （他のチャネルと競合する場合／デュアルアドレスモード／Low レベル検出） (4) 外部リクエスト／サイクルスチールモード／ブロック転送モード ブロック転送モードでは、1 ブロック分の転送はバーストモードと同様に連続転送します。次のブロック転 送の開始タイミングは通常の転送モードと同様です。 他のチャネルに転送要求が発生すると、 次のブロック転送の前に他のチャネルのEXDMA サイクルが発生し ます。 EDREQ 端子のLow レベル検出と立ち下がりエッジ検出では、検出タイミングが異なります。転送要求受け 付け・転送開始タイミングについては共通です。 図 9.39～図 9.44 に各条件の動作タイミング例を示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-44 2012.09.14 Ǿ┵ሶ EDREQ EDRAK ETEND ࡞ࠢࠗࠨࠬࡃ EDA࠻࠶ࡆ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ ᦨᓟ 1ォㅍᦼ㑆ࠢ࠶ࡠࡉ ߒߒ 図 9.39 外部リクエスト／サイクルスチールモード／ブロック転送モード （競合がない場合／デュアルアドレスモード／Low レベル検出／EBRE＝0）

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-45 2012.09.14 Ǿ┵ሶ EDREQ EDRAK EDACK ࡞ࠢࠗࠨࠬࡃ ETEND ᦨᓟ 1ォㅍᦼ㑆ࠢ࠶ࡠࡉ ߒߒEXDMAォㅍ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ 図 9.40 外部リクエスト／サイクルスチールモード／ブロック転送モード （競合がない場合／シングルアドレスモード／立ち下がりエッジ検出／EBRE＝0）

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-46 2012.09.14 Ǿ┵ሶ EDREQ EDRAK EDACK ࡞ࠢࠗࠨࠬࡃ CPUേ૞ ETEND ᦨᓟ 1ォㅍᦼ㑆 1ォㅍᦼ㑆 ᦨᓟ2࡞ࠢࠗࠨࠬࡃ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ 図 9.41 外部リクエスト／サイクルスチールモード／ブロック転送モード （CPU サイクルあり／シングルアドレスモード／Low レベル検出／EBRE＝0）

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-47 2012.09.14 Ǿ┵ሶ EDREQ EDRAK ࡞ࠢࠗࠨࠬࡃ CPUേ૞ ETEND 1ォㅍᦼ㑆 ᦨᓟ1࡞ࠢࠗࠨࠬࡃ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ߒ 図 9.42 外部リクエスト／サイクルスチールモード／ブロック転送モード （CPU サイクルあり／デュアルアドレスモード／Low レベル検出／EBRE＝1）

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-48 2012.09.14 Ǿ┵ሶ EDREQ EDRAK ࡞ࠢࠗࠨࠬࡃ CPUേ૞ EDACK ETEND 1ォㅍᦼ㑆 1࡞ࠢࠗࠨࠬࡃ EXDMAォㅍ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨߒEXDMAォㅍ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ EXDMAォㅍ ࡞ࠢࠗࠨ ࠢ࠶ࡠࡉ ᦨᓟ 図 9.43 外部リクエスト／サイクルスチールモード／ブロック転送モード （CPU サイクルあり／シングルアドレスモード／Low レベル検出／EBRE＝1）

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-49 2012.09.14 Ǿ┵ሶ EDREQ EDRAK ETEND ࡞ࠢࠗࠨࠬࡃ ߩ࡞ࡀࡖ࠴ߩ EDREQ ߩ࡞ࡀࡖ࠴ߩ EDRAK ⸃᡼ࠬࡃ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ EXDMA ࠼࡯࡝ EXDMA ࠻ࠗ࡜ ᦨᓟ 1ォㅍᦼ㑆 ߩ࡞ࡀࡖ࠴ߩEXDMA ࡞ࠢࠗࠨ ᦨᓟ 1ォㅍᦼ㑆 ߒߒ 図 9.44 外部リクエスト／サイクルスチールモード／ブロック転送モード （他のチャネルと競合する場合／デュアルアドレスモード／Low レベル検出）

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-50 2012.09.14

9.4.12 EXDMA 転送終了

EXDMA 転送終了は転送終了条件によって動作が異なります。EXDMA 転送が終了すると、EDMDR の EDA ビットが1 から0 になりEXDMA 転送が終了したことを示します。 (1) EDTCR ＝1→0 による転送終了 EDTCR の値が1 から0 になると、対応するチャネルのEXDMA 転送が終了し、EDMDR のEDA ビットが0 にクリアされます。このときEDMDR の TCEIE ビットがセットされていると、転送カウンタによる転送終了 割り込み要求が発生し、EDMDR の IRF ビットが 1 セットされます。 ブロック転送モードの場合は、EDTCR の15～0 ビットの値が1 から0 になるとEXDMA 転送が終了します。 EDTCR の値が転送前から0 の場合では、EXDMA 転送は終了しません。 (2) リピートエリアオーバフロー割り込みによる転送終了 リピートエリアを指定し、リピートインタラプトイネーブル（EDACR の SARIE ビット、またはDARIE ビ ット）をセットしている状態で、アドレスがリピートエリアオーバフローした場合、リピートエリアオーバフ ロー割り込み要求が発生します。このときEXDMA 転送は終了し、EDMDR のEDA ビットが0 にクリアされ、 EDMDR の IRF ビットが 1 セットされます。 デュアルアドレスモードの場合、リードサイクル中にリピートエリアオーバフロー割り込み要求が発生して も、続くライトサイクル処理は実行されます。 ブロック転送モードの場合は、1 ブロック分の転送中にリピートエリアオーバフロー割り込み要求が発生し ても、1 ブロック分の転送は実行されます。リピートエリアオーバフロー割り込みによる転送終了はブロック サイズの区切りで発生します。 (3) EDMDR の EDA ビットに 0 ライトすることによる転送終了 CPU によってEDMDR の EDA ビットを 0 ライトすると、転送中のEXDMA サイクルおよび、転送要求を受 け付けたEXDMA サイクルまでが実行され、転送終了になります。 ブロック転送モードの場合、1 ブロックサイズの転送が終了してからEXDMA 転送は停止します。 EDMDR のEDA ビットの値が0 にクリアされるタイミングは転送の処理がすべて終了してからになります。 それまではEDMDR の EDA ビットの値は1 が読み出されます。 (4) NMI 割り込みによる強制終了 NMI 割り込みが発生すると、EXDMA 転送は強制終了します。すべてのチャネルのEDA ビットは 0 にクリ アされます。外部リクエストの場合、EDRAK が出力された転送要求の分までEXDMA 転送を行います。デュ アルアドレスモードの場合、リードサイクルに続くライトサイクル処理は実行されます。 ブロック転送モードの場合、1 ブロックサイズの転送中でも強制終了します。このとき1 ブロックサイズの 途中で転送を中止するので、EDMDR の BEF ビットに1 セットして、ブロック転送が正常に行われなかったこ とを示します。 強制終了したとき、レジスタの値は保持され、アドレスレジスタは次の転送アドレスを示しているので、 EDMDR の EDA ビットに1 をセットすれば転送を再開することができます。EDMDR の BEF＝1 になっている と、1 ブロックサイズの途中から再開することになります。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-51 2012.09.14 (5) ハードウェアスタンバイモード、リセット入力 ハードウェアスタンバイモード、またはリセット入力により、EXDMAC は初期化されます。EXDMA 転送 は保証されません。

9.4.13 EXDMAC と他のバスマスタ

EXDMA 転送サイクルのリードとライトの間は分割不可となっています。このため、EXDMA 転送サイクル のリードとライトの間にリフレッシュサイクル*、 外部バス解放サイクル、 内部バスマスタ （CPU、DTC、DMAC） の外部空間アクセスサイクルは発生しません。 バースト転送またはブロック転送のように、リードサイクルとライトサイクルが連続する場合には、ライト サイクルの後に、リフレッシュ*および外部バス解放状態が挿入されることがあります。内部バスマスタは、 EXDMAC より優先度が低いため、EXDMAC がバスを解放するまで内部バスマスタの外部空間アクセスは動作 しません。 EXDMAC がバスを解放するタイミングには以下の場合があります。 1. サイクルスチールモードのEXDMA転送が行われたとき 2. 異なるチャネルに切り替わるとき 3. バースト転送モードで転送が終了したとき 4. ブロック転送の1ブロック転送が終了したとき 5. EDMDRのEBREビットを1にセットしてバースト転送またはブロック転送を行っているとき（ただし、リ ードとライトの間は除きます） 【注】 * 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-52 2012.09.14 9.5 割り込み要因 EXDMAC が発生する割り込み要因は転送カウンタによる転送終了、リピートエリアオーバフロー割り込み です。表 9.4 に割り込み要因と優先度を示します。 表 9.4 割り込み要因と優先度 割り込み名称 割り込み要因 割り込み優先順位 EXDMTEND2 チャネル2 の転送カウンタによる転送終了による割り込み チャネル2 のソースアドレスリピートエリアオーバフローによる割り込み チャネル2 のデスティネーションアドレスリピートエリアオーバフローによる割り込 み 高 EXDMTEND3 チャネル3 の転送カウンタによる転送終了による割り込み チャネル3 のソースアドレスリピートエリアオーバフローによる割り込み チャネル3 のデスティネーションアドレスリピートエリアオーバフローによる割り込 み 低 各割り込み要因は、 対応するチャネルのEDMDR のEDIE ビットにより、 許可または禁止が設定されており、 それぞれ独立に割り込みコントローラに送られます。チャネル間の割り込みの優先順位は、割り込みコントロ ーラによって決められており、表9.4 に示すようになっています。 転送終了割り込みのブロック図を図 9.45 に示します。EDMDR のIRF ビット＝1 の状態でEDIE ビットを1 に設定すると、常に転送終了割り込みが発生します。 ߺ IRF࠻࠶ࡆ EDIE࠻࠶ࡆ 図 9.45 転送終了割り込みのブロック図 各割り込み要因は、対応するチャネルのレジスタの割り込みイネーブルビットで各々設定します。転送カウ ンタによる転送終了割り込みはEDMDR の TCEIE ビットにより、ソースアドレスレジスタリピートエリアオ ーバフロー割り込みはEDACR の SARIE ビットにより、デスティネーションアドレスレジスタリピートエリ アオーバフロー割り込みはEDACR のDARIE ビットにより、許可または禁止を設定します。各割り込みの割 り込みイネーブルビットを1 セットした状態で、 各割り込み要因が発生するとEDMDR の IRF ビットが1 にセ ットされます。各割り込み要因は区別せずに、IRF ビットに反映します。 転送終了割り込みを解除するには、 割り込み処理ルーチンにてEDMDR の IRF ビットを0 にクリアする方法 と、転送カウンタ、アドレスレジスタを再設定後にEDMDR の EDA ビットを1 にセットして転送継続の処理 を行う方法があります。転送終了割り込みを解除して、転送を再開する手順例を図 9.46 に示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-53 2012.09.14 ߺ ࡦ࠴࡯࡞ ᄌᦝ 㧔RTE๮઎ታⴕ㧕 ಣℂ IRFࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ ࡦ࠴࡯࡞ ォㅍౣ㐿 ᄌᦝ ォㅍౣ㐿ಣℂ⚳ੌ [1] [2] [3] [4] [5] [6] [7] ォㅍౣ㐿ಣℂ⚳ੌ [1] [2] [3] [4] [5] [6] [7] EDMDRߩIRFࠍ࠻࠶ࡆIRF=1ߩIRF=0 RTE⚳ ޕߔ߹ߒ ޕ޿ߐߛߊߡߒ࠻ࠗ࡜ࠍ EXDMAޕߔ߹ߒ ࠬࠫ࡟ ޕ޿ߐߛߊߡߒ࠻ࠗ࡜ࠍ EDMDRߩEDAߦ࠻࠶ࡆ1ޔߡߒ࠻ࠗ࡜ࠍEXDMA ߦEDMDRߩIRFߪ࠻࠶ࡆ0ߐࠕ࡝ࠢߦ ޕߔ߹ࠇߐࠕ࡝ࠢߪ RTE⚳ੌ ޕߔ߹ߒ 図 9.46 転送終了割り込みが発生したチャネルの転送再開手順例

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-54 2012.09.14 9.6 使用上の注意事項 (1) 動作中の EXDMAC のレジスタアクセス EDMDR の EDA ビットを0 にクリアする場合を除き、動作中（転送待ち状態を含む）のチャネルの設定は、 変更しないでください。動作中のチャネルの設定を変更する場合は、必ず転送禁止状態で行ってください。 (2) モジュールストップ MSTPCRH の MSTP14 ビットを 1 にセットすると、EXDMAC のクロックが停止し、EXDMAC はモジュール ストップ状態となります。ただし、EXDMAC のいずれかのチャネルが転送許可状態になっている場合と割り 込み要求を発生中の場合は、MSTP14 ビットを 1 にライトできません。EDMDR の EDA ビットを 0 クリアし た状態にし、EDMDR の IRF ビットまたはEDIE ビットを 0 クリアした状態にしてからMSTP14 ビットを設定 してください。 EXDMAC のクロックが停止すると、EXDMAC のレジスタに対するアクセスができなくなります。以下の EXDMAC のレジスタの設定は、モジュールストップ状態でも有効ですので、必要に応じて、モジュールスト ップに先立って無効にしてください。

• EDMDRのETENDE＝1（ETEND端子イネーブル）
• EDMDRのEDRAKE＝1（EDRAK端子イネーブル）
• EDMDRのAMS＝1（EDACK端子イネーブル） (3) EDREQ 端子立ち下がりエッジ起動 EDREQ 端子の立ち下がりエッジの検出は、EXDMAC の内部動作に同期して行い次のようになります。 1. 起動要求待ち状態：EDREQ端子のLowレベルの検出を待ち、2.に遷移します。 2. 転送待ち状態：EXDMACのデータ転送が可能になるのを待ち、3.に遷移します。 3. 起動要求禁止状態：EDREQ端子のHighレベルの検出を待ち、1.に遷移します。 EXDMAC の転送許可後は、1.に遷移します。このため、転送許可後の最初の起動はLow レベル検出で行わ れます。 (4) 起動要因の受け付け 起動要因の受け付け開始時は、EDREQ 端子の立ち下がりエッジセンス／Low レベルセンスともにLow レベ ルを検出しています。したがって、転送許可状態にするためのEDMDR へのライト以前から発生している EDREQ 端子のLow レベルは要求を受け付けます。 EXDMAC の起動時には、必要に応じて、前回の転送終了時などのEDREQ 端子の Low レベルが残らないよ うにしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-55 2012.09.14 (5) EDMDR の IRF＝1 の状態からの割り込み要求の許可 EDMDR の IRF ビットが 1 の状態から転送開始する場合に、EDMDR の EDA ビットと共にEDMDR の EDIE ビットを1 にセットして割り込み要求を許可すると、EDIE＝1 かつ IRF＝1 の状態が生じるために割り込み要 求が発生します。転送開始時に誤って割り込み要求を発生させないために、IRF ビットを0 クリアしてから EDIE ビットを1 にセットするようにしてください。 (6) ETEND と CBR リフレッシュサイクル* EXDMAC の最終転送サイクルとCBR リフレッシュサイクル*が同時に発生した場合、CBR リフレッシュ* と最終転送サイクルが連続して実行される場合があります。 このときリフレッシュサイクル*に対してETEND が Low レベルになることがありますので注意してください。 【注】 * 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 9. EXDMA コントローラ（EXDMAC） R01UH0311JJ0300 Rev.3.00 9-56 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-1 2012.09.14 10. データトランスファコントローラ（DTC） 本 LSI は、データトランスファコントローラ（DTC）を内蔵しています。DTC は、割り込みまたはソフトウ ェアによって起動され、データ転送を行うことができます。 図 10.1 に DTC のブロック図を示します。 10.1 特長

• 任意チャネル数の転送可能
• 転送モード：3種類 (1) ノーマルモード 1 回の転送要求で1 バイトまたは1 ワードの転送を実行 メモリアドレスを1 または2 増減 転送回数は1～65,536 (2) リピートモード 1 回の転送要求で1 バイトまたは1 ワードの転送を実行 メモリアドレスを1 または2 増減 転送回数（1～256）転送後、初期状態を回復して動作を継続 (3) ブロック転送モード 1 回の転送要求で指定したブロックサイズの転送 ブロックサイズ1～256 バイトまたはワード 転送回数は1～65,536 ソースまたはデスティネーションのいずれかをブロックエリアに指定可能
• 1つの起動要因で複数データの連続転送が可能（チェイン転送）
• 16Mバイトのアドレス空間を直接指定可能
• ソフトウェアによる起動が可能
• 転送単位をバイト／ワードに設定可能
• DTCを起動した割り込みをCPUに要求可能
• 転送情報のリードスキップを指定可能
• 固定を選択した転送元アドレス、転送先アドレスはライトバックスキップを実行
• モジュールストップ状態への設定可能

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-2 2012.09.14 DTC のレジスタ情報は内蔵RAM に配置されます。DTC を使用するときには、必ずSYSCR の RAME ビッ トを 1 にセットし、RMMSTPCR の MSTP33、MSTP32 ビットを共に0 クリアしてください。DTC と内蔵RAM （1K バイト）間は32 ビットバスで接続されていますので、DTC のレジスタ情報のリード／ライトを32 ビッ ト 1 ステートで実行できます。 DTCCR ࡜࡯ࡠ࠻ࡦࠦߺ ACK REQ DTCVBR DTC DTCࠬࡃ 㧔32㧕 CPUⷐ᳞ ࠲ࠬࠫ࡟ ⿠േ೙ᓮ ߺ ౝ⬿ROM ౝ⬿RAM MRA MRB SAR DAR CRA CRB ౝ⬿๟ㄝ ࡞࡯ࡘࠫࡕ࡝ࡕࡔ ࠬࠗࡃ࠺ 㧕 DTC⿠േⷐ᳞ ภ MRAޔMRB SAR DAR CRAޔCRB DTCERA㨪DTCERI DTCCR DTCVBR ޤ 㨪DTCERA DTCERI 図 10.1 DTC のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-3 2012.09.14 10.2 レジスタの説明 DTC には以下のレジスタがあります。

• DTC モードレジスタA（MRA）
• DTC モードレジスタB（MRB）
• DTC ソースアドレスレジスタ（SAR）
• DTC デスティネーションアドレスレジスタ（DAR）
• DTC 転送カウントレジスタA（CRA）
• DTC 転送カウントレジスタB（CRB） 以上の 6 本のレジスタはCPU から直接アクセスすることはできません。DTC 起動要因が発生すると内蔵 RAM 上に配置された任意の組のレジスタ情報から該当するレジスタ情報をこれらのレジスタに転送してDTC 転送を行い、転送が終了するとこれらのレジスタの内容がRAM に戻されます。
• DTC イネーブルレジスタA～K（DTCERA～DTCERK）
• DTC ベクタレジスタ（DTVECR）
• DTC ベクタベースレジスタ（DTCVBR）
• DTC コントロールレジスタ（DTCCR）

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-4 2012.09.14

10.2.1 DTC モードレジスタ A（MRA）

MRA は DTC の動作モードの選択を行います。 ビット ビット名 初期値 R/W 説 明 SM1 SM0 不定 不定 ソースアドレスモード1、0 データ転送後のSAR の動作を指定します。 0X：SAR は固定 10：転送後SAR をインクリメント（Sz＝0 のとき＋1、Sz＝1 のとき＋2） 11：転送後SAR をデクリメント（Sz＝0 のとき－1、Sz＝1 のとき－2） DM1 DM0 不定 不定 デスティネーションアドレスモード1、0 データ転送後のDAR の動作を指定します。 0X：DAR は固定 10：転送後DAR をインクリメント（Sz＝0 のとき＋1、Sz＝1 のとき＋2） 11: 転送後DAR をデクリメント（Sz＝0 のとき－1、Sz＝1 のとき－2） MD1 MD0 不定 不定 DTC モード DTC の転送モードを指定します。 00：ノーマルモード 01：リピートモード 10：ブロック転送モード 11：設定禁止

1 DTS 不定 ― DTC 転送モードセレクト

リピートモードまたはブロック転送モードのとき、ソース側とデスティネーシ ョン側のどちらをリピート領域またはブロック領域とするかを指定します。 0：デスティネーション側がリピート領域またはブロック領域 1：ソース側がリピート領域またはブロック領域

0 Sz 不定 ― DTC データトランスファサイズ

転送データのサイズを指定します。 0：バイトサイズ転送 1：ワードサイズ転送 【注】 X ：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-5 2012.09.14

10.2.2 DTC モードレジスタ B（MRB）

MRB は DTC モードの選択を行います。 ビット ビット名 初期値 R/W 説 明

7 CHNE 不定 ― DTC チェイン転送イネーブル

このビットが1 のときチェイン転送を行います。チェイン転送の詳細は ｢10.5.6 チェイン転送｣を参照してください。 CHNE＝1 に設定したデータ転送では、 指定した転送回数の終了の判定や起動要 因フラグのクリアやDTCER のクリアは行いません。

6 DISEL 不定 ― DTC インタラプトセレクト

このビットが1 のときDTC 転送のたびにCPU に対して割り込み要求を発生し ます。このビットは0 のときは指定されたデータ転送を終了したときだけCPU に対して割り込み要求を発生します。

5 CHNS 不定 ― チェイン転送セレクト

チェイン転送の条件を選択します。 0：連続してチェイン転送を行う 1：転送カウンタ＝0 のときのみチェイン転送を行う 4～0 ― 不定 ― リザーブビット DTC の動作に影響を与えません。ライトするときは0 をライトしてください。

10.2.3 DTC ソースアドレスレジスタ（SAR）

SAR は 24 ビットのレジスタで、DTC の転送するデータの転送元アドレスを指定します。ワードサイズの場 合は偶数アドレスを指定してください。

10.2.4 DTC デスティネーションアドレスレジスタ（DAR）

DAR は 24 ビットのレジスタで、DTC の転送するデータの転送先アドレスを指定します。ワードサイズの場 合は偶数アドレスを指定してください。

10.2.5 DTC 転送カウントレジスタ A（CRA）

CRA は 16 ビットのレジスタで、DTC のデータ転送の転送回数を指定します。 ノーマルモードでは、一括して16 ビットの転送カウンタ（1～65,536）として機能します。1 回のデータ転 送を行うたびにデクリメント（－1）され、カウンタ値がH'0000 になると転送を終了します。 リピートモードおよびブロック転送モードでは、上位8 ビットのCRAH と下位 8 ビットのCRAL に分割さ れます。CRAH は転送回数を保持し、CRAL は 8 ビットの転送カウンタ（1～256）として機能します。CRAL は、1 回のデータ転送を行うたびにデクリメント（－1）され、カウンタ値がH'00 になると、CRAH の内容が 転送されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-6 2012.09.14

10.2.6 DTC 転送カウントレジスタ B（CRB）

CRB は 16 ビットのレジスタで、ブロック転送モードのとき、DTC のブロックデータ転送の転送回数を指定 します。16 ビットの転送カウンタ（1～65,536）として機能し、1 回のデータ転送を行うたびに、デクリメント （－1）され、カウンタ値がH'0000 になると転送を終了します。ノーマルモードおよびリピートモードでは使 用しません。

10.2.7 DTC イネーブルレジスタ A～K（DTCERA～DTCERK）

DTCER は、DTC を起動する割り込み要因を選択するためのレジスタで、DTCERA～DTCERK があります。 各割り込み要因とDTCE ビットの対応については表10.2 を参照してください。DTCE ビットの設定は、BSET、 BCLR などビット操作命令を使用してください。ただし初期設定に限り、複数の起動要因を一度に設定するた めに、割り込みをマスクして対象となるレジスタをダミーリードした後ライトすることができます。 ビット ビット名 初期値 R/W 説 明 DTCE7 DTCE6 DTCE5 DTCE4 DTCE3 DTCE2 DTCE1 DTCE0 R/W R/W R/W R/W R/W R/W R/W R/W DTC 起動イネーブル 1 をセットすると対応する割り込み要因がDTC 起動要因として選択されます。 ［クリア条件］

• MRB の DISEL ビットが 1 でデータ転送を終了したとき
• 指定した回数の転送が終了したとき DISEL ビットが0 で、指定した回数の転送が終了していないときは自動クリア されません。
• DTCE=1 の状態でリードした後、DTCE に0 をライトしたとき

10.2.8 DTC ベクタレジスタ（DTVECR）

DTVECR は、ソフトウェア起動割り込み用ベクタ番号を設定します。 ビット ビット名 初期値 R/W 説 明 DTVEC7 DTVEC6 DTVEC5 DTVEC4 DTVEC3 DTVEC2 DTVEC1 DTVEC0 R/W R/W R/W R/W R/W R/W R/W R/W DTC ソフトウェア起動ベクタ7～0 ソフトウェアによるDTC 起動ベクタ番号を設定します。 ベクタアドレスは、DTCVBR + H'0400＋ベクタ番号×2 となります。たとえば、 DTVEC7～DTVEC0＝H'10 のとき、ベクタアドレスはH'0420 となります。 SWDTE=0 のときだけライト可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-7 2012.09.14

10.2.9 DTC ベクタベースレジスタ（DTCVBR）

DTCVBR は 32 ビットのレジスタで、ベクタテーブルアドレス算出時のベースアドレスを設定します。 ビット 31～24、ビット 11～0 は 0 に固定されており、ライトは無効です。 DTCVBR の初期値は、H'00000000 です。

10.2.10 DTC コントロールレジスタ（DTCCR）

DTCCR は、ソフトウェアによるDTC 起動を設定します。 ビット ビット名 初期値 R/W 説 明

7 SWDTE 0 R/W DTC ソフトウェア起動イネーブル

このビットを1 にセットすると、DTC が起動します。ベクタ番号はDTVECR に設定した値を使用します。データ転送を終了すると0 にクリアされます。 DTVECR にベクタ番号を設定し、このビットを1 にセットした後にDTVECR の値を再度確認してください。設定したベクタ番号と違う場合は、このビット を1 にセットする前に割り込みが発生したことを示します。この場合、再度 DTVECR にベクタ番号を設定し、このビットを1 にセットしてください。 このビットは、1 のライトのみ可能です。 ［クリア条件］

• ソフトウェアのDTC 起動によるデータ転送が終了したとき

6 SWDTIE 0 R/W DTC ソフトウェア起動インタラプトイネーブル

このビットを1 にセットすると、CPU に対するソフトウェア起動データ転送終 了割り込み要求がイネーブルになります。

5 SWDTIF 0 R/W DTC ソフトウェア起動インタラプトフラグ

CPU に対する割り込み要求の有無を示します。チェイン転送が引き続き行われ るとき（CHNE＝1）、このビットは1 にセットされません。 このビットは、1 をリード後、0 のライトのみ可能です。 0：割り込み要求なし 1：割り込み要求発生 ［クリア条件］

• 1 の状態をリードした後、0 をライトしたとき
• SWDTE ビットを1 にセットしたとき ［セット条件］
• 指定した回数のデータ転送が終了したとき
• DISEL＝1 で、1 回のデータ転送を終了したとき

4 RRS 0 R/W DTC 転送情報リードスキップイネーブル

ベクタアドレスのリードと転送情報のリードを制御します。DTC ベクタ番号は、 常に前回起動のベクタ番号と比較されます。ベクタ番号の値が一致し、このビ ットが1 のとき、ベクタアドレスのリードと転送情報のリードを行わず、DTC のデータ転送を実施します。前回の起動がチェイン転送のときは、必ずベクタ アドレスのリードと転送情報のリードが行われます。 0：転送情報リードスキップを行わない 1：ベクタ番号の値が一致したとき転送情報リードスキップを行う

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-8 2012.09.14 ビット ビット名 初期値 R/W 説 明

3 RCHNE 0 R/W DTC リピート転送後チェイン転送イネーブル

リピート転送において、転送カウンタ＝0 でのチェイン転送を許可／禁止しま リピート転送では、転送カウンタ（CRAL）＝0 となった場合、CRAL はCRAH で指定した値に書き戻されるため、転送カウンタ＝0 でのチェィン転送は発生 しません。このビットを1 にセットすることで、転送カウンタの書き戻し時の チェィン転送が許可されます。 0：リピート転送後のチェイン転送を禁止 1：リピート転送後のチェイン転送を許可 2～0 － すべて0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-9 2012.09.14 10.3 起動要因 DTC は割り込み要求またはソフトウェアによるDTVECR、DTCCR へのライト動作により起動します。起動 する割り込み要因はDTCER で選択します。1 回のデータ転送（チェイン転送の場合、連続した最後の転送） 終了時に、 起動要因となった割り込みフラグまたはDTCER の対応するビットをクリアします。 たとえばRXI0 の場合、起動要因フラグは、SCI_0 の RDRF フラグになります。 割り込みでDTC を起動する場合はCPU のマスクレベルおよび割り込みコントローラに設定されたプライオ リティレベルの影響を受けません。複数の起動要因が同時に発生した場合には、割り込み要因のデフォルトの 優先順位に従ってDTC が起動します。起動要因とDTCER のクリアを表 10.1 に、DTC 起動要因制御ブロック 図を図 10.2 に示します。割り込みコントローラの詳細は、「第6 章 割り込みコントローラ」を参照してく ださい。 表 10.1 起動要因と DTCER のクリア 起動要因 DISEL ビットが 0 で、指定した回数の転送 が終了していないとき DISEL ビットが 1 のとき、 または指定した回数の 転送が終了したとき ソフトウェア起動 SWDTIF ビットは0 を保持 • SWDTIF ビットは1 をセット

• CPU に割り込みを要求 割り込み起動 • DTCER の対応するビットは1 を保持
• 起動要因フラグは0 にクリア
• DTCER の対応するビットは0 にクリア
• 起動要因フラグは1 を保持
• 起動要因となった割り込みをCPU に要求 ౝ⬿๟ㄝ ࡞࡯ࡘࠫࡕ IRQߺ DTVECR DTCCR ㆬᛯ࿁〝 ߺ ࡜࡯ࡠ࠻ࡦࠦCPU DTC DTCER ࠕ࡝ࠢ ࠕ࡝ࠢࠣ࡜ࡈ ࠕ࡝ࠢ ࠢࠬࡑߺ 図 10.2 DTC 起動要因制御ブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-10 2012.09.14 10.4 レジスタ情報の配置と DTC ベクタテーブル レジスタ情報は、内蔵RAM 上のアドレスH'FFBC00～H'FFBFFF に配置してください。レジスタ情報はこの 範囲の任意のアドレスに配置することができますが、 アドレスは4 の倍数の番地としてください。図 10.3 に、 アドレス空間上でのレジスタ情報の配置方法を示します。レジスタ情報の先頭アドレスから、MRA、SAR、 MRB、DAR、CRA、CRB の順に配置してください。チェイン転送の場合は、図 10.3 のように連続した領域に レジスタ情報を配置してください。また、各レジスタ情報の先頭アドレスをDTC ベクタテーブルの起動要因 に対応する番地に格納してください。図10.4 にDTC ベクタアドレスとレジスタ情報との対応を示します。DTC は起動要因別にベクタテーブルからレジスタ情報の先頭アドレスをリードし、この先頭アドレスからレジスタ 情報をリードします。 ソフトウェアで起動する場合のベクタアドレスはDTCVBR[23:0]＋H'0400＋（DTVECR [7:0]×2）となりま す。たとえば、DTCVBR が H'000000 かつ DTVECR が H'10 のとき、ベクタアドレスは H'000420 となります。 ベクタアドレスの構造は、 ノーマルモード*とアドバンストモードとで同一で、2 バイト単位となっています。 先頭アドレスの下位2 バイトを設定してください。 【注】 * 本LSI では使用しません。 ᖱႎ ࠬ࡟࠼ࠕ ォㅍ ᖱႎ MRA 0123 ࠬ࡟࠼ࠕ 4࠻ࠗࡃ SAR MRB DAR CRA CRB MRA SAR MRB DAR CRA CRB ߈ߣߩ ᖱႎ 図 10.3 アドレス空間上での DTC レジスタ情報の配置 ᰴォㅍ DTC࠲ࠢࡌ ࠬ࡟࠼ࠕ ᖱႎ ࠬ࡟࠼ࠕ ᖱႎ 図 10.4 DTC ベクタアドレスとレジスタ情報との対応

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-11 2012.09.14 表 10.2 割り込み要因と DTC ベクタアドレスおよび対応するDTCE 起動要因発生元 起動要因 ベクタ 番号 DTC ベクタアドレス DTCE* 優先 順位 ソフトウェア DTVECR へのライト DTVECR DTCVBR[23:0]+H'0400+ (DTVECR[7:0]×2) － 高 外部端子 IRQ0 16 H'0420 DTCEA7 IRQ1 17 H'0422 DTCEA6 IRQ2 18 H'0424 DTCEA5 IRQ3 19 H'0426 DTCEA4 IRQ4 20 H'0428 DTCEA3 IRQ5 21 H'042A DTCEA2 IRQ6 22 H'042C DTCEA1 IRQ7 23 H'042E DTCEA0 IRQ8 *2 24 H'0430 DTCEB7 IRQ9 *2 25 H'0432 DTCEB6 IRQ10 *2 26 H'0434 DTCEB5 IRQ11 *2 27 H'0436 DTCEB4 IRQ12 *2 28 H'0438 DTCEB3 IRQ13 *2 29 H'043A DTCEB2 IRQ14 *2 30 H'043C DTCEB1 IRQ15 *2 31 H'043E DTCEB0 A/D_0 ADI0 38 H'044C DTCEC6 TPU_0 TGI0A 40 H'0450 DTCEC5 TGI0B 41 H'0452 DTCEC4 TGI0C 42 H'0454 DTCEC3 TGI0D 43 H'0456 DTCEC2 TPU_1 TGI1A 48 H'0460 DTCEC1 TGI1B 49 H'0462 DTCEC0 TPU_2 TGI2A 52 H'0468 DTCED7 TGI2B 53 H'046A DTCED6 TPU_3 TGI3A 56 H'0470 DTCED5 TGI3B 57 H'0472 DTCED4 TGI3C 58 H'0474 DTCED3 TGI3D 59 H'0476 DTCED2 TPU_4 TGI4A 64 H'0480 DTCED1 TGI4B 65 H'0482 DTCED0 TPU_5 TGI5A 68 H'0488 DTCEE7 TGI5B 69 H'048A DTCEE6 低

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-12 2012.09.14 起動要因発生元 起動要因 ベクタ 番号 DTC ベクタアドレス DTCE* 優先 順位 CMIA0 72 H'0490 DTCEE3 高 TMR_0 CMIB0 73 H'0492 DTCEE2 TMR_1 CMIA1 76 H'0498 DTCEE1 CMIB1 77 H'049A DTCEE0 DMAC DMTEND0/DMTEND4 *3 80 H'04A0 DTCEF7 DMTEND1/DMEEND4 *3 81 H'04A2 DTCEF6 DMTEND2/DMTEND4/ DMTEND5*3

82 H'04A4 DTCEF5

DMEEND5*3

83 H'04A6 DTCEF4

SCI_0 RXI0 89 H'04B2 DTCEF3 TXI0 90 H'04B4 DTCEF2 SCI_1 RXI1 93 H'04BA DTCEF1 TXI1 94 H'04BC DTCEF0 SCI_2 RXI2 97 H'04C2 DTCEG7 TXI2 98 H'04C4 DTCEG6 SCI_3 RXI3 101 H'04CA DTCEG5 TXI3 102 H'04CC DTCEG4 SCI_4 RXI4 105 H'04D2 DTCEG3 TXI4 106 H'04D4 DTCEG2 A/D_1 ADI1 112 H'04E0 DTCEG1 TPU_6 TGI6A 120 H'04F0 DTCEG0 TGI6B 121 H'04F2 DTCEH7 TGI6C 122 H'04F4 DTCEH6 TGI6D 123 H'04F6 DTCEH5 TPU_7 TGI7A 125 H'04FA DTCEH4 TGI7B 126 H'04FC DTCEH3 TPU_8 TGI8A 129 H'0502 DTCEH2 TGI8B 130 H'0504 DTCEH1 TPU_9 TGI9A 133 H'050A DTCEH0 TGI9B 134 H'050C DTCEI7 TGI9C 135 H'050E DTCEI6 TGI9D 136 H'0510 DTCEI5 TPU_10 TGI10A 138 H'0514 DTCEI4 TGI10B 139 H'0516 DTCEI3 TPU_11 TGI11A 142 H'051C DTCEI2 TGI11B 143 H'051E DTCEI1 低

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-13 2012.09.14 【注】 *1 対応する割り込みのないDTCE ビットはリザーブビットとなります。0 をライトしてください。 ソフトウェアスタンバイ状態および全モジュールクロックストップモードを割り込みにより解除する場合は、対応 するDTCE ビットに０をライトしてください。 *2 H8S/2425 グループではサポートしていません。 *3 詳細設定は「第8 章 DMA コントローラ（DMAC）」を参照してください。 10.5 動作説明 DTC はレジスタ情報を内蔵RAM に格納します。DTC が起動すると内蔵RAM からレジスタ情報をリードし て、データ転送を行い、データ転送後のレジスタ情報を内蔵RAM に戻します。レジスタ情報を内蔵RAM に 格納することで、任意チャネル数のデータ転送を行うことができます。転送モードにはノーマルモード、リピ ートモード、 ブロック転送モードがあります。 また、MRB の CHNE ビットを 1 にセットしておくことにより、 1 つの起動要因で複数の転送を行うことができます（チェイン転送）。さらに、CHNS ビットを1 にセットす ることにより、転送カウンタ＝0 のときのみチェイン転送を行うこともできます。 転送元アドレスは24 ビット長のSAR、転送先アドレスは24 ビット長のDAR で指定します。SAR、DAR は 転送後、レジスタ情報に従って独立にインクリメントまたはデクリメントされるか固定されます。 図 10.5 に DTC の動作フローチャートを示します。表 10.3 に第1 の転送から第2 の転送を行うチェイン転 送の条件を示します。 ࠻࡯࠲ࠬ ࠼࡯࡝ ォㅍ ࠻ࠗ࡜ ࠕ࡝ࠢߩࠣ࡜ࡈ ଀ᄖಣℂ DTCERࠕ࡝ࠢߩ CHNE㧩1 CHNS㧩0 DISEL㧩1 ᰴォㅍ Yes Yes Yes Yes Yes No No No No ߪߚ߹ DISEL㧩1 No㧩0 図 10.5 DTC 動作フローチャート

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-14 2012.09.14 表 10.3 チェイン転送の条件 第1 の転送 第2 の転送 DTC 転送 CHNE CHNS DISEL CR CHNE CHNS DISEL CR 0 ― 0 0 以外 ― ― ― ― 第1 の転送で終了 0 ― 0 0 ― ― ― ― 第1 の転送で終了 0 ― 0 0 以外 第2 の転送で終了 0 ― 0 0 第2 の転送で終了 1 0 ― ― 0 ― 1 ― CPU へ割り込み要求 1 1 0 0 以外 ― ― ― ― 第1 の転送で終了 0 ― 0 0 以外 第2 の転送で終了 0 ― 0 0 第2 の転送で終了 1 1 ― 0 0 ― 1 ― CPU へ割り込み要求 1 1 1 0 以外 ― ― ― ― 第1 の転送で終了 CPU へ割り込み要求

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-15 2012.09.14 10.5.1 転送情報リードスキップ機能 DTCCR の RRS ビットの設定で、ベクタアドレスのリードと転送情報のリードをスキップすることができま す。DTC ベクタ番号は、常に前回起動のベクタ番号と比較します。比較結果が一致し、RRS＝1 のとき、ベク タアドレスのリードと転送情報のリードを行わず、DTC のデータ転送を行います。 前回の起動がチェイン転送 のとき、または転送カウンタ＝0 のときは、必ずベクタアドレスのリードと転送情報のリードが行われます。 転送情報リードスキップのタイミングチャートを図 10.6 に示します。 ベクタテーブルと転送情報を更新する場合には、一度RRS＝0 に設定し、ベクタテーブルと転送情報を更新 した後、RRS ビットを設定してください。RRS＝0 にする、またはDTCE ビットを0 にクリアする場合、保持 されていたベクタ番号は破棄され、次回の起動時に更新されたベクタテーブルおよび転送情報がリードされま ࠢ࠶ࡠࠢ ޔߢRRS㧩1ޕ߁ Ԙ ԙ ォㅍᖱႎ ࠼࡯࡝ ォㅍ ォㅍᖱႎ ࠻ࠗ࡜ ࠬ࡟࠼ࠕ DTC⿠േⷐ᳞ ォㅍᖱႎ R W ォㅍ ォㅍᖱႎ ࠻ࠗ࡜ R W 図 10.6 転送情報リードスキップのタイミングチャート

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-16 2012.09.14 10.5.2 転送情報ライトバックスキップ機能 SM1 ビットとDM1 ビットをアドレス固定に設定した場合など、転送情報の一部はライトバックされません （ライトバックスキップ）。この機能は、ショートアドレスモード、フルアドレスモードの設定にかかわらず 行われます。 転送情報ライトバックスキップの条件とライトバックスキップされるレジスタを表10.4に示します。CRA、 CRB は、ショートアドレスモード、フルアドレスモードの設定にかかわらず、必ずライトバックされます。ま た、フルアドレスモードでは、MRA、MRB は必ずライトバックスキップされます。 表 10.4 転送情報ライトバックスキップの条件 アドレスモード レジスタ 条件 ライトバックまたはスキップ ショートアドレスモード MRA/SAR SM1 ＝0 のとき スキップ SM1＝1 のとき ライトバック MRB/DAR DM1＝0 のとき スキップ DM1＝1 のとき ライトバック CRA/CRB － ライトバック フルアドレスモード MRA/MRB － スキップ SAR SM1＝0 のとき スキップ SM1＝1 のとき ライトバック DAR DM1＝0 のとき スキップ DM1＝1 のとき ライトバック CRA/CRB － ライトバック

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-17 2012.09.14 10.5.3 ノーマルモード 1 回の動作で、1 バイトまたは1 ワードの転送を行います。表 10.5 にノーマルモードにおけるレジスタ機能 を示します。転送回数は1～65,536 です。指定回数の転送が終了すると、CPU へ割り込み要求を発生すること ができます。 表 10.5 ノーマルモードのレジスタ機能 名 称 略称 機 能 DTC ソースアドレスレジスタ SAR 転送元アドレス DTC デスティネーションアドレスレジスタ DAR 転送先アドレス DTC 転送カウントレジスタA CRA 転送カウント DTC 転送カウントレジスタB CRB 使用しません ォㅍ SAR DAR 図 10.7 ノーマルモードのメモリマップ

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-18 2012.09.14 10.5.4 リピートモード 1 回の動作で、1 バイトまたは1 ワードの転送を行います。表 10.6 にリピートモードにおけるレジスタ機能 を示します。転送回数は1～256 で、指定回数の転送が終了すると、転送カウンタおよびリピートエリアに指 定された方のアドレスレジスタの初期状態が回復し、転送を繰り返します。リピートモードでは、転送カウン タが H'00 にならないので、DISEL＝0 の場合はCPU への割り込み要求は発生しません。 表 10.6 リピートモードのレジスタ機能 名 称 略称 機 能 DTC ソースアドレスレジスタ SAR 転送元アドレス DTC デスティネーションアドレスレジスタ DAR 転送先アドレス DTC 転送カウントレジスタAH CRAH 転送回数保持 DTC 転送カウントレジスタAL CRAL 転送カウンタ DTC 転送カウントレジスタB CRB 使用しません ォㅍ SAR ߪߚ߹ DAR DAR ߪߚ߹ SAR 図 10.8 リピートモードのメモリマップ

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-19 2012.09.14 10.5.5 ブロック転送モード 1 回の動作で、1 ブロックの転送を行います。転送元、転送先のいずれか一方をブロックエリアに指定しま す。表 10.7 にブロック転送モードにおけるレジスタ機能を示します。ブロックサイズは1～256 で、1 ブロッ クの転送が終了すると、ブロックサイズカウンタとブロックエリアに指定した方のアドレスレジスタの初期状 態が復帰します。他方のアドレスレジスタは、レジスタ情報に従い連続してインクリメント、デクリメントす るか固定されます。転送回数は1～65,536 です。指定回数のブロック転送が終了すると、CPU へ割り込み要求 を発生させることができます。 表 10.7 ブロック転送モードのレジスタ機能 名 称 略称 機 能 DTC ソースアドレスレジスタ SAR 転送元アドレス DTC デスティネーションアドレスレジスタ DAR 転送先アドレス DTC 転送カウントレジスタAH CRAH ブロックサイズ保持 DTC 転送カウントレジスタAL CRAL ブロックサイズカウンタ DTC 転送カウントレジスタB CRB 転送カウンタ ォㅍ SAR ߪߚ߹ DAR DAR ߪߚ߹ SAR ࠕ࡝ࠛࠢ࠶ࡠࡉ ╙1ࠢ࠶ࡠࡉ ╙Nࠢ࠶ࡠࡉ 図 10.9 ブロック転送モードのメモリマップ

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-20 2012.09.14 10.5.6 チェイン転送 MRB の CHNE ビットを 1 にセットしておくことにより、1 つの起動要因で複数のデータ転送を連続して行 うことができます。SAR、DAR、CRA、CRB およびMRA、MRB は各々独立に設定できます。 図 10.10 にチェイン転送の動作の概要を示します。DTC は起動すると起動要因に対応したDTC ベクタアド レスからレジスタ情報の先頭アドレスをリードし、この先頭アドレスから最初のレジスタ情報をリードします。 データ転送終了後MRB のCHNE ビットが1 であれば連続して配置された次のレジスタ情報をリードして転送 を行います。この動作を共にCHNE ビットが0 のレジスタ情報のデータ転送が終了するまで続けます。また、 CHNE ビット、CHNS ビットを共に1 にセットすると転送カウンタ＝0 のときのみチェイン転送を行うことも できます。 CHNE＝1 の転送では指定した転送回数の終了によるCPU への割り込み要求や、DISEL＝1 による CPU への 割り込み要求は発生しません。また、CHNE＝1 の転送は起動要因となった割り込み要因フラグに影響を与え ません。 DTC࠲ࠢࡌ ࠬ࡟࠼ࠕ ࠬ࡯࠰ ࠬ࡯࠰ ᖱႎ CHNE㧩1 ᖱႎ CHNE㧩0 ᖱႎ ࠬ࡟࠼ࠕ 図 10.10 チェイン転送の動作ç

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-21 2012.09.14 10.5.7 割り込み要因 DTC が指定された回数のデータ転送を終了したとき、またはDISEL ビットが1 にセットされたデータ転送 を終了したとき、CPU に対して割り込みを要求します。割り込み起動の場合、起動要因に設定した割り込みが 発生します。これらのCPU に対する割り込みはCPU のマスクレベルや割り込みコントローラのプライオリテ ィレベルの制御を受けます。 ソフトウェアによる起動の場合、SWDTIE ビットが１にセットするとソフトウェア起動データ転送終了割り 込み（SWDTEND）を発生します。 DISEL ビットが1 の状態で、1 回のデータ転送を終了した場合、または指定した回数のデータ転送を終了し た場合、データ転送終了後に、SWDTIF ビットを1 にセットされ、SWDTEND 割り込みを発生します。割り込 み処理ルーチンでSWDTIF ビットを 0 にクリアしてください。 ソフトウェアでDTC を起動する場合、SWDTE ビットとSWDTIE ビットを 1 にセットしても、データ転送 待ち、およびデータ転送中は、SWDTEND 割り込みは発生しません。

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-22 2012.09.14 10.5.8 動作タイミング DTC ⿠േⷐ᳞ DTC ࠬ࡟࠼ࠕ ࠻ࠗ࡜ ォㅍ Ǿ 図 10.11 DTC の動作タイミング（ノーマルモード、リピートモードの例） DTC ⿠േⷐ᳞ DTC ࠬ࡟࠼ࠕ ࠻ࠗ࡜ ォㅍ Ǿ 図 10.12 DTC の動作タイミング（ブロック転送モード、ブロックサイズ＝2 の例） DTC ⿠േⷐ᳞ DTC ࠬ࡟࠼ࠕ ォㅍ Ǿ 図 10.13 DTC の動作タイミング（チェイン転送の例）

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-23 2012.09.14

10.5.9 DTC 実行ステート数

表 10.8 に、DTC の 1 回のデータ転送の実行状態を示します。また、表 10.9 に、実行状態に必要なステート 数を示します。 表 10.8 DTC の実行状態 モード ベクタリード I レジスタ情報 リード／ライト J データリード K データライト L 内部動作 M ノーマル 1 6 1 1 3 リピート 1 6 1 1 3 ブロック転送 1 6 N N 3 N：ブロックサイズ（CRAH、CRAL の初期設定値） 表 10.9 実行状態に必要なステート数 アクセス対象 内蔵 RAM 内蔵 ROM 内部I/O レジスタ 外部デバイス バス幅 32 16 8 16 8 16 アクセスステート 1 1 2 2 2 3 2 3 ベクタリードSI － 1 － － 4 6＋2m 2 3 ＋m 実 レジスタ情報SJ リード／ライト 行 バイトデータリードSK 1 1 2 2 2 3 ＋m 2 3 ＋m 状 ワードデータリードSK 1 1 4 2 4 6＋2m 2 3 ＋m 態 バイトデータライトSL 1 1 2 2 2 3＋m 2 3 ＋m ワードデータライトSL 1 1 4 2 4 6＋2m 2 3 ＋m 内部動作SM 1 実行ステート数は次の計算式で計算されます。なお、Σは1 つの起動要因で転送する回数分（CHNE ビット を 1 にセットした数＋1）の和を示します。 たとえば、DTC ベクタアドレスを内蔵ROM に配置し、ノーマルモードで、内蔵ROM→内部I/O レジスタ のデータ転送を行った場合、DTC の動作に必要な時間は13 ステートです。起動からデータライト終了までの 時間は 10 ステートです。

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-24 2012.09.14

10.6 DTC 使用手順

10.6.1 割り込みによる起動 DTC の割り込み起動による使用手順を以下に示します。 1. MRA、MRB、SAR、DAR、CRA、CRBのレジスタ情報を内蔵RAM上に設定します。 2. レジスタ情報の先頭アドレスを、DTCベクタアドレスに設定します。 3. DTCERの対応するビットを1にセットします。 4. 起動要因となる割り込み要因のイネーブルビットを1にセットします。 要因となる割り込みが発生すると、DTC が起動されます。 5. 1回のデータ転送終了後、または、指定した回数のデータ転送終了後、DTCEビットが0にクリアされ、CPU に割り込みが要求されます。引き続きDTCによるデータ転送を行う場合には、DTCEビットを1にセットし てください。 10.6.2 ソフトウェアによる起動 DTC のソフトウェア起動による使用手順を以下に示します。 1. MRA、MRB、SAR、DAR、CRA、CRBのレジスタ情報を内蔵RAM上に設定します。 2. レジスタ情報の先頭アドレスを、DTCベクタアドレスに設定します。 3. SWDTE＝0を確認します。 4. SWDTEに1を、DTVECRにベクタ番号をライトします。 5. DTVECRにライトしたベクタ番号を確認します。 6. 1回のデータ転送終了後、DISELビットが0で、CPUに割り込みを要求しない場合、SWDTEビットが0にク リアされます。 引き続きDTCによるデータ転送を行う場合には、SWDTEを1にセットしてください。DISEL ビットが1の場合、または指定した回数のデータ転送終了後、SWDTEビットは1に保持され、CPUに割り 込みが要求されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-25 2012.09.14

10.7 DTC 使用例

10.7.1 ノーマルモード 1. DTCの使用例として、SCIによる128バイトのデータ受信を行う例を示します。 MRAはソースアドレス固定（SM1＝SM0＝0）、デスティネーションアドレスインクリメント（DM1＝1、 意の値とすることができます。MRBは1回の割り込みで1回のデータ転送（CHNE＝0、DISEL＝0）を行い ます。SARはSCIのRDRのアドレス、DARはデータを格納するRAMの先頭アドレス、CRAは128（H'0080） を設定します。CRBは任意の値とすることができます。 2. レジスタ情報の先頭アドレスを、DTCベクタアドレスに設定します。 3. DTCERの対応するビットを1にセットします。 4. SCIを所定の受信モードに設定します。SCRのRIEビットを1にセットし、受信データフル（RXI）割り込み を許可します。また、SCIの受信動作中に受信エラーが発生すると、以後の受信が行われませんので、CPU が受信エ ラー割り込みを受け付けられるようにしてください。 5. SCIの1バイトのデータ受信が完了するごとに、SSRのRDRFフラグが1にセットされ、RXI割り込みが発生 し、DTCが起動されます。DTCによって、受信データがRDRからRAMへ転送され、DARのインクリメン ト、CRAのデクリメントを行います。RDRFフラグは自動的に0にクリアされます。 6. 128回のデータ転送終了後、CRAが0になると、RDRFフラグは1のまま保持され、DTCEが0にクリアされ、 CPUにRXI割り込みが要求されます。割り込み処理ルーチンで終了処理を行ってください。

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-26 2012.09.14 10.7.2 チェイン転送 DTC チェイン転送の例として、PPG によるパルス出力を行う例を示します。チェイン転送を使ってパルス 出力データの転送とPPG 出力トリガの周期の変更を行うことができます。 チェイン転送の前半でPPG の NDR へのリピートモード転送、後半でTPU の TGR へのノーマルモード転送を行います。起動要因のクリアや指定 した回数の転送終了時の割り込み発生は、チェイン転送の後半（CHNE＝0 のときの転送）に限られるためで 1. PPGのNDRへの転送の設定を行います。MRAはソースアドレスインクリメント（SM1＝1、SM0＝0）、デ ズ （Sz＝1） を設定します。 ソース側をリピート領域 （DTS＝1） に設定します。MRBはチェインモード （CHNE ＝1、DISEL＝0） に設定します。SARはデータテーブルの先頭アドレス、DARはNDRHのアドレス、CRAH、 CRALはデータテーブルサイズを設定します。CRBは任意の値とすることができます。 2. TPUのTGRへの転送の設定を行います。MRAはソースアドレスインクリメント（SM1＝1、SM0＝0）、デ スティネ （Sz＝1）を設定します。SARは、データテーブルの先頭アドレス、DARはTGRAのアドレス、CRAはデ ータテーブルサイズを設定します。CRBは任意の値とすることができます。 3. NDR転送用レジスタ情報の後に連続してTPU転送用レジスタ情報を配置します。 4. NDR転送用レジスタ情報の先頭アドレスを、DTCベクタアドレスに設定します。 5. DTCERのTGIAに対応するビットを1にセットします。 6. TIORでTGRAをアウトプットコンペアレジスタ（出力禁止）に設定し、TIERでTGIA割り込みを許可しま 7. PODRに出力初期値を設定し、NDRに次の出力値を設定します。DDR、NDERの出力を行うビットを1にセ ットします。また、PCRで出力トリガとなるTPUのコンペアマッチを選択します。 8. TSTRのCSTビットを1にセットし、TCNTのカウント動作を開始します。 9. TGRAのコン ペアマッチが発生するごとに次の出力値がNDRへ、次の出力トリガ周期の設定値がTGRAへ それぞれ転送されます。起動要因のTGFAフラグはクリアされます。 10. 指定した回数の転送終了後（TPU転送用CRAが0になると）、TGFAフラグは1のまま保持され、DTCEビッ トが0にクリアされ、CPUにTGIA割り込みが要求されます。割り込み処理ルーチンで終了処理を行ってく ださい。

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-27 2012.09.14 10.7.3 転送カウンタ＝0 のときのチェイン転送 DTC は、 転送カウンタが0 になったときのみ第2 のデータ転送を行い、 第1 のデータ転送の再設定を行うこ とによって転送回数が256 回以上のリピート転送を行うことができます。128K バイトの入力バッファを構成 する例を示します。ただし、入力バッファは下位アドレスH'0000 から始まるように設定します。図10.14 に 転送カウンタ＝0 のときのチェイン転送の概要を示します。 1. 第１のデータ転送として、入力データ用のノーマルモードを設定します。転送元アドレスは固定（G/Aな 2. 第1のデータ転送の転送先アドレスの65536回ごとの先頭アドレスの上位8ビットアドレスを別の領域 （ROMなど）に用意してください。たとえば、入力バッファをH'200000～H'21FFFFとする場合には、H'21、 H'20を用意します。 3. 第2のデータ転送として、第1のデータ転送の転送先アドレスの再設定用のリピートモード（ソース側をリ ピート領域）とします。転送先は第1の転送用レジスタ情報領域のDARの上位8ビットとします。CHNE＝ DISEL＝0としてください。上記入力バッファをH'200000～H'21FFFFとする場合には、転送カウンタ＝2と します。 4. 割り込みによって第1のデータ転送を65,53 6回実行します。第1のデータ転送の転送カウンタが0になると、 第2のデータ転送が起動されます。第1のデータ転送の転送元アドレスの上位8ビットをH'21に設定します。 第1のデータ転送の転送先アドレスの下位16ビットはH'0000になっています。 5. 引き続き、割り込みによって第1のデータ転送を第1のデータ転送で指定した65,536回実行します。 第1のデ ータ転送の転送カウンタが0になると、第2のデータ転送が起動されます。第1のデータ転送の転送元アド レスの上位8ビットをH'20に設定します。第1のデータ転送の転送先アドレスの下位16ビットはH'0000にな っています。 6. 前記 4. 5. を無限に繰り返します。第2のデータ転送がリピートモードのため、CPUには割り込みを要求し ません。 ╙1ォㅍ ᖱႎ ╙2ォㅍ ᖱႎ ォㅍ 㧩0㧕 DAR਄૏8࠻࠶ࡆ ࠔࡈ࠶ࡃ ౉ജ࿁〝 図 10.14 カウンタ＝0 のときのチェイン転送

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-28 2012.09.14 10.7.4 ソフトウェア起動 DTC の使用例として、 ソフトウェア起動による1 ブロック128 バイトのデータ転送を行う例を示します。 転 送元アドレスはH'1000、転送先アドレスはH'2000 です。ベクタ番号はH'60、DTCVBR は H'000000、したがっ て、ベクタアドレスはH'0004C0 です。 1. MRAはソースアドレスインクリメント（SM1＝1、SM0＝0）、デスティネーションアドレスインクリメン ます。DTSビットは任意の値とすることができます。MRBは1回の割り込みで1回のブロック転送（CHNE ＝0）を行います。SARは転送元アドレスでH'1000、DARは転送先アドレスでH'2000、CRAは128（H'8080） を設定します。CRBは1（H'0001）をセットします。 2. レジスタ情報の先頭アドレスを、DTCベクタアドレス（H'04C0）に設定します。 3. DTCCRのSWDTE＝0を確 認します。現在、DTCがソフトウェア起動による転送を行っていないことの確認 です。 4. SWDTE＝1、SWDTIE=1と共に、ベクタ番号H'60を、DTVECRにライトします。ライトデータはH'60です。 5. 再度、DTVECRを読み、ベクタ番号H'60が設定されていることを確認します。設定されていないときは、 ライトが失敗したことを表わします。［3］と［4］の間に割り込みが入り、ここで他のソフトウェアによ って起動された場合が、これに相当します。起動したい場合、［3］に戻ってください。 6. ライトが成功すると、DTCが起動され、128バイト1ブロックの転送を行います。 7. 転送後、SWDTEND割り込みが起動します。割り込み処理ルーチンでSWDTIFビットの0クリアなど、終了 処理を行ってください。

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-29 2012.09.14 10.8 使用上の注意事項 10.8.1 モジュールストップモードの設定 モジュールストップコントロールレジスタにより、DTC の動作禁止／許可を設定することが可能です。 初期 値では、DTC の動作許可状態です。モジュールストップモードを設定することにより、レジスタのアクセスが 禁止されます。ただし、DTC が起動中はモジュールストップモードに設定できません。詳細は、｢第25 章 低 消費電力状態｣を参照してください。 10.8.2 内蔵 RAM MRA、MRB、SAR、DAR、CRA、CRB の各レジスタは、内蔵RAM に配置します。DTC を使用する場合は、 SYSCR の RAME ビットを0 にクリアしないでください。 10.8.3 転送情報先頭アドレス ベクタテーブルへ指定する転送情報先頭アドレスは、必ず4n 番地を指定してください。4n 番地以外は、ア ドレスの最下位2 ビットは0 とみなしてアクセスします。

10.8.4 DTCE ビットの設定

DTCE ビットの設定は、必ずBSET、BCLR などビット操作命令を使ってリード／ライトしてください。た だし、初期設定に限り、複数の起動要因を一度に設定するために、割り込みを禁止して、当該レジスタのダミ ーリードを行ってからライトすることができます。

10.8.5 DMAC 転送終了割り込み

DMAC 転送終了割り込みでDTC を起動したとき、転送カウンタ、DISEL ビットにかかわらず、DMAC の DTE ビットはDTC の制御を受けずライトデータが優先されます。このため、DTC の転送カウンタが0 になっ た場合でも、CPU への割り込みが発生しない場合があります。 10.8.6 チェイン転送 チェイン転送の場合には、連結された最後のデータ転送時に起動要因または DTCER のクリアを行います。 一方、SCI および高速A/D 変換器の割り込み／起動要因は、DTC が所定のレジスタをリード／ライトしたと きにクリアされます。したがって、これらの割り込み／起動要因によってDTC を起動する場合、チェインで 連結された最後のデータ転送で当該レジスタのリード／ライトを含まない場合は割り込み／起動要因が保持 されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 10. データトランスファコントローラ（DTC ） R01UH0311JJ0300 Rev.3.00 10-30 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-1 2012.09.14 11. I/O ポート H8S/2427 グループ、H8S/2427R グループのポートの機能一覧を表 11.1 に、H8S/2425 グループのポートの機 能一覧を表 11.2 に示します。各ポートは周辺モジュールの入出力端子や割り込み入力と端子を兼用していま す。入出力ポートは入出力を制御するデータディレクションレジスタ（DDR）、出力データを格納するデータ レジスタ（DR）と端子の状態をリードするポートレジスタ（PORT）、入出力先を設定するポートファンクシ ョンコントロールレジスタ（PFCR）から構成されています。各端子の入出力の設定は、PFCR で入出力先を選 択した後、各端子の入出力を有効にするようにしてください。入力専用ポートには DR、DDR はありません。 ポート A～E には、 入力プルアップMOS が内蔵されており、 プルアップMOS コントロールレジスタ （PCR） で入力プルアップMOS のオン/オフを制御できます。 ポート 1～3、5～8、A～J にはオープンドレインコントロールレジスタ（ODR）が内蔵されており、出力バ ッファのPMOS のオン/オフを選択できます。 ポート 1～3、5～8 は 1 個のTTL 負荷と 30pF の容量負荷を駆動することができます。ポートA～J は 1 個の TTL と 50pF の容量負荷を駆動することができます。 すべての入出力ポートは出力時にダーリントントランジスタを駆動することができます。 ポート 1、ポ ート 2 はシュミットトリガ入力です。その他のポートはIRQ 入力、16 ビットタイマパルスユニ ット（TPU）入力、8 ビットタイマ（TMR）入力、I2C バスインタフェース2（IIC2）入力として使用するとき にシュミットトリガ入力端子となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-2 2012.09.14 表 11.1 H8S/2427 グループ、H8S/2427R グループのポートの機能一覧 モード 3、5、7 ポート名 概要 モード 1 モード 2 モード 4 EXPE＝1E X P E ＝0 シュミット トリガ 入力端子*4 入力プル アップ MOS 機能 オープン ドレイン 出力機能 トレラント 機能* P17/PO15/TIOCB2/TCLKD/EDRAK3/SCS0-A P17/PO15/TIOCB2/ TCLKD/SCS0-A P17、TIOCB2/ TCLKD P16/PO14/TIOCA2/EDRAK2/SSCK0-A P16/PO14/ TIOCA2/SSCK0-A P16、TIOCA2 P15/PO13/TIOCB1/TCLKC/SSI0-A P15、TIOCB1 P14/PO12/TIOCA1/SSO0-A P14 、TIOCA1 P13/PO11/TIOCD0/TCLKB 全入力端子機能 P12/PO10/TIOCC0/TCLKA 全入力端子機能 P11/PO9/TIOCB0 全入力端子機能 ポート 1 PPG 出力、 TPU 入出力、 EXDMAC 出力、 SSU 入出力と 兼用汎用入出力 ポート P10/PO8/TIOCA0 全入力端子機能 － 全出力端子 機能 P27/IRQ15-B/PO7/TIOCB5/SCL2 全入力端子機能 P26/IRQ14-B/PO6/TIOCA5/SDA2/ADTRG1 P26 、IRQ14-B、 TIOCA5、SDA2 P25/WAIT-B/IRQ13-B/PO5-A/TIOCB4-A P25/ IRQ13-B/ PO5-A/TIOCB4-A P25、IRQ13-B、 TIOCB4-A P24/IRQ12-B/PO4-A/TIOCA4-A/RxD4-A P24、IRQ12-B、 TIOCA4-A ポート 2 PPG 出力、 TPU 入出力 割り込み入力、 SCI 入出力、 I2C 入出力、 A/D 変換器入力、 バス制御入出力と 兼用汎用入出力 ポート P23/IRQ11-B/PO3-A/TIOCD3-A/TxD4-A P22/IRQ10-B/PO2-A/TIOCC3-A P21/IRQ9-B/PO1-A/TIOCB3-A P20/IRQ8-B/PO0-A/TIOCA3-A 全入力端子機能 － 全出力端子 機能 P35/OE-B*2/CKE-B*1/SCK1/SCL0 P35/SCK1/SCL0 SCL0 OE-B*2、 CKE-B*1 以外の 全出力端子 機能 P34/SCK0/SCK4-A/SDA0 SDA0 P33/RxD1/SCL1 SCL1 P32/RxD0/IrRxD/SDA1 SDA1 P31/TxD1 ポート 3 SCI 入出力、 I2C 入出力、 バス制御入出力と 兼用汎用入出力 ポート P30/TxD0/IrTxD 全出力端子 機能

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-3 2012.09.14 モード 3、5、7 ポート名 概要 モード 1 モード 2 モード 4 EXPE＝1E X P E ＝0 シュミット トリガ 入力端子*4 入力プル アップ MOS 機能 オープン ドレイン 出力機能 トレラント 機能* P47/AN7_0 P46/AN6_0 P45/AN5_0 P44/AN4_0 P43/AN3_0 P42/AN2_0 P41/AN1_0 ポート 4 A/D 変換器 アナログ入力と 兼用汎用入力 ポート P40/AN0_0 － － － － P53/IRQ3-A/ADTRG0-A IRQ3-A 全出力端子 機能 P52/BACK-B/IRQ2-A/PO4-B/TIOCA4-B/ TMO0-B/SCK2 P52/IRQ2-A/ PO4-B/ TIOCA4-B/ TMO0-B/SCK2 IRQ2-A、 TIOCA4-B BACK-B 以外の 全出力端子 機能 P51/BREQ-B/IRQ1-A/PO2-B/TIOCC3-B/ TMCI0-B/RxD2/SCL3 P51/IRQ1-A/ PO2-B/ TIOCC3-B/ TMCI0-B/RxD2/ SCL3 IRQ1-A、 TIOCC3-B、 TMCI0-B、SCL3 全出力端子 機能 ポート 5 割り込み入力、 A/D 変換器入力、 SCI 入出力、 PPG 出力 TPU 入出力 TMR 入出力 I2C 入出力、 バス制御入出力と 兼用汎用入出力 ポート P50/BREQO-B/IRQ0-A/PO0-B/TIOCA3-B/ TMRI0-B/TxD2/SDA3 P50/IRQ0-A/ PO0-B/ TIOCA3-B/ TMRI0-B/TxD2/ SDA3 IRQ0-A、 TIOCA3-B、 TMRI0-B、SDA3 BREQO-B 以外の 全出力端子 機能 P65/IRQ13-A/DACK1/DACK3/TMO1-A IRQ13-A P64/IRQ12-A/DACK0/DACK1/TMO0-A IRQ12-A P63/IRQ11-A/TEND1/TEND3/TEND5/TMCI1-A IRQ11-A、 TMCI1-A P62/IRQ10-A/TEND0/TEND1/TEND4/TMCI0-A IRQ10-A、 TMCI0-A P61/IRQ9-A/DREQ1/DREQ3/DREQ5/TMRI1-A IRQ9-A、TMRI1-A ポート 6 割り込み入力、TMR 入出力、DMAC 入 出力と 兼用汎用入出力 ポート P60/IRQ8-A/DREQ0/DREQ1/DREQ4/TMRI0-A IRQ8-A、TMRI0-A － 全出力端子 機能

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-4 2012.09.14 モード 3、5、7 ポート名 概要 モード 1 モード 2 モード 4 EXPE＝1E X P E ＝0 シュミット トリガ 入力端子*4 入力プル アップ MOS 機能 オープン ドレイン 出力機能 トレラント 機能* P85/IRQ5-B/PO5-B/TIOCB4-B/ TIOCA9-B/TMO1-B/SCK3/EDACK3 P85/IRQ5-B/ PO5-B/ TIOCB4-B/ TIOCA9-B/ TMO1-B/SCK3 IRQ5-B、 TIOCB4-B、 TIOCA9-B P84/IRQ4-B/EDACK2 P84/I RQ4-B IRQ4-B P83/IRQ3-B/PO3-B/TIOCD3-B/ TMCI1-B/RxD3/ETEND3 P83/IRQ3-B/ PO3-B/ TIOCD3-B/ TMCI1-B/RxD3 IRQ3-B、 TIOCD3-B、 TMCI1-B P82/IRQ2-B/ETEND2 P82/ IRQ2-B IRQ2-B P81/IRQ1-B/PO1-B/TIOCB3-B/ TMRI1-B/TxD3/EDREQ3 P81/IRQ1-B/ PO1-B/ TIOCB3-B/ TMRI1-B/TxD3 IRQ1-B、 TIOCB3-B、 TMRI1-B ポート 8 EXDMAC 入出力、 PPG 出力、 TPU 入出力、 TMR 入出力、 SCI 入出力、 割り込み入力と 兼用汎用入出力 ポート P80/IRQ0-B/EDREQ2 P80/ IRQ0-B IRQ0-B － 全出力端子 機能 P97/AN15_1 P96/AN14_1 P95/AN13_1/DA3 P94/AN12_1/DA2 P93/AN11_1 P92/AN10_1 P91/AN9_1 ポート 9 A/D 変換器 アナログ入力、 D/A 変換器 アナログ出力と 専用入力ポート P90/AN8_1 － － － －

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-5 2012.09.14 モード 3、5、7 ポート名 概要 モード 1 モード 2 モード 4 EXPE＝1E X P E ＝0 シュミット トリガ 入力端子*4 入力プル アップ MOS 機能 オープン ドレイン 出力機能 トレラント 機能* PA7/A23/IRQ7-A/ SSO0-B/FSIDO PA7/A23/IRQ7-A/ SSO0-B/FSIDO PA7/IRQ7-A/ SSO0-B/FSIDO IRQ7-A PA6/A22/IRQ6-A/ SSI0-B/FSIDI PA6/A22/IRQ6-A/ SSI0-B/FSIDI PA6/IRQ6-A/ SSI0-B/FSIDI IRQ6-A PA5/A21/IRQ5-A/ SSCK0-B/FSICK PA5/A21/IRQ5-A/ SSCK0-B/FSICK PA5/IRQ5-A/ SSCK0-B/FSICK IRQ5-A A20/IRQ4-A PA4/A20/IRQ4-A/ SCS0-B/FSISS PA4/IRQ4-A/ SCS0-B/FSISS IRQ4-A A19 PA3/A19/SCK4-B PA3/SCK4-B A18 PA2/A18/RxD4-B PA2/RxD4-B A17 PA1/A17/TxD4-B PA1/TxD4-B ポート A アドレス出力、 割り込み入力、 SSU 入出力、 SCI 入出力、 FSI 入出力と 兼用汎用入出力 ポート A16 PA0/A16 PA0 ○ アドレス 出力以外の 全出力端子 機能 A15 PB7/A15 PB7/TIOCB8/ TCLKH TIOCB8/TCLKH A14 PB6/A14 PB6/TIOCA8 TIOCA8 A13 PB5/A13 PB5/TIOCB7/ TCLKG TIOCB7/TCLKG A12 PB4/A12 PB4/TIOCA7 TIOCA7 A11 PB3/A11 PB3/TIOCD6/ TCLKF TIOCD6/TCLKF A10 PB2/A10 PB2/TIOCC6/ TCLKE TIOCC6/TCLKE A9 PB1/A9 PB1/TIOCB6 TIOCB6 ポート B アドレス出力、 TPU 入出力と 兼用汎用入出力 ポート A8 PB0/A8 PB0/TIOCA6 TIOCA6 ○ アドレス 出力以外の 全出力端子 機能 A7 PC7/A7 PC7/TIOCB11 TIOCB11 A6 PC6/A6 PC6/TIOCA11 TIOCA11 A5 PC5/A5 PC5/TIOCB10 TIOCB10 A4 PC4/A4 PC4/TIOCA10 TIOCA10 A3 PC3/A3 PC3/TIOCD9 TIOCD9 A2 PC2/A2 PC2/TIOCC9 TIOCC9 A1 PC1/A1 PC1/TIOCB9 TIOCB9 ポート C アドレス出力、 TPU 入出力と 兼用汎用入出力 ポート A0 PC0/A0 PC0/TIOCA9-A TIOCA9-A ○ アドレス 出力以外の 全出力端子 機能

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-6 2012.09.14 モード 3、5、7 ポート名 概要 モード 1 モード 2 モード 4 EXPE＝1E X P E ＝0 シュミット トリガ 入力端子*4 入力プル アップ MOS 機能 オープン ドレイン 出力機能 トレラント 機能* ポート D データ入出力と アドレス出力 兼用汎用入出力 ポート D15/AD15 D14/AD14 D13/AD13 D12/AD12 D11/AD11 D10/AD10 D9/AD9 D8/AD8 PD7 PD6 PD5 PD4 PD3 PD2 PD1 PD0 － ○ データ出力、 アドレス 出力以外の 全出力端子 機能 ポート E データ入出力と アドレス出力 兼用汎用入出力 ポート PE7/D7/AD7 PE6/D6/AD6 PE5/D5/AD5 PE4/D4/AD4 PE3/D3/AD3 PE2/D2/AD2 PE1/D1/AD1 PE0/D0/AD0 PE7 PE6 PE5 PE4 PE3 PE2 PE1 PE0 － ○ データ出力、 アドレス 出力以外の 全出力端子 機能

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-7 2012.09.14 モード 3、5、7 ポート名 概要 モード 1 モード 2 モード 4 EXPE＝1E X P E ＝0 シュミット トリガ 入力端子*4 入力プル アップ MOS 機能 オープン ドレイン 出力機能 トレラント 機能* PF7/φ PF7/ φ － PF6/AS/AH PF6 AS、AH 以外の 全出力端子 機能 RD PF5 RD 以外の 全出力端子 機能 HWR PF4 HWR 以外の 全出力端子 機能 PF3/LWR/SSO0-C PF3/ SSO0-C LWR 以外の 全出力端子 機能 PF2/LCAS*2/DQML*1/IRQ15-A/SSI0-C PF2/ IRQ15-A/ SSI0-C IRQ15-A LCAS *2、 DQML*1 以外の 全出力端子 機能 PF1/UCAS*2/DQMU*1/IRQ14-A/SSCK0-C PF1/ IRQ14-A/ SSCK0-C IRQ14-A UCAS* 2、 DQMU*1 以外の 全出力端子 機能 ポートF 割り込み入力、 バス制御入出力、 SSU 入出力、 A/D 変換器入力と 兼用汎用 入出力ポート PF0/WAIT-A/ADTRG0-B/SCS0-C PF0 /ADTRG0-B/ SCS0-C 全出力端子 機能

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-8 2012.09.14 モード 3、5、7 ポート名 概要 モード 1 モード 2 モード 4 EXPE＝1E X P E ＝0 シュミット トリガ 入力端子*4 入力プル アップ MOS 機能 オープン ドレイン 出力機能 トレラント 機能* PG6/BREQ-A PG6 全出力端子 機能 PG5/BACK-A PG5 BACK-A 以外の 全出力端子 機能 PG4/BREQO-A PG4 BREQO-A 以外の 全出力端子 機能 PG3/CS3/RAS3*2/CAS*1 PG3 CS3 、 RAS3*2、 CAS*1 以外の 全出力端子 機能 PG2/CS2/RAS2*2/RAS*1 PG2 CS2 、 RAS2*2、 RAS*1 以外の 全出力端子 機能 PG1/CS1 PG1 CS1 以外の 全出力端子 機能 ポート G バス制御入出力と 兼用汎用入出力 ポート PG0/CS0 PG0 － － CS0 以外の 全出力端子 機能

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-9 2012.09.14 モード 3、5、7 ポート名 概要 モード 1 モード 2 モード 4 EXPE＝1E X P E ＝0 シュミット トリガ 入力端子*4 入力プル アップ MOS 機能 オープン ドレイン 出力機能 トレラント 機能* PH3/CS7/OE-A*2/CKE-A*1/IRQ7-B PH3/ IRQ7-B IRQ7-B CS7 、 OE-A*2、 CKE-A*1 以外の 全出力端子 機能 PH2/CS6/IRQ6-B PH2/ IRQ6-B IRQ6-B CS6 以外の 全出力端子 機能 PH1/CS5/RAS5*2/SDRAMφ*1 PH1/SDRAM φ*1 RAS5 *2、 SDRAMφ*1 以外の 全出力端子 機能 ポート H 割り込み入力、 バス制御入出力と 兼用汎用 入出力ポート PH0/CS4/RAS4* 2/WE*1 PH0 RAS4*2、 WE*1 以外の 全出力端子 機能 PJ2*3 － PJ1 ポート J 汎用入出力 ポート PJ0 － － 全出力端子 機能 【注】 *1 H8S/2427 グループではサポートしていません。 *2 5V 版ではサポートしていません。 *3 PTLG0145JB-A パッケージではサポートしていません。 *4 シュミットトリガ入力端子以外はCMOS 入力端子になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-10 2012.09.14 表 11.2 H8S/2425 グループのポートの機能一覧 モード 3、5、7 ポート 名 概要 モード 1 モード 2 モード 4 EXPE＝1 EXPE ＝0 シュミット トリガ 入力端子*2 入力プル アップ MOS 機能 オープン ドレイン 出力機能 トレラント 機能*1 P17/PO15/TIOCB2/TCLKD/SCS0-A P17 、TIOCB2/ TCLKD P16/PO14/TIOCA2/SSCK0-A P16 、TIOCA2 P15/DACK1/DACK3/PO13/TIOCB1/TCLKC/SSI0-A P15 、TIOCB1 P14/DACK0/DACK1/PO12/TIOCA1/SSO0-A P14 、TIOCA1 P13/TEND1/TEND3/TEND5/PO11/TIOCD0/TCLKB 全入力端子機能 P12/TEND0/TEND1/TEND4/PO10/TIOCC0/TCLKA 全入力端子機能 P11/DREQ1/DREQ3/DREQ5/PO9/TIOCB0 全入力端子機能 ポート 1 PPG 出力、 TPU 入出力、 DMAC 入出力、 SSU 入出力と 兼用汎用入出力 ポート P10/DREQ0/DREQ1/DREQ4/PO8/TIOCA0 全入力端子機能 － 全出力端子 機能 P27/PO7/TIOCB5/SCL2 全入力端子機能 P26/PO6/TIOCA5/SDA2/ADTRG1 P26 、TIOCA5、 SDA2 P25/WAIT-B/PO5-A/TIOCB4-A/TMO1-A P25/PO5-A/ TIOCB4-A/TMO1-A P25、TIOCB4-A P24/PO4-A/TIOCA4-A/TMO0-A/RxD4-A P24、TIOCA4-A ポート 2 PPG 出力、 TPU 入出力、 SCI 入出力、 TMR 入出力、 I2C 入出力、 A/D 変換器入力、 バス制御入出力と 兼用汎用入出力 ポート P23/PO3-A/TIOCD3-A/TMCI1-A/TxD4-A P22/PO2-A/TIOCC3-A/TMCI0-A P21/PO1-A/TIOCB3-A/TMRI1-A P20/PO0-A/TIOCA3-A/TMRI0-A 全入力端子機能 － 全出力端子 機能 P35/OE-B*1/SCK1/SCL0 P35/SCK1/SCL0 SCL0 OE-B*1 以外の 全出力端子 機能 P34/SCK0/SCK4-A/SDA0 SDA0 P33/RxD1/SCL1 SCL1 P32/RxD0/IrRxD/SDA1 SDA1 P31/TxD1 ポート 3 SCI 入出力、 I2C 入出力、 バス制御入出力と 兼用汎用入出力 ポート P30/TxD0/IrTxD 全出力端子 機能

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-11 2012.09.14 モード 3、5、7 ポート 名 概要 モード 1 モード 2 モード 4 EXPE＝1 EXPE ＝0 シュミット トリガ 入力端子*2 入力プル アップ MOS 機能 オープン ドレイン 出力機能 トレラント 機能*1 P47/IRQ7-B/AN7_0 IRQ7-B P46/IRQ6-B/AN6_0 IRQ6-B P45/IRQ5-B/AN5_0 IRQ5-B P44/IRQ4-B/AN4_0 IRQ4-B P43/IRQ3-B/AN3_0 IRQ3-B P42/IRQ2-B/AN2_0 IRQ2-B P41/IRQ1-B/AN1_0 IRQ1-B ポート 4 A/D 変換器 アナログ入力、 割り込み入力と 兼用汎用入力 ポート P40/IRQ0-B/AN0_0 IRQ0-B － － － P53/IRQ3-A /ADTRG0-A IRQ3-A 全出力端子 機能 P52/BACK-B/IRQ2-A/PO4-B/TIOCA4-B/ TMO0-B/SCK2 P52/IRQ2-A/PO4-B/ TIOCA4-B/TMO0-B/ SCK2 IRQ2-A、 TIOCA4-B BACK-B 以外の 全出力端子 機能 P51/BREQ-B/IRQ1-A/PO2-B/TIOCC3-B/ TMCI0-B/RxD2/SCL3 P51/IRQ1-A/PO2-B/ TIOCC3-B/TMCI0-B/ RxD2/SCL3 IRQ1-A、 TIOCC3-B、 TMCI0-B、SCL3 全出力端子 機能 ポート 5 割り込み入力、 A/D 変換器入力、 SCI 入出力、 PPG 出力 TPU 入出力 TMR 入出力 I 2C 入出力、 バス制御入出力と 兼用汎用入出力 ポート P50/BREQO-B/IRQ0-A/PO0-B/TIOCA3-B/ TMRI0-B/TxD2/SDA3 P50/IRQ0-A/PO0-B/ TIOCA3-B/TMRI0-B/ TxD2/SDA3 IRQ0-A、 TIOCA3-B、 TMRI0-B、SDA3 BREQO-B 以 外の 全出力端子 機能 P85/PO5-B/TIOCB4-B/TIOCA9-B/TMO1-B/SCK3 TIOCB4-B 、 TIOCA9-B P83/PO3-B/TIOCD3-B/TMCI1-B/RxD3 TIOCD3-B 、 TMCI1-B ポート 8 PPG 出力、 TPU 入出力、 TMR 入出力、 SCI 入出力と 兼用汎用入出力 ポート P81/PO1-B/TIOCB3-B/TMRI1-B/TxD3 TIOCB3-B 、 TMRI1-B － 全出力端子 機能 P95/AN13_1/DA3 ポート 9 A/D 変換器 アナログ入力、 D/A 変換器 アナログ出力と 専用入力ポート P94/AN12_1/DA2 － － － －

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-12 2012.09.14 モード 3、5、7 ポート 名 概要 モード 1 モード 2 モード 4 EXPE＝1 EXPE ＝0 シュミット トリガ 入力端子*2 入力プル アップ MOS 機能 オープン ドレイン 出力機能 トレラント 機能*1 PA7/A23/CS7/IRQ7-A/ SSO0-B/FSIDO PA7/A23/CS7/IRQ7-A/ SSO0-B/FSIDO PA7/IRQ7-A/SSO0-B/ FSIDO IRQ7-A PA6/A22/IRQ6-A/ FSIDI/SSI0-B PA6/A22/IRQ6-A/ SSI0-B/FSIDI PA6/IRQ6-A/SSI0-B/ FSIDI IRQ6-A PA5/A21/IRQ5-A/ SSCK0-B/FSICK PA5/A21/IRQ5-A/ SSCK0-B/FSICK PA5/IRQ5-A/ SSCK0-B/FSICK IRQ5-A A20/IRQ4-A PA4/A20/ IRQ4-A/ SCS0-B/FSISS PA4/IRQ4-A/SCS0-B/ FSISS IRQ4-A A19 PA3/A19/SCK4-B PA3/SCK4-B A18 PA2/A18/RxD4-B PA2/RxD4-B A17 PA1/A17/TxD4-B PA1/TxD4-B ポートA アドレス出力、 割り込み入力、 SSU 入出力、 SCI 入出力、 FSI 入出力 バス制御出力と 兼用汎用入出力 ポート A16 PA0/A16 PA0 ○ アドレス 出力、CS7 以 外の 全出力端子 機能 A15 PB7/A15 PB7/TIOCB8/TCLKH TIOCB8/TCLKH A14 PB6/A14 PB6/TIOCA8 TIOCA8 A13 PB5/A13 PB5/TIOCB7/TCLKG TIOCB7/TCLKG A12 PB4/A12 PB4/TIOCA7 TIOCA7 A11 PB3/A11 PB3/TIOCD6/TCLKF TIOCD6/TCLKF A10 PB2/A10 PB2/TIOCC6/TCLKE TIOCC6/TCLKE A9 PB1/A9 PB1/TIOCB6 TIOCB6 ポートB アドレス出力、TPU 入出力と 兼用汎用入出力 ポート A8 PB0/A8 PB0/TIOCA6 TIOCA6 ○ アドレス 出力以外の 全出力端子 機能 A7 PC7/A7 PC7/TIOCB11 TIOCB11 A6 PC6/A6 PC6/TIOCA11 TIOCA11 A5 PC5/A5 PC5/TIOCB10 TIOCB10 A4 PC4/A4 PC4/TIOCA10 TIOCA10 A3 PC3/A3 PC3/TIOCD9 TIOCD9 A2 PC2/A2 PC2/TIOCC9 TIOCC9 A1 PC1/A1 PC1/TIOCB9 TIOCB9 ポート C アドレス出力、 TPU 入出力と 兼用汎用入出力 ポート A0 PC0/A0 PC0/TIOCA9-A TIOCA9-A ○ アドレス 出力以外の 全出力端子 機能 D15/AD15 PD7 D14/AD14 PD6 D13/AD13 PD5 D12/AD12 PD4 D11/AD11 PD3 D10/AD10 PD2 D9/AD9 PD1 ポート D データ入出力、 アドレス入出力と 兼用汎用入出力 ポート D8/AD8 PD0 － ○ データ出力、 アドレス 出力以外の 全出力端子 機能

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-13 2012.09.14 モード 3、5、7 ポート 名 概要 モード 1 モード 2 モード 4 EXPE＝1 EXPE ＝0 シュミット トリガ 入力端子*2 入力プル アップ MOS 機能 オープン ドレイン 出力機能 トレラント 機能*1 PE7/D7/AD7 PE7 PE6/D6/AD6 PE6 PE5/D5/AD5 PE5 PE4/D4/AD4 PE4 PE3/D3/AD3 PE3 PE2/D2/AD2 PE2 PE1/D1/AD1 PE1 ポートE データ入出力と アドレス入出力 兼用汎用入出力 ポート PE0/D0/AD0 PE0 － ○ データ出力、 アドレス 出力以外の 全出力端子 機能 PF7/φ PF7/ φ － PF6/AS/AH PF6 AS、AH 以外の 全出力端子 機能 RD PF5 RD 以外の 全出力端子 機能 HWR PF4 HWR 以外の 全出力端子 機能 PF3/LWR/SSO0-C PF3/SSO0-C LWR 以外の 全出力端子 機能 PF2/CS6/LCAS*1/SSI0-C PF2 /SSI0-C CS6、 LCAS*1 以外の 全出力端子 機能 PF1/CS5/UCAS*1/SSCK0-C PF1 /SSCK0-C CS5、 UCAS*1 以外の 全出力端子 機能 ポート F バス制御入出力、 SSU 入出力、 A/D 変換器入力と兼 用汎用入出力ポート PF0/WAIT-A/OE-A* 1/ADTRG0-B/SCS0-C PF0 /ADTRG0-B/ SCS0-C OE-A*1 以外の 全出力端子 機能

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-14 2012.09.14 モード 3、5、7 ポート 名 概要 モード 1 モード 2 モード 4 EXPE＝1 EXPE ＝0 シュミット トリガ 入力端子*2 入力プル アップ MOS 機能 オープン ドレイン 出力機能 トレラント 機能*1 PG6/BREQ-A PG6 全出力端子 機能 PG5/BACK-A PG5 BACK-A 以外の 全出力端子 機能 PG4/BREQO-A/CS4 PG4 BREQO-A、 CS4 以外の 全出力端子 機能 PG3/CS3/RAS3*1 PG3 CS3、 RAS3*1 以外の 全出力端子 機能 PG2/CS2/RAS2*1 PG2 CS2、 RAS2*1 以外の 全出力端子 機能 PG1/CS1 PG1 CS1 以外の 全出力端子 機能 ポート G バス制御入出力と兼 用汎用入出力ポート PG0/CS0 PG0 － － CS0 以外の 全出力端子 機能 【注】 *1 5V 版ではサポートしていません。 *2 シュミットトリガ入力端子以外はCMOS 入力端子になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-15 2012.09.14 11.1 ポート 1 ポート 1 は 8 ビットの兼用入出力ポートです。ポート1 には以下のレジスタがあります。ポートファンクシ ョンコントロールレジスタについては「11.18 ポートファンクションコントロールレジスタ」を参照してく ださい。

• ポート1データディレクションレジスタ（P1DDR）
• ポート1データレジスタ（P1DR）
• ポート1レジスタ（PORT1）
• ポート1オープンドレインコントロールレジスタ（P1ODR）
• ポートファンクションコントロールレジスタ5（PFCR5） 11.1.1 ポート 1 データディレクションレジスタ（P1DDR） P1DDR はポート 1 の入出力をビットごとに指定します。 ビット ビット名 初期値 R/W 説 明

7 P17DDR 0 W

6 P16DDR 0 W

5 P15DDR 0 W

4 P14DDR 0 W

3 P13DDR 0 W

2 P12DDR 0 W

1 P11DDR 0 W

0 P10DDR 0 W

汎用入出力ポートの機能が選択されているとき、このビットを1 にセットする と対応する端子は出力ポートとなり、0 にクリアすると入力ポートになります。 11.1.2 ポート 1 データレジスタ（P1DR） P1DR はポート1 の出力データを格納します。 ビット ビット名 初期値 R/W 説 明

7 P17DR 0 R/W

6 P16DR 0 R/W

5 P15DR 0 R/W

4 P14DR 0 R/W

3 P13DR 0 R/W

2 P12DR 0 R/W

1 P11DR 0 R/W

0 P10DR 0 R/W

汎用出力ポートとして使用する端子の出力データを格納します。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-16 2012.09.14 11.1.3 ポート 1 レジスタ（PORT1） PORT1 はポート1 の端子の状態を反映します。ライトは無効です。 ビット ビット名 初期値 R/W 説 明

7 P17 ―* R

6 P16 ―* R

5 P15 ―* R

4 P14 ―* R

3 P13 ―* R

2 P12 ―* R

1 P11 ―* R

0 P10 ―* R

このレジスタをリードすると、P1DDR がセットされているビットはP1DR の値 がリードされます。P1DDR がクリアされているビットは端子の状態がリードさ れます。 【注】 * P17～P10 端子の状態により決定されます。 11.1.4 ポート 1 オープンドレインコントロールレジスタ（P1ODR） P1ODR は、ポート 1 の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明

7 P17ODR 0 R/W

6 P16ODR 0 R/W

5 P15ODR 0 R/W

4 P14ODR 0 R/W

3 P13ODR 0 R/W

2 P12ODR 0 R/W

1 P11ODR 0 R/W

0 P10ODR 0 R/W

このビットを1 にセットすると対応する端子はNMOS オープンドレイン出 力となり、0 にクリアするとCMOS 出力になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-17 2012.09.14 11.1.5 端子機能 ポート 1 の各端子は、PPG の出力端子、TPU の入出力端子、EXDMAC（H8S/2427 グループ、H8S/2427R グ ループ）の出力端子、SSU 入出力端子、DMAC（H8S/2425 グループ）入出力端子と兼用になっています。レ ジスタの設定値と端子の関係は以下のとおりです。 (1) H8S/2427 グループ、H8S/2427R グループの端子機能

• P17/PO15/TIOCB2/TCLKD/ EDRAK3/SCS0-A 動作モードとEXPE ビットTPU の TMDR_2 の MD3～MD0 ビット、TIOR_2 の IOB3～IOB0 ビット、TCR_2 の CCLR1、CCLR0 ビットによるTPU チャネル2 の設定、TCR_0、TCR_5 の TPSC2～TPSC0 ビット、PPG の NDERH の NDER15 ビット、EXDMAC の EDMDR_3 の EDRAKE ビット、SSU の SSCRH の MSS、CSS1、CSS0 ビット、SSCRL の SSUMS ビット、PFCR5 の SCS0S1、SCS0S0 ビット、P17DDR ビットの組み合わせにより、 次のように切り替わります。 EDRAKE 0 1 － TPU チャネル 2 の設定 P17DDR － 0 1 1 － 0 * 0 * NDER15 － － 0 1 － － P17 入力 P17 出力 PO15 出力 EDRAK3 出力 TIOCB2 出力 TIOCB2 入力* 端子機能 TCLKD 入力* SCS0-A 入力* SCS0-A 入出力* SCS0-A 出力*

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-18 2012.09.14 EDRAKE － － TPU チャネル 2 の設定 P17DDR － 0 1 1 0* 0 * NDER15 － － 0 1 － P17 入力 P17 出力 PO15 出力 TIOCB2 出力 TIOCB2 入力* 端子機能 TCLKD 入力* SCS0-A 入力* SCS0-A 入出力* SCS0-A 出力* 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOB3＝1 の場合にTIOCB2 入力となります。 *2 TCR_0 、TCR_5 のいずれかの設定がTPSC2～TPSC0＝B'111 の場合にTCLKD 入力となります。 また、チャネル2、4 を位相計数モードに設定すると、TCLKD 入力となります。 * 3 SCS0-A 入力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'00 にしてから、その他のレジスタ設定を行 うようにしてください。 *4 SCS0-A 出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'00 にしてから、その他のレジスタ設定を行 うようにしてください。 *5 SCS0-A 入出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'00 にしてから、その他のレジスタ設定を 行うようにしてください。 * 6 SSU 端子を入力として使用する場合はP17DDR＝0 にしてください。 *7 PFCR5 のSCS0S1、SCS0S0＝B'00 以外の場合はSSU の設定をしないでください。 I/O ポート、TP U 端子として使用してください。 MD3～MD0 B'0000 、B'01xx B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード 2 出力 SSUMS 0 1 MSS 0 1 x CSS1 x 0 1 x CSS0 x 0 1 0 1 x 端子状態 SCS0 入力 － SCS0 入力 SCS0 自動入出力 SCS0 出力 － 【記号説明】 x ： Don't care －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-19 2012.09.14

• P16/PO14/TIOCA2/ EDRAK2/SSCK0-A 動作モードとEXPE ビット、TPU の TMDR_2 の MD3～MD0 ビット、TIOR_2 の IOA3～IOA0 ビット、TCR_2 の CCLR1、CCLR0 ビットによるTPU チャネル2 の設定、PPG の NDERH の NDERH14 ビット、EXDMAC の EDMDR_2 のEDRAKE ビット、SSU の SSCRH のMSS、SCKS ビット、SSCRL の SSUMS ビット、PFCR5 の SSCK0S1、SSCK0S0 ビット、P16DDR ビットの組み合わせにより、次のように切り替わります。 EDRAKE 0 1 － TPU チャネル 2 の設定 P16DDR － 0 1 1 － 0 * NDER14 － － 0 1 － － P16 入力 P16 出力 PO14 出力 EDRAK2 出力端子機能 TIOCA2 出力 TIOCA2 入力* SSCK0-A 入力 SSCK0-A 出力 EDRAKE － － TPU チャネル 2 の設定 P16DDR － 0 1 1 0* NDER14 － － 0 1 － P16 入力 P16 出力 PO14 出力 端子機能 TIOCA2 出力 TIOCA2 入力* SSCK0-A 入力 SSCK0-A 出力 MD3～MD0 B'0000 、B'01xx B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'01 以外 B'01 出力機能 － アウトプット コンペア出力 － PWM * モード 1 出力 PWM モード 2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOA3＝1 の場合にTIOCA2 入力となります。 *2 TIOCB2 は出力禁止となります。 * 3 SSCK0-A 入力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'00 にしてから、その他のレジスタ設定 を行うようにしてください。 * 4 SSCK0-A 出力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'00 にしてから、その他のレジスタ設定 を行うようにしてください。 * 5 SSU 端子を入力として使用する場合はP16DDR＝0 にしてください。 *6 PFCR5 のSSCK0S1、SSCK0S0＝B'00 以外の場合はSSU の設定をしないでください。 I/O ポート、TPU 端子、EXDMAC 端子として使用してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-20 2012.09.14 SSUMS 0 1 MSS 0 1 0 1 SCKS 0 1 0 1 0 1 0 1 端子状態 － SSCK 入力 － SSCK 出力 － SSCK 入力 － SSCK 出力 【記号説明】－：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。

• P15/PO13/TIOCB1/TCLKC/SSI0-A TPU の TMDR_1 の MD3～MD0 ビット、TIOR_1 の IOB3～IOB0 ビット、TCR_1 の CCLR1、CCLR0 ビッ トによるTPU チャネル1 の設定、TCR_0、TCR_2、TCR_4、TCR_5 のTPSC2～TPSC0 ビット、PPG のNDERH の NDER13 ビット、SSU の SSCRH のMSS、BIDE ビット、SSCRL の SSUMS ビット、SSER の TE、RE ビット、PFCR5 の SSI0S1、SSI0S0 ビット、P15DDR ビットの組み合わせにより、次のように切り替わり ます。 TPU チャネル 1 の設定 P15DDR － 0 1 1 0* NDER13 － － 0 1 － P15 入力 P15 出力 PO13 出力 TIOCB1 出力 TIOCB1 入力* 端子機能 TCLKC 入力* SSI0-A 入力* SSI0-A 出力* 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOB3～IOB0＝B'10xx の場合にTIOCB1 入力となります。 *2 TCR_0 、TCR_2 のいずれかの設定がTPSC2～TPSC0＝B'111 またはTCR_4、TCR_5 のいずれかの設定がTPSC2 ～TPSC0＝B'101 の場合にTCLKC 入力となります。 また、 チャネル2、4 を位相計数モードに設定すると、TCLKC 入力となります。 *3 SSI0-A 入力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'00 にしてから、その他のレジスタ設定を行う ようにしてください。 *4 SSI0-A 出力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=をB'00 にしてから、その他のレジスタ設定を行 うようにしてください。 *5 SSU 端子を入力として使用する場合はP15DDR＝0 にしてください。 *6 PFCR5 のSSI0S1、SSI0S0＝B'00 以外の場合はSSU の設定をしないでください。 I/O ポート、TPU 端子と して使用してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-21 2012.09.14 MD3～MD0 B'0000、 B'01xx B'0010 B'0011 IOB3～IOB0 B'0000、 B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード 2 出力 【記号説明】x：Don't care SSU の 設定 SSUMS 0 0 1 *1 BIDE 0 1* 2 0 MSS 0 1 0 1 0 1 TE 0 1 0 1 0 1 0 1 0 1 0 1 RE 0 1 0 1 1 0 1 1 0 1 0 1 0 1 1 0 1 端子状態 － － SSI 出力 SSI 出力 SSI 入力 － SSI 入力 － － － － SSI 入力 － SSI 入力 SSI 入力 － SSI 入力 【記号説明】 －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。 *1 SSU のSSUMS＝1 の場合、BIDE＝1 にセットしないでください。 *2 BIDE ＝1（双方向モード）の場合はTE＝RE＝1 としないでください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-22 2012.09.14

• P14/PO12/TIOCA1/SSO0-A TPU の TMDR_1 の MD3～MD0 ビット、TIOR_1 の IOA3～IOA0 ビット、TCR_1 の CCLR1、CCLR0 ビッ トによるTPU チャネル1 の設定、PPG の NDERH の NDER12 ビット、SSU の SSCRH のMSS、BIDE ビッ ト、SSCRL の SSUMS ビット、SSER の TE、RE ビット、PFCR5 の SSO0S1、SSO0S0 ビット、P14DDR ビ ットの組み合わせにより、次のように切り替わります。 TPU チャネル 1 の設定 P14DDR － 0 1 1 0* NDER12 － － 0 1 － P14 入力 P14 出力 PO12 出力 端子機能 TIOCA1 出力 TIOCA1 入力* SSO0-A 入力* SSO0-A 出力* MD3～MD0 B'0000 、B'01xx B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR1、CCLR0 － － － － B'01 以外 B'01 出力機能 － アウトプット コンペア出力 － PWM * モード 1 出力 PWM モード 2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOA3～IOA0＝B'10xx の場合にTIOCA1 入力となります。 *2 TIOCB1 は出力禁止となります。 *3 SSO0-A 入力として使用する場合は、PFCR5 のSSO0S1、SSO0S0=B'00 にしてから、その他のレジスタ設定を 行うようにしてください。 *4 SSO0-A 出力として使用する場合は、PFCR5 のSSO0S1、SSO0S0=B'00 にしてから、その他のレジスタ設定を 行うようにしてください。 * 5 SSU 端子を入力として使用する場合はP14DDR＝0 にしてください。 *6 PFCR5 のSSO0S1、SSO0S0＝B'00 以外の場合はSSU の設定をしないでください。 I/O ポート、TPU 端子として使用してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-23 2012.09.14 SSU の設 定 SSUMS 0 0 1 *1 BIDE 0 1 *2 0 MSS 0 1 0 1 0 1 TE 0 1 0 1 0 1 0 1 0 1 0 1 RE 0 1 0 1 1 0 1 1 0 1 0 1 0 1 1 0 1 端子状態 － SSO 入力 － SSO 入力 － SSO 出力 SSO 出力 SSO 入力 SSO 出力 SSO 入力 SSO 出力 － SSO 出力 SSO 出力 － SSO 出力 SSO 出力 【記号説明】 －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。 *1 SSU のSSUMS＝1 の場合、BIDE＝1 にセットしないでください。 *2 BIDE ＝1（双方向モード）の場合はTE＝RE＝1 としないでください。

• P13/PO11/TIOCD0/TCLKB TPU の TMDR_0 の MD3～MD0 ビット、TIORL_0 の IOD3～IOD0 ビット、TCR_0 の CCLR2～CCLR0 ビ ットによるTPU チャネル0 の設定、TCR_0～TCR_2 の TPSC2～TPSC0 ビット、PPG のNDERH の NDER11 ビット、およびP13DDR ビットの組み合わせにより、次のように切り替わります。 TPU チャネル 0 の設定 下表（1） 下表（2） P13DDR － 0 1 NDER11 － － 0 1 端子機能 TIOCD0 出力 P13 入力 P13 出力 PO11 出力 TIOCD0 入力* TCLKB 入力* 【注】 *1 MD3～MD0 ＝B'0000 かつIOD3～IOD0＝B'10xx の場合にTIOCD0 入力となります。 *2 TCR_0 ～TCR_2 のいずれかの設定がTPSC2～TPSC0＝B'101 の場合にTCLKB 入力となります。 また、チャネル1、5 を位相計数モードに設定すると、TCLKB 入力となります。 MD3～MD0 B'0000 B'0010 B'0011 IOD3～IOD0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'110 以外 B'110 出力機能 － アウトプット コンペア出力 － － PWM モード 2 出力 【記号説明】x：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-24 2012.09.14

• P12/PO10/TIOCC0/TCLKA TPU の TMDR_0 の MD3～MD0 ビット、TIOR L_0 の IOC3～IOC0 ビット、TCR0 の CCLR2～CCLR0 ビッ トによるTPU チャネル0 の設定、TCR_0～TCR_5 の TPSC2～TPSC0 ビット、PPG の NDERH の NDER10 ビット、およびP12DDR ビットの組み合わせにより、次のように切り替わります。 TPU チャネル 0 の設定 下表（1） 下表（2） P12DDR － 0 1 NDER10 － － 0 1 端子機能 TIOCC0 出力 P12 入力 P12 出力 PO10 出力 TIOCC0 入力* TCLKA 入力* MD3～MD0 B'0000 B'001x B'0010 B'0011 IOC3～IOC0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'101 以外 B'101 出力機能 － アウトプット コンペア出力 － PWM * モード 1 出力 PWM モード 2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、かつIOC3～IOC0＝B'10xx の場合にTIOCC0 入力となります。 *2 TCR_0 ～TCR_5 のいずれかの設定がTPSC2～TPSC0＝B'100 の場合にTCLKA 入力となります。 また、チャネル1、5 を位相計数モードに設定すると、TCLKA 入力となります。 *3 TIOCD0 は出力禁止となります。TMDR0 のBFA＝1 またはBFB＝1 のときは出力禁止で（2）の設定になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-25 2012.09.14

• P11/PO9/TIOCB0 TPU の TMDR_0 の MD3～MD0 ビット、TIORH_0 の IOB3～IOB0 ビット、TCR_0 の CCLR2～CCLR0 ビ ットによるTPU チャネル0 の設定、PPG の NDERH の NDER9 ビット、およびP11DDR ビットの組み合 わせにより、次のように切り替わります。 TPU チャネル 0 の設定 下表（1） 下表（2） P11DDR － 0 1 NDER9 － － 0 1 端子機能 TIOCB0 出力 P11 入力 P11 出力 PO9 出力 TIOCB0 入力* 【注】 * MD3 ～MD0＝B'0000、かつIOB3～IOB0＝B'10xx の場合にTIOCB0 入力となります。 MD3～MD0 B'0000 B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'010 以外 B'010 出力機能 － アウトプット コンペア出力 － － PWM モード 2 出力
• P10/PO8/TIOCA0 TPU の TMDR_0 の MD3～MD0 ビット、TIORH_0 の IOA3～IOA0 ビット、TCR_0 の CCLR2～CCLR0 ビ ットによるTPU チャネル0 の設定、PPG の NDERH の NDER8 ビット、およびP10DDR ビットの組み合 わせにより、次のように切り替わります。 TPU チャネル 0 の設定 下表（1） 下表（2） P10DDR － 0 1 NDER8 － － 0 1 端子機能 TIOCA0 出力 P10 入力 P10 出力 PO8 出力 TIOCA0 入力* MD3～MD0 B'0000 B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'001 以外 B'001 出力機能 － アウトプット コンペア出力 － PWM * モード 1 出力 PWM モード 2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、かつIOA3～IOA0＝B'10xx の場合にTIOCA0 入力となります。 *2 TIOCB0 は出力禁止となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-26 2012.09.14 (2) H8S/2425 グループの端子機能

• P17/PO15/TIOCB2/TCLKD/ SCS0-A TPU の TMDR_2 の MD3～MD0 ビット、TIOR_2 の IOB3～IOB0 ビット、TCR_2 の CCLR1、CCLR0 ビッ トによるTPU チャネル2 の設定、TCR_0、TCR_5 の TPSC2～TPSC0 ビット、PPG の NDERH の NDER15 ビット、SSU の SSCRH のMSS、CSS1、CSS0 ビット、SSCRL の SSUMS ビット、PFCR5 の SCS0S1、SCS0S0 ビット、P17DDR ビットの組み合わせにより、次のように切り替わります。 TPU チャネル 2 の設定 下表（1） 下表（2） － P17DDR － 0 1 1 0* 0 * NDER15 － － 0 1 － P17 入力 P17 出力 PO15 出力TIOCB2 出力 TIOCB2 入力* 端子機能 TCLKD 入力* SCS0-A 入力* SCS0-A 入出力* SCS0-A 出力* 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOB3＝1 の場合にTIOCB2 入力となります。 *2 TCR_0 、TCR_5 のいずれかの設定がTPSC2～TPSC0＝B'111 の場合にTCLKD 入力となります。 また、チャネル2、4 を位相計数モードに設定すると、TCLKD 入力となります。 * 3 SCS0-A 入力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'00 にしてから、その他のレジスタ設定を行 うようにしてください。 * 4 SCS0-A 出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'00 にしてから、その他のレジスタ設定を行 うようにしてください。 *5 SCS0-A 入出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'00 にしてから、その他のレジスタ設定を 行うようにしてください。 *6 SSU 端子を入力として使用する場合はP17DDR＝0 にしてください。 *7 PFCR5 のSCS0S1、SCS0S0＝B'00 以外の場合はSSU の設定をしないでください。 I/O ポート、TP U 端子として使用してください。 MD3～MD0 B'0000、 B'01xx B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード 2 出力 【記号説明】x：Don't care SSUMS 0 1 MSS 0 1 x CSS1 x 0 1 x CSS0 x 0 1 0 1 x 端子状態 SCS 入力 － SCS 入力 SCS 自動入出力 SCS 出力 － 【記号説明】 x ： Don't care －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-27 2012.09.14

• P16/PO14/TIOCA2/SSCK0-A TPU の TMDR_2 の MD3～MD0 ビット、TIOR_2 の IOA3～IOA0 ビット、TCR_2 の CCLR1、CCLR0 ビッ トによるTPU チャネル2 の設定、PPG の NDERH の NDERH14 ビット、SSU の SSCRH のMSS、SCKS ビ ット、SSCRL の SSUMS ビット、PFCR5 の SSCK0S1、SSCK0S0 ビット、P16DDR ビットの組み合わせに より、次のように切り替わります。 TPU チャネル 2 の設定 P16DDR － 0 1 1 0* NDER14 － － 0 1 － P16 入力 P16 出力 PO14 出力 端子機能 TIOCA2 出力 TIOCA2 入力* SSCK0-A 入力 SSCK0-A 出力 MD3～MD0 B'0000、 B'01xx B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'01 以外 B'01 出力機能 － アウトプット コンペア出力 － PWM * モード 1 出力 PWM モード 2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOA3＝1 の場合にTIOCA2 入力となります。 *2 TIOCB2 は出力禁止となります。 * 3 SSCK0-A 入力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'00 にしてから、その他のレジスタ設定 を行うようにしてください。 * 4 SSCK0-A 出力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'00 かつSSUMS、MSS、SCKS=B'x11 にしてから、その他のレジスタ設定を行うようにしてください。 *5 SSU 端子を入力として使用する場合はP16DDR＝0 にしてください。 *6 PFCR5 のSSCK0S1、SSCK0S0＝B'00 以外の場合はSSU の設定をしないでください。 I/O ポート、TPU 端子、EXDMAC 端子として使用してください。 SSUMS 0 1 MSS 0 1 0 1 SCKS 0 1 0 1 0 1 0 1 端子状態 － SSCK 入力 － SSCK 出力 － SSCK 入力 － SSCK 出力 【記号説明】 －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-28 2012.09.14

• P15/ DACK1/DACK3/PO13/TIOCB1/TCLKC/SSI0-A DMAC の MDLCFGCR の DMCOMMD ビット、DMABCRH の SAE1 ビット、DMAECRS1 の SAE ビット、 TPU の TMDR_1 の MD3～MD0 ビット、TIOR_1 の IOB3～IOB0 ビット、TCR_1 の CCLR1、CCLR0 ビッ トによるTPU チャネル1 の設定、TCR_0、TCR_2、TCR_4、TCR_5 のTPSC2～TPSC0 ビット、PPG のNDERH の NDER13 ビット、SSU の SSCRH のMSS、BIDE ビット、SSCRL の SSUMS ビット、SSER の TE、RE ビット、PFCR5 の SSI0S1、SSI0S0 ビット、P15DDR ビットの組み合わせにより、次のように切り替わり ます。 DMCOMMD － 0 1 － SAE1 0 － 1 － SAE 0 1 － － TPU チャネル1 の設定 P15DDR － 0 1 1 － － 0 *5 － P15 入力 P15 出力 PO13 出力 DACK1 出力 DACK3 出力 TIOCB1 出力 TIOCB1 入力*1 端子機能 TCLKC 入力*2 SSI0-A 入力*3*6 SSI0-A 出力*4*6 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOB3～IOB0＝B'10xx の場合にTIOCB1 入力となります。 *2 TCR_0 、TCR_2 のいずれかの設定がTPSC2～TPSC0＝B'111 またはTCR_4、TCR_5 のいずれかの設定がTPSC2 ～TPSC0＝B'101 の場合にTCLKC 入力となります。 また、 チャネル2、4 を位相計数モードに設定すると、TCLKC 入力となります。 *3 SSI0-A 入力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'00 にしてから、その他のレジスタ設定を行う ようにしてください。 *4 SSI0-A 出力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'00 にしてから、その他のレジスタ設定を行う ようにしてください。 * 5 SSU 端子を入力として使用する場合はP15DDR＝0 にしてください。 *6 PFCR5 のSSI0S1、SSI0S0＝B'00 以外の場合はSSU の設定をしないでください。 I/O ポート、TPU 端子、DMAC 端子として使用してください。 MD3～MD0 B'0000 、B'01xx B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード 2 出力 【記号説明】x：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-29 2012.09.14 SSU の 設定 SSUMS 0 0 1 *1 BIDE 0 1 *2 0 MSS 0 1 0 1 0 1 TE 0 1 0 1 0 1 0 1 0 1 0 1 RE 0 1 0 1 1 0 1 1 0 1 0 1 0 1 1 0 1 端子状態 － － SSI 出力 SSI 出力 SSI 入力 － SSI 入力 － － － － SSI 入力 － SSI 入力 SSI 入力 － SSI 入力 【記号説明】 －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。 *1 SSU のSSUMS＝1 の場合、BIDE＝1 にセットしないでください。 *2 BIDE ＝1（双方向モード）の場合はTE＝RE＝1 としないでください。

• P14/ DACK0/DACK1/PO12/TIOCA1/SSO0-A DMAC のWDLCFGCR の DMCOMMD ビット、DMABCRH の SAE0 ビット、DMAECRS0 の SAE ビット、 TPU の TMDR_1 の MD3～MD0 ビット、TIOR_1 の IOA3～IOA0 ビット、TCR_1 の CCLR1、CCLR0 ビッ トによるTPU チャネル1 の設定、PPG の NDERH の NDER12 ビット、SSU の SSCRH のMMS、BIDE ビ ット SSCRL の SSUMS ビット、SSER の TE、RE ビット PFCR5 の SSO0S1、SSO0S0 ビット、P14DDR ビ ットの組み合わせにより、次のように切り替わります。 DMCOMMD － 0 1 － SAE0 0 － 1 － SAE 0 1 － － TPU チャネル 1 の設定 下表（1） 下表（2） － － P14DDR － 0 1 1 － 0 * NDER12 － － 0 1 － － 端子機能 TIOCA1 出力 P14 入力 P14 出力 PO12 出力 DACK0 出力 DACK1 出力 TIOCA1 入力* SSO0-A 入力* SSO0-A 出力* MD3～MD0 B'0000 、B'01xx B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR1、CCLR0 － － － － B'01 以外 B'01 出力機能 － アウトプット コンペア出力 － PWM * モード 1 出力 PWM モード 2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOA3～IOA0＝B'10xx の場合にTIOCA1 入力となります。 *2 TIOCB1 は出力禁止となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-30 2012.09.14 *3 SSO0-A 入力として使用する場合は、PFCR5 のSSO0S1、SSO0S0=B'00 にしてから、その他のレジスタ設定を 行うようにしてください。 *4 SSO0-A 出力として使用する場合は、PFCR5 のSSO0S1、SSO0S0=B'00 にしてから、その他のレジスタ設定を 行うようにしてください。 *5 SSU 端子を入力として使用する場合はP14DDR＝0 にしてください。 *6 PFCR5 のSSO0S1、SSO0S0＝B'00 以外の場合はSSU の設定をしないでください。 I/O ポート、TPU 端子、DMAC 端子として使用してください。 SSU の設 定 SSUMS 0 0 1*1 BIDE 0 1* 2 0 MSS 0 1 0 1 0 1 TE 0 1 0 1 0 1 0 1 0 1 0 1 RE 0 1 0 1 1 0 1 1 0 1 0 1 0 1 1 0 1 端子状態 － SSO 入力 － SSO 入力 － SSO 出力 SSO 出力 SSO 入力 SSO 出力 SSO 入力 SSO 出力 － SSO 出力 SSO 出力 － SSO 出力 SSO 出力 【記号説明】 －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。 *1 SSU のSSUMS＝1 の場合、BIDE＝1 にセットしないでください。 *2 BIDE ＝1（双方向モード）の場合はTE＝RE＝1 としないでください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-31 2012.09.14

• P13/ TEND1/TEND3/TEND5/PO11/TIOCD0/TCLKB DMAC の MDLCFGCR の DMCOMMD ビット、DRSEL の RSEL5、RSEL3、RSEL2 ビット、DMATCR の TEE1 ビット、DMAECRS1 の TEE ビット、DMAECRF5 の TEE ビット、TPU の TMDR_0 の MD3～MD0 ビット、TIORL_0 の IOD3～IOD0 ビット、TCR_0 の CCLR2～CCLR0 ビットによるTPU チャネル0 の設 定、TCR_0～TCR_2 の TPSC2～TPSC0 ビット、PPG の NDERH の NDER11 ビット、PFCR3 の DMA_SEL1 ビット、およびP13DDR ビットの組み合わせにより、次のように切り替わります。 P13DDR － 0 1 － － － 端子機能 TIOCD0 出力 P13 入力 P13 出力 PO11 出力 TEND1 出力 TEND3 出力 TEND5 出力 TIOCD0 入力* TCLKB 入力* 【注】 *1 MD3～MD0 ＝B'0000 かつIOD3～IOD0＝B'10xx の場合にTIOCD0 入力となります。 *2 TCR_0 ～TCR_2 のいずれかの設定がTPSC2～TPSC0＝B'101 の場合にTCLKB 入力となります。 また、チャネル1、5 を位相計数モードに設定すると、TCLKB 入力となります。 MD3～MD0 B'0000 B'0010 B'0011 IOD3～IOD0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'110 以外 B'110 出力機能 － アウトプット コンペア出力 － － PWM モード 2 出力 【記号説明】x：Don't care DMCOMMD 1 0 RESEL5、 RSEL3、RSEL2 B'000 B'100 B'01x x TEE1 x 0 1 0 1 x DMA_SEL1 x x x x x 0 1 DMAECRS1.TEE x x x x x 0 1 x DMAECRF5.TEE x x x x x x x 0 1 出力機能 － － TEND5 出力 － TEND3 出力 － TEND1 出力 － TEND5 出力 【記号説明】－：DMAC として端子機能を用いない（I/O ポートとして使用可能） x ：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-32 2012.09.14

• P12/ TEND0/TEND1/TEND4/PO10/TIOCC0/TCLKA DMAC の MDLCFGR の COMMD ビット、DRSEL の RSEL4、RSEL1、RESEL0 ビット、DMATCR の TEE0 ビット、DMAECRS0 の TEE ビット、DMAECRF4 の TEE ビット、TPU の TMDR_0 の MD3～MD0 ビット、 TIORL_0 の IOC3～IOC0 ビット、TCR0 の CCLR2～CCLR0 ビットによるTPU チャネル0 の設定、TCR_0 ～TCR_5 の TPSC2～TPSC0 ビット、PPG の NDERH の NDER10 ビット、PFCR3 の DMA_SEL0 ビット、 および P12DDR ビットの組み合わせにより、次のように切り替わります。 TPU チャネル0 の 設定 P12DDR － 0 1 － － － 端子機能 P12 入力 P12 出力 PO10 出力 TEND0 出力 TEND1 出力 TEND4 出力 TIOCC0 出力 TIOCC0 入力*1 TCLKA 入力*2 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOC3～IOC0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'101 以外 B'101 出力機能 － アウトプット コンペア出力 － PWM *3 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、かつIOC3～IOC0＝B'10xx の場合にTIOCC0 入力となります。 *2 TCR_0 ～TCR_5 のいずれかの設定がTPSC2～TPSC0＝B'100 の場合にTCLKA 入力となります。 また、チャネル1、5 を位相計数モードに設定すると、TCLKA 入力となります。 *3 TIOCD0 は出力禁止となります。TMDR_0 のBFA＝1 またはBFB＝1 のときは出力禁止で（2）の設定になります。 DMCOMMD 1 0 RESEL4、 RSEL1、RSEL0 B'000 B'100 B'01x x TEE0 x 0 1 0 1 x DMA_SEL0 x x x x x 0 1 DMAECRS0.TEE x x x x x 0 1 x DMAECRF4.TEE x x x x x x x 0 1 出力機能 － － TEND4 出力 － TEND1 出力 － TEND0 出力 － TEND4 出力 【記号説明】－：SSU として端子を用いない（I/O ポートとして使用可能） x ：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-33 2012.09.14

• P11/ DREQ1/DREQ3/DREQ5/PO9/TIOCB0 DMAC の MDLCFGCR の DMCOMMD ビット、TPU のTMDR_0 のMD3～MD0 ビット、TIORH_0 の IOB3 ～IOB0 ビット、TCR_0 のCCLR2～CCLR0 ビットによるTPU チャネル0 の設定、PPG のNDERH のNDER9 ビット、およびP11DDR ビットの組み合わせにより、次のように切り替わります。 TPU チャネル0 の設定 下表（1） 下表（2） P11DDR － 0 1 NDER9 － － 0 1 端子機能 TIOCB0 出力 P11 入力 P11 出力 PO9 出力 TIOCB0 入力*1 DREQ1 入力*3 DREQ3 入力*2 DREQ5 入力 【注】 *1 MD3～MD0 ＝B'0000、かつIOB3～IOB0＝B'10xx の場合にTIOCB0 入力となります。 *2 MDLCFGCR のDMCOMMD ビットが1 のときDREQ3 入力になります。 *3 MDLCFGCR のDMCOMMD ビットが0 のときDREQ1 入力になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-34 2012.09.14 MD3～MD0 B'0000 B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'010 以外 B'010 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力

• P10/ DREQ0/DREQ1/DREQ4/PO8/TIOCA0 DMAC の MDLCFGCR の DMCOMMD ビット、TPU の TMDR_0 のMD3～MD0 ビット、TIORH_0 の IOA3 ～IOA0 ビット、TCR_0 のCCLR2～CCLR0 ビットによるTPU チャネル0 の設定、PPG のNDERH のNDER8 ビット、およびP10DDR ビットの組み合わせにより、次のように切り替わります。 TPU チャネル 0 の設定 下表（1） 下表（2） P10DDR － 0 1 NDER8 － － 0 1 端子機能 TIOCA0 出力 P10 入力 P10 出力 PO8 出力 TIOCA0 入力* DREQ0 入力* DREQ1 入力* DREQ4 入力 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'001 以外 B'001 出力機能 － アウトプット コンペア出力 － PWM * モード 1 出力 PWM モード 2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、かつIOA3～IOA0＝B'10xx の場合にTIOCA0 入力となります。 * 2 TIOCB0 は出力禁止となります。 *3 MDLCFGCR のDMCOMMD ビットが1 のときDREQ1 入力になります。 *4 MDLCFGCR のDMCOMMD ビットが0 のときDREQ0 入力になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-35 2012.09.14 11.2 ポート 2 ポート 2 は 8 ビットの兼用入出力ポートです。ポート2 には以下のレジスタがあります。ポートファンクシ ョンコントロールレジスタについては「11.18 ポートファンクションコントロールレジスタ」を参照してく ださい。

• ポート2データディレクションレジスタ（P2DDR）
• ポート2データレジスタ（P2DR）
• ポート2レジスタ（PORT2）
• ポート2オープンドレインコントロールレジスタ（P2ODR）
• ポートファンクションコントロールレジスタ3（PFCR3） 11.2.1 ポート 2 データディレクションレジスタ（P2DDR） P2DDR は、ポート 2 の入出力をビットごとに指定します。リードは無効です。リードすると不定値が読み 出されます。 ビット ビット名 初期値 R/W 説 明

7 P27DDR 0 W

6 P26DDR 0 W

5 P25DDR 0 W

4 P24DDR 0 W

3 P23DDR 0 W

2 P22DDR 0 W

汎用入出力ポートの機能が選択されているとき、 このビットを1 にセットす ると対応する端子は出力ポートとなり、0 にクリアすると入力ポートになり ます。

1 P21DDR 0 W

0 P20DDR 0 W

11.2.2 ポート 2 データレジスタ（P2DR） P2DR は、ポート2 の出力データを格納します。 ビット ビット名 初期値 R/W 説 明

7 P27DR 0 R/W 汎用入出力ポートとして使用する端子の出力データを格納します。

6 P26DR 0 R/W

5 P25DR 0 R/W

4 P24DR 0 R/W

3 P23DR 0 R/W

2 P22DR 0 R/W

1 P21DR 0 R/W

0 P20DR 0 R/W

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-36 2012.09.14 11.2.3 ポート 2 レジスタ（PORT2） PORT2 は、ポート2 の端子の状態を反映します。ライトは無効です。 ビット ビット名 初期値 R/W 説 明

7 P27 ―* R

6 P26 ―* R

5 P25 ―* R

4 P24 ―* R

3 P23 ―* R

2 P22 ―* R

このレジスタをリードすると、P2DDR がセットされているビットは、P2DR の値がリードされます。P2DDR がクリアされているビットは端子の状態が リードされます。

1 P21 ―* R

0 P20 ―* R

【注】 * P27～P20 端子の状態により決定されます。 11.2.4 ポート 2 オープンドレインコントロールレジスタ（P2ODR） P2ODR は、ポート 2 の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明

7 P27ODR 0 R/W

6 P26ODR 0 R/W

5 P25ODR 0 R/W

4 P24ODR 0 R/W

3 P23ODR 0 R/W

2 P22ODR 0 R/W

1 P21ODR 0 R/W

0 P20ODR 0 R/W

このビットを1 にセットすると対応する端子はNMOS オープンドレイン出 力となり、0 にクリアするとCMOS 出力になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-37 2012.09.14 11.2.5 端子機能 ポート 2 は、PPG の出力端子、TPU の入出力端子、割り込み入力端子（H8S/2427 グループ、H8S/2427R グ ループ）、8 ビットタイマの入出力端子（H8S/2425 グループ）、I2C 入出力端子、バス制御入力端子と兼用に なっています。レジスタの設定値と端子の関係は以下のとおりです。 (1) H8S/2427 グループ、H8S/2427R グループの端子機能

• P27/PO7/TIOCB5/ IRQ15-B/SCL2 TPU の TMDR_5 の MD3～MD0 ビット、TIOR_5 の IOB3～IOB0 ビット、TCR_5 の CCLR1、CCLR0 ビッ トによるTPU チャネル5 の設定、PPG のNDERL のNDER7 ビット、I2C のICCRA_2 のICE ビット、P27DDR ビットおよび割り込みコントローラのITSR の ITS15 の組み合わせにより、次のように切り替わります。 ICE 0 1 TPU チャネル5 の設定 下表（1） 下表（2） － P27DDR － 0 1 1 － NDER7 － － 0 1 － 端子機能 TIOCB5 出力 P27 入力 P27 出力 PO7 出力 SCL2 入出力*3 TIOCB5 入力*1 IRQ15-B 割り込み入力*2 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOB3＝1 の場合にTIOCB5 入力となります。 *2 ITSR のITS15 ビットが1 のときIRQ15-B 入力となります。 *3 P27ODR に関係なくNMOS オープンドレイン出力になります。 MD3～MD0 B'0000 、B'01xx B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-38 2012.09.14

• P26/PO6/TIOCA5/ IRQ14-B/SDA2/ADTRG1 TPU の TMDR_5 の MD3～MD0 ビット、TIOR_5 の IOA3～IOA0 ビット、TCR_5 の CCLR1、CCLR0 ビッ トによるTPU チャネル5 の設定、PPG の NDERL の NDER6 ビット、ADC のADCR_1 の TRGS1 ビット、 TRGS0 ビット、EXTRGS ビット、I2C の ICCRA_2 の ICE ビット、P26DDR ビットおよび割り込みコント ローラのITSR の ITS14 ビットの組み合わせにより、次のように切り替わります。 ICE 0 1 TPU チャネル5 の設定 下表（1） 下表（2） － P26DDR － 0 1 1 － NDER6 － － 0 1 － 端子機能 TIOCA5 出力 P26 入力 P26 出力 PO6 出力 SDA2 入出力*5 TIOCA5 入力*1 IRQ14-B 割り込み入力*2 ADTRG1 入力*4 MD3～MD0 B'0000 、B'01xx B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR1、CCLR0 － － － － B'01 以外 B'01 出力機能 － アウトプット コンペア出力 － PWM *3 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOA3＝1 の場合にTIOCA5 入力となります。 *2 ITSR のITS14 ビットが1 のときIRQ14-B 入力となります。 *3 TIOCB5 は出力禁止となります。 *4 EXTRGS=0 、TRGS1＝TRGS0＝1 のときADTRG1 入力となります。 *5 P26ODR に関係なくNMOS オープンドレイン出力になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-39 2012.09.14

• P25/PO5-A/TIOCB4-A/ IRQ13-B/WAIT-B 動作モードとEXPE ビット、バスコントローラのBCR の WAITE ビット、TPU の TMDR_4 の MD3～MD0 ビット、TIOR_4 の IOB3～IOB0 ビット、TCR_4 の CCLR1、CCLR0 ビットによるTPU チャネル4 の設定、 PPG の NDERL の NDER5 ビット、PFCR3 の PPGS、TPUS、PFCR4 の WAITS ビット、P25DDR ビットお よび割り込みコントローラのITSR の ITS13 ビットの組み合わせにより、次のように切り替わります。 WAITE 0 1 TPU チャネル4 の設定 P25DDR － 0 1 1 － NDER5 － － 0 1 － 端子機能 TIOCB4-A 出力*4 P25 入力 P25 出力 PO5-A 出力*3 WAIT-B 入力*5 TIOCB4-A 入力*1*4 IRQ13-B 割り込み入力*2 WAITE － TPU チャネル4 の設定 下表（1） 下表（2） P25DDR － 0 0 1 NDER5 － － － 0 P25 入力 P25 出力 PO5-A 出力*3 TIOCB4-A 出力*4 TIOCB4-A 入力*1*4 端子機能 IRQ13-B 割り込み入力*2 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOB3～IOB0＝B'10xx の場合にTIOCB4-A 入力となります。 *2 ITSR のITS13 ビットが1 のときIRQ13-B 入力となります。 * 3 PO5-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *4 TIOCB4-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他のレジスタ設定を行うようにし てください。 *5 PFCR4 のWAITS＝1 の場合にWAIT-B 入力となります。0 とした場合はWAIT-B 入力として使用できません。 MD3～MD0 B'0000 、B'01xx B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-40 2012.09.14

• P24/ IRQ12-B/PO4-A/TIOCA4-A/RxD4-A TPU の TMDR_4 の MD3～MD0 ビット、TIOR_4 の IOA3～IOA0 ビット、TCR_4 の CCLR1、CCLR0 ビッ トによるTPU チャネル4 の設定、PPG の NDERL の NDER4 ビット、SCI の SCR_4 の RE ビット、PFCR3 の PPGS、TPUS ビット、PFCR4 の RXD4S ビット、P24DDR ビット、 割り込みコントローラのITSR の ITS12 ビットの組み合わせにより、次のように切り替わります。 TPU チャネル4 の設定 下表（1） 下表（2） RE － 0 1 P24DDR － 0 1 － NDER4 － － 0 1 － 端子機能 TIOCA4-A 出力*5 P24 入力 P24 出力 PO4-A 出力*4 RxD4-A 入力*6 TIOCA4-A 入力*1*5 IRQ12-B 割り込み入力*2 MD3～MD0 B'0000 、B'01xx B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR1、CCLR0 － － － － B'01 以外 B'01 出力機能 － アウトプット コンペア出力 － PWM *3 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOA3～IOA0＝B'10xx の場合にTIOCA4-A 入力となります。 *2 ITSR のITS12 ビットが1 のときIRQ12-B 入力となります。 *3 TIOCB4 は出力禁止となります。 * 4 PO4-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *5 TIOCA4-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他のレジスタ設定を行うようにし てください。 *6 RxD4-A 入力として使用する場合は、PFCR4 のRXD4S=0 にしてから、その他のレジスタ設定を行うようにして ください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-41 2012.09.14

• P23/ IRQ11-B/PO3-A/TIOCD3-A/TxD4-A TPU の TMDR_3 の MD3～MD0 ビット、TIORL_3 の IOD3～IOD0 ビット、TCR_3 の CCLR2～CCLR0 ビ ットによるTPU チャネル3 の設定、PPG の NDERL の NDER3 ビット、SCI の SCR_4 の TE ビット、PFCR3 の PPGS、TPUS ビット、PFCR4 の TXD4S ビット、P23DDR ビットおよび割り込みコントローラのITSR の ITS11 ビットの組み合わせにより、次のように切り替わります。 TPU チャネル3 の設定 下表（1） 下表（2） TE － 0 1 P23DDR － 0 1 － NDER3 － － 0 1 － 端子機能 TIOCD3-A 出力*4 P23 入力 P23 出力 PO3-A 出力*3 TxD4-A 出力*5 TIOCD3-A 入力*1*4 IRQ11-B 割り込み入力*2 【注】 *1 MD3～MD0 ＝B'0000、かつIOD3～IOD0＝B'10xx の場合にTIOCD3-A 入力となります。 *2 ITSR のITS11 ビットが1 のときIRQ11-B 入力となります。 * 3 PO3-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *4 TIOCD3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他のレジスタ設定を行うようにし てください。 *5 TxD4-A 出力として使用する場合は、PFCR4 のTXD4S=0 にしてから、その他のレジスタ設定を行うようにしてく ださい。 MD3～MD0 B'0000 B'0010 B'0011 IOD3～IOD0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'110 以外 B'110 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-42 2012.09.14

• P22/ IRQ10-B/PO2-A/TIOCC3-A TPU の TMDR_3 の MD3～MD0 ビット、TIORL_3 の IOC3～IOC0 ビット、TCR_3 の CCLR2～CCLR0 ビ ットによるTPU チャネル3 の設定、PPG の NDERL の NDER2 ビット、PFCR3 の PPGS、TPUS ビット、 P22DDR ビットおよび割り込みコントローラのITSR の ITS10 ビットの組み合わせにより、次のように切 り替わります。 TPU チャネル3 の設定 下表（1） 下表（2） P22DDR － 0 1 NDER2 － － 0 1 端子機能 TIOCC3-A 出力*5 P22 入力 P22 出力 PO2-A 出力*4 TIOCC3-A 入力*1*5 IRQ10-B 割り込み入力*2 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOC3～IOC0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'101 以外 B'101 出力機能 － アウトプット コンペア出力 － PWM *3 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、かつIOC3～IOC0＝B'10xx の場合にTIOCC3-A 入力となります。 *2 ITSR のITS10 ビットが1 のときIRQ10-B 入力となります。 *3 TIOCD3 は出力禁止となります。TMDR_3 のBFA＝1 またはBFB＝1 のときは出力禁止で（2）の設定になります。 * 4 PO2-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *5 TIOCC3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他のレジスタ設定を行うようにし てください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-43 2012.09.14

• P21/ IRQ9-B/PO1-A/TIOCB3-A TPU の TMDR_3 の MD3～MD0 ビット、TIOR H_3 の IOB3～IOB0 ビット、TCR_3 の CCLR2～CCLR0 ビ ットによるTPU チャネル3 の設定、PPG の NDERL の NDER1 ビット、PFCR3 の PPGS、TPUS ビット、 P21DDR ビットおよび割り込みコントローラのITSR の ITS9 ビットの組み合わせにより、 次のように切り 替わります。 TPU チャネル3 の設定 下表（1） 下表（2） P21DDR － 0 1 NDER1 － － 0 1 端子機能 TIOCB3-A 出力*4 P21 入力 P21 出力 PO1-A 出力*3 TIOCB3-A 入力*1*4 IRQ9-B 割り込み入力*2 【注】 *1 MD3～MD0 ＝B'0000、かつIOB3～IOB0＝B'10xx の場合にTIOCB3-A 入力となります。 *2 ITSR のITS9 ビットが1 のときIRQ9-B 入力となります。 * 3 PO1-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *4 TIOCB3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他のレジスタ設定を行うようにし てください。 MD3～MD0 B'0000 B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'010 以外 B'010 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-44 2012.09.14

• P20/PO0-A/TIOCA3-A/ IRQ8-B TPU の TMDR_3 の MD3～MD0 ビット、TIORH_3 の IOA3～IOA0 ビット、TCR_3 の CCLR2～CCLR0 ビ ットによるTPU チャネル3 の設定、PPG の NDERL の NDER0 ビット、PFCR3 の PPGS、TPUS、P20DDR ビットおよび割り込みコントローラのITSR の ITS8 ビットの組み合わせにより、 次のように切り替わりま TPU チャネル3 の設定 下表（1） 下表（2） P20DDR － 0 1 NDER0 － － 0 1 端子機能 TIOCA3-A 出力*5 P20 入力 P20 出力 PO0-A 出力*4 TIOCA3-A 入力*1*5 IRQ8-B 割り込み入力*2 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、 B'0100、B'1xxx B'0001～ B'0011 B'0101～ B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'001 以外 B'001 出力機能 － アウトプット コンペア出力 － PWM *3 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、かつIOA3～IOA0＝B'10xx の場合にTIOCA3-A 入力となります。 *2 ITSR のITS8 ビットが1 のときIRQ8-B 入力となります。 *3 TIOCB3 は出力禁止となります。 * 4 PO0-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *5 TIOCA3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他のレジスタ設定を行うようにし てください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-45 2012.09.14 (2) H8S/2425 グループの端子機能

• P27/PO7/TIOCB5/SCL2 TPU の TMDR_5 の MD3～MD0 ビット、TIOR_5 の IOB3～IOB0 ビット、TCR_5 の CCLR1、CCLR0 ビッ トによるTPU チャネル5 の設定、PPG のNDERL のNDER7 ビット、I2C のIICRA_2 のICE ビット、P27DDR ビットの組み合わせにより、次のように切り替わります。 ICE 0 1 TPU チャネル5 の設定 下表（1） 下表（2） － P27DDR － 0 1 1 － NDER7 － － 0 1 － 端子機能 TIOCB5 出力 P27 入力 P27 出力 PO7 出力 SCL2 入出力*2 TIOCB5 入力*1 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOB3＝1 の場合にTIOCB5 入力となります。 *2 P27ODR に関係なくNMOS オープンドレイン出力になります。 MD3～MD0 B'0000 、B'01xx B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-46 2012.09.14

• P26/PO6/TIOCA5/SDA2/ ADTRG1 TPU の TMDR_5 の MD3～MD0 ビット、TIOR_5 の IOA3～IOA0 ビット、TCR_5 の CCLR1、CCLR0 ビッ トによるTPU チャネル5 の設定、PPG の NDERL の NDER6 ビット、ADC のADCR_1 の TRGS1 ビット、 TRGS0 ビット、EXTRGS ビット、I2C の ICCRA_2 の ICE ビット、P26DDR ビットの組み合わせにより、 次のように切り替わります。 ICE 0 1 TPU チャネル5 の設定 下表（1） 下表（2） － P26DDR － 0 1 1 － NDER6 － － 0 1 － P26 入力 P26 出力 PO6 出力 TIOCA5 出力 TIOCA5 入力 SDA2 入出力*4 端子機能 ADTRG1 入力*3 MD3～MD0 B'0000 、B'01xx B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR1、CCLR0 － － － － B'01 以外 B'01 出力機能 － アウトプット コンペア出力 － PWM *2 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOA3＝1 の場合にTIOCA5 入力となります。 *2 TIOCB5 は出力禁止となります。 *3 EXTRGS=0 、TRGS1＝TRGS0＝1 のときADTRG1 入力となります。 *4 P26ODR に関係なくNMOS オープンドレイン出力になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-47 2012.09.14

• P25/ WAIT-B/PO5-A/TIOCB4-A/TMO1-A 動作モードとEXPE ビット、バスコントローラBCR の WAITE ビット、TPU の TMDR_4 の MD3～MD0 ビット、TIOR_4 の IOB3～IOB0 ビット、TCR_4 の CCLR1、CCLR0 ビットによるTPU チャネル4 の設定、 8 ビットタイマのTCSR_1 のOS3～OS0 ビット、PPG のNDERL のNDER5 ビット、PFCR3 のPPGS、TPUS、 TMRS ビット、PFCR4 の WAITS ビット、P25DDR ビットの組み合わせにより、次のように切り替わりま WAITE 0 1 TPU チャネル4 の設定 下表（1） 下表（2） － OS3～OS0 － すべてが0 いずれかが1 － P25DDR － 0 1 1 － － NDER5 － － 0 1 － － P25 入力 P25 出力 PO5-A 出力*2 TMO1-A 出力*4 WAIT-B 入力*5端子機能 TIOCB4-A 出力*3 TIOCB4-A 入力*1*3 WAITE － TPU チャネル4 の 設定 下表（1） 下表（2） OS3～OS0 － すべてが0 いずれかが1 P25DDR － 0 1 1 － NDER5 － － 0 1 － 端子機能 TIOCB4-A 出力*3 P25 入力 P25 出力 PO5-A 出力*2 TMO1-A 出力*4 TIOCB4-A 入力*1*3 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOB3～IOB0＝B'10xx の場合にTIOCB4-A 入力となります。 *2 PO5-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *3 TIOCB4-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他のレジスタ設定を行うようにし てください。 *4 TMO1-A 出力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他のレジスタ設定を行うようにしてく ださい。 *5 PFCR4 のWAITS＝1 の場合にWAIT-B 入力となります。0 とした場合はWAIT-B 入力として使用できません。 MD3～MD0 B'0000 、B'01xx B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-48 2012.09.14

• P24/PO4-A/TIOCA4-A/TMO0-A/RxD4-A 8 ビットタイマのTCSR_0 の OS3～OS0 ビット、TPU の TMDR_4 の MD3～MD0 ビット、TIOR_4 の IOA3 ～IOA0 ビット、TCR_4 のCCLR1、CCLR0 ビットによるTPU チャネル 4 の設定、PPG の NDERL の NDER4 ビット、SCI の SCR_4 のRE ビット、PFCR3 の PPGS、TPUS、TMRS ビット、PFCR4 の RXD4S ビットお よび P24DDR ビットの組み合わせにより、次のように切り替わります。 TPU チャネル4 の設定 下表（1） 下表（2） OS3～OS0 － すべてが0 いずれかが1 RE － 0 1 － P24DDR － 0 1 1 － － NDER4 － － 0 1 － － 端子機能 TIOCA4-A 出力*4 P24 入力 P24 出力 PO4-A 出力*3 RxD4-A 入力*6 TMO0-A 出力*5 TIOCA4-A 入力*1*4 MD3～MD0 B'0000 、B'01xx B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR1、CCLR0 － － － － B'01 以外 B'01 出力機能 － アウトプット コンペア出力 － PWM *2 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOA3～IOA0＝B'10xx の場合にTIOCA4-A 入力となります。 *2 TIOCB4 は出力禁止となります。 *3 PO4-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *4 TIOCA4-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他のレジスタ設定を行うようにし てください。 *5 TMO0-A 出力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他のレジスタ設定を行うようにしてく ださい。 *6 RxD4-A 入力として使用する場合は、PFCR4 のRXD4S=0 にしてから、その他のレジスタ設定を行うようにして ください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-49 2012.09.14

• P23/PO3-A/TIOCD3-A/TMCI1-A/TxD4-A TPU の TMDR_3 の MD3～MD0 ビット、TIORL_3 の IOD3～IOD0 ビット、TCR_3 の CCLR2～CCLR0 ビ ットによるTPU チャネル3 の設定、PPG の NDERL の NDER3 ビット、SCI の SCR_4 の TE ビット、PFCR3 の PPGS、TPUS ビット、TMRS ビット、PFCR4 の TXD4S ビットおよびP23DDR ビットの組み合わせに より、次のように切り替わります。 TPU チャネル3 の設定 下表（1） 下表（2） TE － 0 1 P23DDR － 0 1 1 － NDER3 － － 0 1 － 端子機能 TIOCD3-A 出力*4 P23 入力 P23 出力 PO3-A 出力*3 TxD4-A 出力*6 TIOCD3-A 入力*1*4 TMCI1-A 入力*2*5 【注】 *1 MD3～MD0 ＝B'0000、かつIOD3～IOD0＝B'10xx の場合にTIOCD3-A 入力となります。 *2 TMR の外部クロック入力端子として使用する場合は、PFCR3 のTMRS ビットを0 としてから、TCR_1 のCKS2 ～CKS0 ビットで外部クロックを選択します。 *3 PO3-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *4 TIOCD3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他のレジスタ設定を行うようにし てください。 *5 TMCI1-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他のレジスタ設定を行うようにして ください。 *6 TxD4-A 出力として使用する場合は、PFCR4 のTXD4S=0 にしてから、その他のレジスタ設定を行うようにしてく ださい。 MD3～MD0 B'0000 B'0010 B'0011 IOD3～IOD0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'110 以外 B'110 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-50 2012.09.14

• P22/PO2-A/TIOCC3-A/TMCI0-A TPU の TMDR_3 の MD3～MD0 ビット、TIORL_3 の IOC3～IOC0 ビット、TCR_3 の CCLR2～CCLR0 ビ ットによるTPU チャネル3 の設定、PPG の NDERL の NDER2 ビット、PFCR3 の PPGS、TPUS ビット、 TMRS ビットおよびP22DDR ビットの組み合わせにより、次のように切り替わります。 TPU チャネル3 の設定 下表（1） 下表（2） P22DDR － 0 1 NDER2 － － 0 1 端子機能 TIOCC3-A 出力*5 P22 入力 P22 出力 PO2-A 出力*2*4 TIOCC3-A 入力*1*5 TMCI0-A 入力*2*6 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOC3～IOC0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'101 以外 B'101 出力機能 － アウトプット コンペア出力 － PWM *3 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、かつIOC3～IOC0＝B'10xx の場合にTIOCC3-A 入力となります。 *2 TMR の外部クロック入力端子として使用する場合は、PFCR3 のTMRS ビットを0 としてから、TCR_0 のCKS2 ～CKS0 ビットで外部クロックを選択します。 *3 TIOCD3 は出力禁止となります。TMDR_3 のBFA＝1 またはBFB＝1 のときは出力禁止で（2）の設定になります。 * 4 PO2-A 出力として使用する場合は、PFCR3 のPPGS＝0 にしてから、その他のレジスタ設定を行うようにしてく ださい。 *5 TIOCC3-A 入出力として使用する場合は、PFCR3 のTPUS＝0 にしてから、 その他のレジスタ設定を行うようにし てください。 *6 TMCI0-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他のレジスタ設定を行うようにして ください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-51 2012.09.14

• P21/PO1-A/TIOCB3-A/TMRI1-A TPU の TMDR_3 の MD3～MD0 ビット、TIORH_3 の IOB3～IOB0 ビット、TCR_3 の CCLR2～CCLR0 ビ ットによるTPU チャネル3 の設定、PPG の NDERL の NDER1 ビット、PFCR3 の PPGS、TPUS、TMRS ビットおよびP21DDR ビットの組み合わせにより、次のように切り替わります。 TPU チャネル3 の設定 下表（1） 下表（2） P21DDR － 0 1 NDER1 － － 0 1 端子機能 TIOCB3-A 出力*4 P21 入力 P21 出力 PO1-A 出力*3 TIOCB3-A 入力*1*4 TMRI1-A 入力*2*5 【注】 *1 MD3～MD0 ＝B'0000、かつIOB3～IOB0＝B'10xx の場合にTIOCB3-A 入力となります。 *2 TMR のカウンタリセットとして使用する場合は、PFCR3 のTMRS ビットを0 としてから、TCR_1 のCCLR1、 CCLR0 ビットとTCCR_1 のTMRIS ビットで外部リセットを選択します。 *3 PO1-A 出力して使用する場合は、PFCR3 のPPGS=0 にしてから、その他のレジスタ設定を行うようにしてくださ *4 TIOCB3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他のレジスタ設定を行うようにし てください。 *5 TMRI1-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他のレジスタ設定を行うようにして ください。 MD3～MD0 B'0000 B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'010 以外 B'010 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-52 2012.09.14

• P20/PO0-A/TIOCA3-A/TMRI0-A TPU の TMDR_3 の MD3～MD0 ビット、TIORH_3 の IOA3～IOA0 ビット、TCR_3 の CCLR2～CCLR0 ビ ットによるTPU チャネル3 の設定、PPG の NDERL の NDER0 ビット、PFCR3 の PPGS、TPUS、TMRS ビットおよびP20DDR ビットの組み合わせにより、次のように切り替わります。 TPU チャネル3 の設定 下表（1） 下表（2） P20DDR － 0 1 NDER0 － － 0 1 端子機能 TIOCA3-A 出力*5 P20 入力 P20 出力 PO0-A 出力*4 TIOCA3-A 入力*1*5 TMRI0-A 入力*2*6 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'001 以外 B'001 出力機能 － アウトプット コンペア出力 － PWM * モード 1 出力 PWM モード 2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、かつIOA3～IOA0＝B'10xx の場合にTIOCA3-A 入力となります。 *2 TMR のカウンタリセットとして使用する場合は、PFCR3 のTMRS ビットを0 としてから、TCR_0 のCCLR1、 CCLR0 ビットとTCCR_0 のTMRIS ビットで外部リセットを選択します。 * 3 TIOCB3 は出力禁止となります。 * 4 PO0-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *5 TIOCA3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他のレジスタ設定を行うようにし てください。 *6 TMRI0-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他のレジスタ設定を行うようにして ください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-53 2012.09.14 11.3 ポート 3 ポート 3 は 6 ビットの兼用入出力ポートです。ポート3 には以下のレジスタがあります。ポートファンクシ ョンコントロールレジスタについては「11.18 ポートファンクションコントロールレジスタ」を参照してく ださい。

• ポート3データディレクションレジスタ（P3DDR）
• ポート3データレジスタ（P3DR）
• ポート3レジスタ（PORT3）
• ポート3オープンドレインコントロールレジスタ（P3ODR）
• ポートファンクションコントロールレジスタ2（PFCR2） 11.3.1 ポート 3 データディレクションレジスタ（P3DDR） P3DDR は、ポート 3 の入出力をビットごとに指定します。リードは無効です。リードすると不定値が読み 出されます。 ビット ビット名 初期値 R/W 説 明 7 － 0 － リザーブビット 6 － 0 － リードすると0 が読み出されます。ライトは無効です。

5 P35DDR 0 W

4 P34DDR 0 W

3 P33DDR 0 W

2 P32DDR 0 W

汎用入出力ポートの機能が選択されているとき、 このビットを1 にセットす ると対応する端子は出力ポートとなり、0 にクリアすると入力ポートになり ます。

1 P31DDR 0 W

0 P30DDR 0 W

11.3.2 ポート 3 データレジスタ（P3DR） P3DR は、ポート3 の出力データを格納します。 ビット ビット名 初期値 R/W 説 明 7 － 0 － リザーブビット 6 － 0 － リードすると0 が読み出されます。ライトは無効です。

5 P35DR 0 R/W 汎用入出力ポートとして使用する端子の出力データを格納します。

4 P34DR 0 R/W

3 P33DR 0 R/W

2 P32DR 0 R/W

1 P31DR 0 R/W

0 P30DR 0 R/W

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-54 2012.09.14 11.3.3 ポート 3 レジスタ（PORT3） PORT3 は、ポート3 の端子の状態を反映します。ライトは無効です。 ビット ビット名 初期値 R/W 説 明 7 － 不定 ― リザーブビット 6 － 不定 ― リードすると不定値が読み出されます。

5 P35 ―* R

4 P34 ―* R

3 P33 ―* R

2 P32 ―* R

このレジスタをリードすると、P3DDR がセットされているビットは、P3DR の値がリードされます。P3DDR がクリアされているビットは端子の状態が リードされます。

1 P31 ―* R

0 P30 ―* R

【注】 * P35～ P30 端子の状態により決定されます。 11.3.4 ポート 3 オープンドレインコントロールレジスタ（P3ODR） P3ODR は、ポート 3 の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明 7 － 0 － リザーブビット 6 － 0 － リードすると0 が読み出されます。ライトは無効です。

5 P35ODR 0 R/W

4 P34ODR 0 R/W

3 P33ODR 0 R/W

OE-B*1、CKE-B*2 出力以外のとき、このビットを1 にセットすると対応す る端子はNMOS オープンドレイン出力となり、0 にクリアするとCMOS 出 力になります。

2 P32ODR 0 R/W

1 P31ODR 0 R/W

0 P30ODR 0 R/W

【注】 *1 5V 版ではサポートしていません。 *2 H8S/2427 グループにはありません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-55 2012.09.14 11.3.5 端子機能 ポート 3 は SCI 入出力端子、I2C 入出力端子、バス制御出力端子と兼用になっています。レジスタの設定値 と端子の関係は以下のとおりです。

• P35/ OE-B*3/CKE-B*2/SCK1/SCL0 動作モードとEXPE ビット、I2C の ICCRA_0 の ICE ビット、SCI の SMR_1 の C/A ビット、SCR の CKE0、 CKE1 ビット、バスコントローラのDRAMCR の OEE ビット、RMTS2～RMTS0 ビット、PFCR2 の OES ビットとP35DDR ビットの組み合わせにより、次のように切り替わります。 OEE 0 1 OES － 1 0 RMTS2～ RMTS0 － － エリア2～5が DRAM空間 エリア2～5が シンクロナス DRAM空間 ICE 0 1 0 1 － CKE1 0 1 － 0 1 － － 端子機能 P35 入力 P35 出力 SCK1 出力 SCK1 出力 SCK1 入力 SCL0 入出力*1 P35 入力 P35 出力 SCK1 出力 SCK1 出力 SCK1 入力 SCL0 入出力*1 OE-B出力*3 CKE-B 出力*2 OEE 0 OES － RMTS2～ RMTS0 ICE 0 1 CKE1 0 1 － C/A 0 1 － － CKE0 0 1 － － － P35DDR 0 1 － － － － 端子機能 P35 入力 P35 出力 SCK1 出力 SCK1 出力 SCK1 入力 SCL0 入出力*1 【注】 *1 P35ODR に関係なくNMOS オープンドレイン出力になります。 *2 H8S/2427 グループ、H8S/2425 グループではサポートしていません。 *3 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-56 2012.09.14

• P34/SCK0/SCK4-A/SDA0 I2C の ICCRA_0 の ICE ビット、SCI のSMR_0 と SCR_4 の C/A ビット、SCR_0 と SCR_4 のCKE0、CKE1 ビット、PFCR4 の SCK4S ビットとP34DDR ビットの組み合わせにより、次のように切り替わります。 ICE 0 1 CKE1 0 1 － C/A 0 1 － － CKE0 0 1 － － － P34DDR 0 1 － － － － 端子機能 P34 入力 P34 出力 SCK0/SCK4-A 出力*2*3 SCK0/SCK4-A 出力*2*3 SCK0/SCK4-A 入力*3 SDA0 入出力*1 【注】 *1 P34ODR に関係なくNMOS オープンドレイン出力になります。 *2 SCK0 とSCK4 の同時出力は設定禁止となります。 *3 PFCR4 のSCK4S ビットが0 のときSCK4-A 入出力となります。
• P33/RxD1/SCL1 I2C の ICCRA_1 の ICE ビット、SCI のSCR_1 の RE ビットとP33DDR ビットの組み合わせにより、次の ように切り替わります。 ICE 0 1 RE 0 1 － P33DDR 0 1 － － 端子機能 P33 入力 P33 出力 RxD1 入力 SCL1 入出力 【注】 * P33ODR に関係なくNMOS オープンドレイン出力になります。
• P32/RxD0/IrRxD/SDA1 I2C の ICCRA_1 の ICE ビット、SCI のSCR_0 の RE ビットとP32DDR ビットの組み合わせにより、次の ように切り替わります。 ICE 0 1 RE 0 1 － P32DDR 0 1 － － 端子機能 P32 入力 P32 出力 RxD0/IrRxD 入力 SDA1 入出力* 【注】 * P32ODR に関係なくNMOS オープンドレイン出力になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-57 2012.09.14

• P31/TxD1 SCI の SCR_1 の TE ビットとP31DDR ビットの組み合わせにより、次のように切り替わります。 TE 0 1 P31DDR 0 1 － 端子機能 P31 入力 P31 出力 TxD1 出力
• P30/TxD0/IrTxD SCI の SCR_0 の TE ビットとP30DDR ビットの組み合わせにより、次のように切り替わります。 TE 0 1 P30DDR 0 1 － 端子機能 P30 入力 P30 出力 TxD0/IrTxD 出力

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-58 2012.09.14 11.4 ポート 4 ポート 4 は 8 ビットのアナログ入力兼用入力ポートです。ポート4 には以下のレジスタがあります。

• ポート4レジスタ（PORT4） 11.4.1 ポート 4 レジスタ（PORT4） PORT4 は 8 ビットのリード専用レジスタでポート4 の端子の状態を反映します。 ライトは無効です。 ビット ビット名 初期値 R/W 説 明

7 P47 ―* R

6 P46 ―* R

5 P45 ―* R

4 P44 ―* R

3 P43 ―* R

2 P42 ―* R

1 P41 ―* R

0 P40 ―* R

このレジスタをリードすると、常に端子の状態が読み出されます。 【注】 * P47～P40 端子の状態により決定されます。 11.4.2 端子機能 ポート 4 は A/D 変換器のアナログ入力端子、割り込み入力端子（H8S/2425 グループ）と兼用になっていま す。端子の関係は以下のとおりです。 (1) H8S/2427 グループ、H8S/2427R グループの端子機能

• P40/AN0_0 、P41/AN1_0、P42/AN2_0、P43/AN3_0、P44/AN4_0、P45/AN5_0、P46/AN6_0、P47/AN7_0 端子機能 ANn_0 入力 【記号説明】n＝7～0

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-59 2012.09.14 (2) H8S/2425 グループの端子機能

• P47/ IRQ7-B/AN7_0 端子機能 AN7_0 入力 IRQ7-B 割り込み入力*
• P46/ IRQ6-B/AN6_0 端子機能 AN6_0 入力 IRQ6-B 割り込み入力*
• P45 /IRQ5-B/AN5_0 端子機能 AN5_0 入力 IRQ5-B 割り込み入力*
• P44 /IRQ4-B/AN4_0 端子機能 AN4_0 入力 IRQ4-B 割り込み入力*
• P43 /IRQ3-B/AN3_0 端子機能 AN3_0 入力 IRQ3-B 割り込み入力*
• P42 /IRQ2-B/AN2_0 端子機能 AN2_0 入力 IRQ2-B 割り込み入力*
• P41 /IRQ1-B/AN1_0 端子機能 AN1_0 入力 IRQ1-B 割り込み入力*
• P40 /IRQ0-B/AN0_0 端子機能 AN0_0 入力 IRQ0-B 割り込み入力* 【注】 * ITSR のITSn ビットが1 のときIRQn 入力となります。(n=7～0)

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-60 2012.09.14 11.5 ポート 5 ポート 5 は 4 ビットの入出力ポートです。ポート5 には以下のレジスタがあります。ポートファンクション コントロールレジスタについては「11.18 ポートファンクションコントロールレジスタ」を参照してくださ

• ポート5データディレクションレジスタ（P5DDR）
• ポート5データレジスタ（P5DR）
• ポート5レジスタ（PORT5）
• ポート5オープンドレインコントロールレジスタ（P5ODR）
• ポートファンクションコントロールレジスタ4（PFCR4） 11.5.1 ポート 5 データディレクションレジスタ（P5DDR） P5DDR は、ポート 5 の入出力をビットごとに指定します。リードは無効です。リードすると不定値が読み 出されます。 ビット ビット名 初期値 R/W 説 明 7～4 － 0 － リザーブビット P53DDR P52DDR P51DDR P50DDR W W W W 汎用入出力ポートの機能が選択されているとき、 このビットを1 にセットす ると対応する端子は出力ポートとなり、0 にクリアすると入力ポートになり ます。 11.5.2 ポート 5 データレジスタ（P5DR） P5DR は、ポート5 の出力データを格納します。 ビット ビット名 初期値 R/W 説 明 7～4 － 0 － リザーブビット リードすると0 が読み出されます。ライトは無効です。 P53DR P52DR P51DR P50DR R/W R/W R/W R/W 汎用入出力ポートとして使用する端子の出力データを格納します。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-61 2012.09.14 11.5.3 ポート 5 レジスタ（PORT5） PORT5 は、ポート5 の端子の状態を反映します。ライトは無効です。 ビット ビット名 初期値 R/W 説 明 7～4 ― 不定 R リザーブビット リードすると不定値が読み出されます。 P53 P52 P51 P50 R R R R P53～P50 をリードすると、P5DDR がセットされているビットは、P5DR の値がリードされます。P5DDR がクリアされているビットは端子の状態が リードされます。 【注】* P53 ～P50 端子の状態により決定されます。 11.5.4 ポート 5 オープンドレインコントロールレジスタ（P5ODR） P5ODR は、ポート 5 の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明 7～4 － 0 － リザーブビット リードすると0 が読み出されます。ライト時は初期値をライトしてくださ

3 P53ODR 0 R/W

2 P52ODR 0 R/W

1 P51ODR 0 R/W

0 P50ODR 0 R/W

BACK-B、BREQO-B 出力以外のとき、このビットを1 にセットすると対応 する端子はNMOS オープンドレイン出力となり、0 にクリアするとCMOS 出力になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-62 2012.09.14 11.5.5 端子機能 ポート 5 は SCI 入出力端子、A/D 変換器の入力端子、割り込み入力端子、I2C 入出力端子、バス制御入出力 端子、PPG の出力端子、TPU の入出力端子、8 ビットタイマの入出力端子と兼用になっています。レジスタの 設定値と端子の関係は以下のとおりです。

• P53/ IRQ3-A/ADTRG0-A ADC の ADCR0 の TRGS1 ビット、TRGS0 ビット、EXTRGS ビット、P53DDR ビットおよび割り込みコン トローラのITSR の ITS3 ビットの組み合わせにより次のように切り替わります。 P53DDR 0 1 端子機能 P53 入力 P53 出力 ADTRG0-A 入力*1 IRQ3-A 割り込み入力*2 【注】 *1 ADCR0 のEXTRGS＝0、TRGS1＝TRGS0＝1 のときADTRG0-A 入力となります。 *2 ITSR のITS3 ビットが0 のときIRQ3-A 入力となります。
• P52/SCK2/ IRQ2-A/BACK-B/PO4-B/TIOCA4-B/TMO0-B 動作モードとEXPE ビット、バスコントローラのBRLE ビット、8 ビットタイマのTCSR の OS3～OS0 ビ ット、TPU の TMDR_4 の MD3～MD0 ビット、TIOR_4 の IOA3～IOA0 ビット、TCR_4 の CCLR1、CCLR0 ビットによるTPU チャネル4 の設定、PPG の NDERL の NDER4 ビット、SCI の SMR_2 の C/A ビット、 SCR_2 の CKE0、CKE1 ビット、PFCR3 の PPGS、TPUS、TMRS ビット、PFCR4 の BACKS ビット、P52DDR ビットおよび割り込みコントローラのITSR のITS2 ビットの組み合わせにより次のように切り替わります。 BRLE BACKS BRLE=0 または BRLE=1 かつ BACKS=0 BRLE=1 かつ BACKS=1 TPU チャネル 4 の設定 下表(1) 下表(2) － OS3～OS0 － すべてが 0 いずれか 1 － CKE1 － 0 1 － － C/A － 0 1 － － － 端子機能 TIOCA4-B 出力* P52 入力 P52 出力 PO4-B 出力* SCK2 出力 SCK2 出力 SCK2 入力 TMO0-B 出力* BACK-B 出力 TIOCA4-B 入力* IRQ2-A 割り込み入力*

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-63 2012.09.14 BRLE BACKS TPU チャネル4 の設定 下表(1) 下表(2) OS3～OS0 － すべてが0 いずれか1 CKE1 － 0 1 － C/A － 0 1 － － CKE0 － 0 1 － － － 端子機能 TIOCA4-B 出力*5 P52 入力 P52 出力 PO4-B 出力*4 SCK2 出力 SCK2 出力 SCK2 入力 TMO0-B 出力*6 TIOCA4-B 入力*1*5 IRQ2-A 割り込み入力*2 MD3～MD0 B'0000 、B'01xx B'0010 B'001x B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 xx00 以外 B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 PWM* モード1 出力 － PWM モード2 出力 【注】 *1 MD3～MD0＝B'0000、B'01xx かつIOA3～IOA0＝B'10xx の場合にTIOCA4-B 入力となります。 * 2 ITSR のITS2 ビットが0 のときIRQ2-A 入力となります。 * 3 TIOCB4-B は出力禁止となります。 *4 PO4-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *5 TIOCA4-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他のレジスタ設定を行うようにし てください。 *6 TMO0-B 出力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他のレジスタ設定を行うようにしてく ださい。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-64 2012.09.14

• P51/RxD2/ IRQ1-A/SCL3/BREQ-B/PO2-B/TIOCC3-B/TMCI0-B 動作モードとEXPE ビット、バスコントローラのBRLE ビット、I2C の ICCRA_3 の ICE ビット、TPU の TMDR_3 のMD3～MD0 ビット、TIORL_3 の IOC3～IOC0 ビット、TCR_3 の CCLR2～CCLR0 ビットによ る TPU チャネル3 の設定、PPG の NDERL の NEDR2 ビット、SCI の SCR_2 のRE ビット、P51DDR、PFCR3 の PPGS、TPUS、TMRS ビット、PFCR4 の BREQS ビットおよび割り込みコントローラのITSR の ITS1 ビ ット組み合わせにより次のように切り替わります。 BRLE BREQS BRLE=0、または BRLE=1 かつ BREQS=0 BRLE=1 かつ BREQS=1 ICE 0 1 － TPU チャネル 3 の 設定 下表(1) 下表(2) － － RE － 0 1 － － P51DDR － 0 1 1 － － － 端子機能 TIOCC3-B 出力* P51 入力 P51 出力 PO2-B 出力* RxD2 入力 SCL3* 入出力 BREQ-B 入力 TIOCC3-B 入力* IRQ1-A 割り込み入力* TMCI0-B 入力* BRLE BREQS ICE 0 1 TPU チャネル3 の 設定 下表(1) 下表(2) － RE － 0 1 － P51DDR － 0 1 1 － － NDER2 － － 0 1 － － 端子機能 TIOCC3-B 出力*7 P51 入力 P51 出力 PO2-B 出力*6 RxD2 入力 SCL3 入出力*5 TIOCC3-B 入力*1*7 IRQ1-A 割り込み入力*2 TMCI0-B 入力*3*8

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-65 2012.09.14 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOC3～IOC0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'101 以外 B'101 出力機能 － アウトプット コンペア出力 － PWM *4 モード1 出力 PWM モード2 出力 【注】 *1 MD3～MD0＝B'0000、かつIOC3～IOC0＝B'10xx の場合にTIOCC3-B 入力となります。 * 2 ITSR のITS1 ビットが0 のときIRQ1-A 入力となります。 * 3 TMR の外部クロック入力端子として使用する場合は、PFCR3 のTMRS ビットを1 としてから、TCR_0 のCKS2 ～CKS0 ビットで外部クロックを選択します。 *4 TIOCD3-B は出力禁止となります。TMDR_3 のBFA＝1 またはBFB＝1 のときは出力禁止で（2）の設定になりま *5 P51ODR に関係なくNMOS オープンドレイン出力になります。 *6 PO2-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *7 TIOCC3-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他のレジスタ設定を行うようにし てください。 *8 TMCI0-B 入力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他のレジスタ設定を行うようにして ください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-66 2012.09.14

• P50/TxD2/ IRQ0-A/SDA3/BREQO-B/PO0-B/TIOCA3-B/TMRI0-B 動作モードとEXPE ビット、バスコントローラのBRLE ビット、BREQOE ビット、I2C の ICCRA_3 の ICE ビット、TPU の TMDR_3 の MD3～MD0 ビット、TIORH_3 の IOA3～IOA0 ビット、TCR_3 の CCLR2～ CCLR0 ビットによるTPU チャネル3 の設定、PPG の NDERL の NDER0 ビット、SCI の SCR_2 の TE ビ ット、PFCR3 の PPGS、TPUS、TMRS ビット、PFCR4 の BREQOS ビット、P50DDR ビットおよび割り込 みコントローラのITSR のITS0 ビットの組み合わせにより次のように切り替わります。 BRLE 0 1 BREQOE BREQOS － BREQOE=0 、またはBREQOE=1 かつBREQOS=0 BREQOE かつ BREQOS ICE 0 1 0 1 － TPU チャネル3 の 設定 下表(1) 下表(2) － 下表 (1) 下表(2) － － 端子機能 TIOCA 3-B 出力*3 P50 入力 P50 出力 PO0-B 出力*2 TxD2 出力 SDA3*5 入出力 TIOC A3-B 出力*3 P50 入力 P50 出力 PO0-B 出力*2 TxD2 出力 SDA3*5 入出力 BREQO-B 出力 TIOCA3-B 入力*3 TIOCA3-B 入力*3 IRQ0-A 割り込み入力*1 TMRI0-B 入力*4 BRLE － BREQO － BREQOS － ICE 0 1 TPU チャネル3 の設定 下表（1） 下表（2） － TE － 0 1 － P50DDR － 0 1 1 － － NDER0 － － 0 1 － － 端子機能 TIOCA3-B 出力*7 P50 入力 P50 出力 PO0-B 出力*6 TxD2 出力 SDA3 *5 入出力 TIOCA3-B 入力*1*7 IRQ0-A 割り込み入力*2 TMRI0-B 入力*3*8

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-67 2012.09.14 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'001 以外 B'001 出力機能 － アウトプット コンペア出力 － PWM *4 モード1 出力 PWM モード2 出力 【注】 *1 MD3～MD0 ＝B'0000、かつIOA3～IOA0＝B'10xx の場合にTIOCA3-B 入力となります。 *2 ITSR のITS0 ビットが0 のときIRQ0-A 入力となります。 *3 TMR のカウンタリセットとして使用する場合は、PFCR3 のTMRS ビットを1 としてから、TCR_0 のCCLR1、 CCLR0 ビットとTCCR_0 のTMRIS ビットで外部リセットを選択します。 *4 TIOCB3-B は出力禁止となります。 *5 P50ODR に関係なくNMOS オープンドレイン出力になります。 * 6 PO0-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *7 TIOCA3-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他のレジスタ設定を行うようにし てください。 *8 TMRI0-B 入力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他のレジスタ設定を行うようにして ください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-68 2012.09.14 11.6 ポート 6 【注】H8S/2425 グループはポート 6 をサポートしていません。 ポート 6 は 6 ビットの兼用入出力ポートです。ポート6 には以下のレジスタがあります。ポートファンクシ ョンコントロールレジスタについては「11.18 ポートファンクションコントロールレジスタ」を参照してく ださい。

• ポート6データディレクションレジスタ（P6DDR）
• ポート6データレジスタ（P6DR）
• ポート6レジスタ（PORT6）
• ポート6オープンドレインコントロールレジスタ（P6ODR）
• ポートファンクションコントロールレジスタ2（PFCR3） 11.6.1 ポート 6 データディレクションレジスタ（P6DDR） P6DDR は、ポート 6 の入出力をビットごとに指定します。リードは無効です。リードすると不定値が読み 出されます。 ビット ビット名 初期値 R/W 説 明 リザーブビット P65DDR P64DDR P63DDR P62DDR P61DDR P60DDR W W W W W W 汎用入出力ポートの機能が選択されているとき、 このビットを1 にセットす ると対応する端子は出力ポートとなり、0 にクリアすると入力ポートになり ます。 11.6.2 ポート 6 データレジスタ（P6DR） P6DR は、ポート6 の出力データを格納します。 ビット ビット名 初期値 R/W 説 明 リザーブビット リードすると不定値が読み出されます。ライトは無効です。

5 P65DR 0 R/W 汎用入出力ポートとして使用する端子の出力データを格納します。

4 P64DR 0 R/W

3 P63DR 0 R/W

2 P62DR 0 R/W

1 P61DR 0 R/W

0 P60DR 0 R/W

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-69 2012.09.14 11.6.3 ポート 6 レジスタ（PORT6） PORT6 は、ポート6 の端子の状態を反映します。ライトは無効です。 ビット ビット名 初期値 R/W 説 明 不定 不定 リザーブビット リードすると不定値が読み出されます。

5 P65 ―* R

4 P64 ―* R

3 P63 ―* R

2 P62 ―* R

このレジスタをリードすると、P6DDR がセットされているビットは、P6DR の値がリードされます。P6DDR がクリアされているビットは端子の状態が リードされます。

1 P61 ―* R

0 P60 ―* R

【注】 * P65～ P60 端子の状態により決定されます。 11.6.4 ポート 6 オープンドレインコントロールレジスタ（P6ODR） P6ODR は、ポート 6 の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明 リザーブビット リードすると0 が読み出されます。ライト時は初期値をライトしてくださ

5 P65ODR 0 R/W

4 P64ODR 0 R/W

3 P63ODR 0 R/W

2 P62ODR 0 R/W

1 P61ODR 0 R/W

0 P60ODR 0 R/W

このビットを1 にセットすると対応する端子はNMOS オープンドレイン出 力となり、0 にクリアするとCMOS 出力になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-70 2012.09.14 11.6.5 端子機能 ポート 6 は 8 ビットタイマの入出力端子、割り込み入力端子、DMAC 入出力端子と兼用になっています。レ ジスタの設定値と端子の関係は以下のとおりです。

• P65/ IRQ13-A/DACK1/DACK3/TMO1-A DMAC の MDLCFGCR のMCOMMD ビット、DMABCRH の SAE1 ビット、DMAECRS1 の SAE ビット、8 ビットタイマのTCSR_1 の OS3～OS0 ビット、PFCR3 の TMRS ビット、P65DDR ビットおよび割り込み コントローラのITSR の ITS13 ビットの組み合わせにより、次のように切り替わります。 DMCOMMD － 0 1 SAE1 0 － 1 SAE 0 1 － OS3～OS0 すべてが0 いずれかが1 － － P65DDR 0 1 － － － P65 入力 P65 出力 TMO1-A 出力*2 DACK1 出力 DACK3 出力 端子機能 IRQ13-A 割り込み入力*1 【注】 *1 ITSR のITS13 ビットが0 のときIRQ13-A 入力となります。 * 2 TMO1-A 出力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他のレジスタ設定を行うようにしてく ださい。
• P64/ IRQ12-A/DACK0/DACK1/TMO0-A DMAC の MDLCFGCR の DMCOMMD ビット、DMABCRH の SAE0 ビット、DMAECRS0 の SAE ビット、 8 ビットタイマのTCSR_0 の OS3～OS0 ビット、PFCR3 の TMRS ビット、P64DDR ビットおよび割り込み コントローラのITSR の ITS12 ビットの組み合わせにより、次のように切り替わります。 DMCOMMD － 0 1 SAE0 0 － 1 SAE 0 1 － OS3～OS0 すべてが0 いずれかが1 － － P64DDR 0 1 － － － P64 入力 P64 出力 TMO0-A 出力*2 DACK0 出力 DACK1 出力 端子機能 IRQ12-A 割り込み入力*1 【注】 *1 ITSR のITS12 ビットが0 のときIRQ12-A 入力となります。 * 2 TMO0-A 出力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他のレジスタ設定を行うようにしてく ださい。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-71 2012.09.14

• P63/ IRQ11-A/TEND1/TEND3/TEND5/TMCI1-A DMAC の MDLCFGCR の DMCOMMD ビット、DRSEL の RSEL5、RSEL3、RSEL2 ビット、DMATCR の TEE1 ビット、DMAECRS1 のTEE ビット、DMAECRF5 のTEE ビット、PFCR3 のTMRS ビット、DMA_SEL1 ビット、P63DDR ビットおよび割り込みコントローラのITSR のITS11 ビットの組み合わせにより、次の ように切り替わります。 P63DDR 0 1 － － － P63 入力 P63 出力 TEND1 出力 TEND3 出力 TEND5 出力 端子機能 IRQ11-A 割り込み入力*1 TMCI1-A 入力*2*3 【注】 *1 ITSR のITS11 ビットが0 のときIRQ11-A 入力となります。 *2 TMR の外部クロック入力端子として使用する場合は、PFCR3 のTMRS ビットを0 としてから、TCR_1 のCKS2 ～CKS0 ビットで外部クロックを選択します。 * 3 TMCI1-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他のレジスタ設定を行うようにして ください。 DMCOMMD 1 0 RSEL5、RSEL3、 RSEL2 B'000 B'100 B'01x x TEE1 x 0 1 0 1 x DMA_SEL1 x x x x x 0 1 DMAECRS1.TEE x x x x x 0 1 x DMAECRF5.TEE x x x x x x x 0 1 出力機能 － － TEND5 出力 － TEND3 出力 － TEND1 出力 － TEND5 出力 【記号説明】－：DMAC として端子機能を用いない（I/O ポートとして使用可能） x ：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-72 2012.09.14

• P62/ IRQ10-A/TEND0/TEND1/TEND4/TMCI0-A DMAC の MDLCFGCR の DMCOMMD ビット、DRSEL の RSEL4、RSEL1、RSEL0 ビット、DMATCR の TEE0 ビット、DMAECRS0 の TEE ビット、DMAECRF4 の TEE ビット、PFCR3 の TMRS、DMA_SEL0 ビ ット、P62DDR ビットおよび割り込みコントローラ、ITSR の ITS10 ビットの組み合わせにより、次のよ うに切り替わります。 P62DDR 0 1 － － － P62 入力 P62 出力 TEND0 出力 TEND1 出力 TEND4 出力 端子機能 IRQ10-A 割り込み入力*1 TMCI0-A 入力*2*3 【注】 *1 ITSR のITS10 ビットが0 のときIRQ10-A 入力となります。 *2 TMR の外部クロック入力端子として使用する場合は、PFCR3 のTMRS ビットを0 としてから、TCR_0 のCKS2 ～CKS0 ビットで外部クロックを選択します。 * 3 TMCI0-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他のレジスタ設定を行うようにして ください。 DMCOMMD 1 0 RSEL4、RSEL1、 RSEL0 B'000 B'100 B'01x x TEE0 x 0 1 0 1 x DMA_SEL0 x x x x x 0 1 DMAECRS0.TEE x x x x x 0 1 x DMAECRF4.TEE x x x x x x x 0 1 出力機能 － － TEND4 出力 － TEND1 出力 － TEND0 出力 － TEND4 出力 【記号説明】－：DMAC として端子機能を用いない（I/O ポートとして使用可能） x ：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-73 2012.09.14

• P61/ IRQ9-A/DREQ1/DREQ3/DREQ5/TMRI1-A DMAC の MDLCFGCR の DMCOMMD ビット、PFCR3 の TMRS ビット、P61DDR ビットおよび割り込み コントローラのITSR の ITS9 ビットにより、次のように切り替わります。 P61DDR 0 1 P61 入力 P61 出力 TMRI1-A 入力*1*3 DREQ1 入力*5 DREQ3 入力*4 DREQ5 入力 端子機能 IRQ9-A 割り込み入力*2 【注】 *1 TMR のカウンタリセットとして使用する場合は、PFCR3 のTMRS ビットを0 としてから、TCR_1 のCCLR1、 CCLR0 ビットをそれぞれ1 にセットします。 *2 ITSR のITS9 ビットが0 のときIRQ9-A 入力となります。 * 3 TMRI1-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他のレジスタ設定を行うようにして ください。 *4 MDLCFGCR のDMCOMMD ビットが1 のときDREQ3 入力になります。 *5 MDLCFGCR のDMCOMMD ビットが0 のときDREQ1 入力になります。
• P60/ IRQ8-A/DREQ0/DREQ1/DREQ4/TMRI0-A DMAC の MDLCFGCR の DMCOMMD ビット、PFCR3 の TMRS ビット、P60DDR ビットおよび割り込み コントローラのITSR の ITS8 ビットにより、次のように切り替わります。 P60DDR 0 1 P60 入力 P60 出力 TMRI0-A 入力*1*3. DREQ0 入力*5 DREQ1 入力*4 DREQ4 入力 端子機能 IRQ8-A 割り込み入力*2 【注】 *1 TMR のカウンタリセットとして使用する場合は、PFCR3 のTMRS ビットを0 としてから、TCR_0 のCCLR1、 CCLR0 ビットをそれぞれ1 にセットします。 *2 ITSR のITS8 ビットが0 のときIRQ8-A 入力となります。 * 3 TMRI0-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他のレジスタ設定を行うようにして ください。 *4 MDLCFGCR のDMCOMMD ビットが1 のときDREQ1 入力になります。 *5 MDLCFGCR のDMCOMMD ビットが0 のときDREQ0 入力になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-74 2012.09.14 11.7 ポート 8 ポート 8 は 6 ビットの兼用入出力ポートです。ポート8 には以下のレジスタがあります。ポートファンクシ ョンコントロールレジスタについては「11.18 ポートファンクションコントロールレジスタ」を参照してく ださい。

• ポート8データディレクションレジスタ（P8DDR）
• ポート8データレジスタ（P8DR）
• ポート8レジスタ（PORT8）
• ポート8オープンドレインコントロールレジスタ（P8ODR）
• ポートファンクションコントロールレジスタ2（PFCR2）
• ポートファンクションコントロールレジスタ3（PFCR3） 11.7.1 ポート 8 データディレクションレジスタ（P8DDR） P8DDR は、ポート 8 の入出力をビットごとに指定します。リードは無効です。リードすると不定値が読み 出されます。 ビット ビット名 初期値 R/W 説 明 7 － 0 － リザーブビット 6 － 0 －

5 P85DDR 0 W

4 P84DDR 0 W

3 P83DDR 0 W

2 P82DDR 0 W

1 P81DDR 0 W

0 P80DDR 0 W

汎用入出力ポートの機能が選択されているとき、 このビットを1 にセットす ると対応する端子は出力ポートとなり、0 にクリアすると入力ポートになり ます。 H8S/2425 グループでは、ビット4、2、0 はリザーブビットになります。 11.7.2 ポート 8 データレジスタ（P8DR） P8DR は、ポート8 の出力データを格納します。 ビット ビット名 初期値 R/W 説 明 7 － 0 － リザーブビット 6 － 0 － リードすると0 が読み出されます。ライトは無効です。

5 P85DR 0 R/W

4 P84DR 0 R/W

3 P83DR 0 R/W

2 P82DR 0 R/W

1 P81DR 0 R/W

0 P80DR 0 R/W

汎用入出力ポートとして使用する端子の出力データを格納します。 H8S/2425 グループでは、ビット4、2、0 はリザーブビットになります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-75 2012.09.14 11.7.3 ポート 8 レジスタ（PORT8） PORT8 は、ポート8 の端子の状態を反映します。ライトは無効です。 ビット ビット名 初期値 R/W 説 明 不定 不定 リザーブビット リードすると不定値が読み出されます。

5 P85 ―* R

4 P84 ―* R

3 P83 ―* R

2 P82 ―* R

1 P81 ―* R

0 P80 ―* R

このレジスタをリードすると、P8DDR がセットされているビットは、P8DR の値がリードされます。P8DDR がクリアされているビットは端子の状態が リードされます。 H8S/2425 グループでは、ビット4、2、0 はリザーブビットになります。 【注】 * P85～ P80 端子の状態により決定されます。 11.7.4 ポート 8 オープンドレインコントロールレジスタ（P8ODR） P8ODR は、ポート 8 の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明 7 － 0 － 6 － 0 － リザーブビット リードすると0 が読み出されます。ライト時は初期値をライトしてくださ

5 P85ODR 0 R/W

4 P84ODR 0 R/W

3 P83ODR 0 R/W

2 P82ODR 0 R/W

1 P81ODR 0 R/W

0 P80ODR 0 R/W

このビットを1 にセットすると対応する端子はNMOS オープンドレイン出 力となり、0 にクリアするとCMOS 出力になります。 H8S/2425 グループでは、ビット4、2、0 はリザーブビットになります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-76 2012.09.14 11.7.5 端子機能 ポート 8 は、SCI 入出力端子、割り込み入力端子、EXDMAC 入出力端子、PPG の出力端子、TPU の入出力 端子、8 ビットタイマの入出力端子と兼用になっています。レジスタの設定値と端子の関係は以下のとおりで (1) H8S/2427 グループ、H8S/2427R グループの端子機能

• P85/ EDACK3/IRQ5-B/SCK3/PO5-B/TIOCB4-B/TIOCA9-B/TMO1-B 動作モードとEXPE ビット、TPU のTMDR_4 のMD3～MD0 ビット、TIOR_4 のIOB3～IOB0 ビット、TCR_4 の CCLR1、CCLR0 ビットによるTPU チャネル4 の設定、TPU のTMDR_9 のMD3～MD0 ビット、TIOR_9 の IOB3～IOB0 ビット、TCR_9 の CCLR2～CCLR0 ビットによるTPU チャネル9 の設定、8 ビットタイマ の TSCR_1 の OS3～OS0 ビット、PPG の NDERL の NDER5 ビット、EXDMAC の EDMDR_3 の AMS ビッ ト、SCI の SMR_3 の C/A ビット、SCR_3 の CKE0、CKE1 ビット、PFCR2 の EDACKRS、TPUS2 ビット、 PFCR3 の PPGS、TPUS、TMRS ビット 、P85DDR ビットおよび割り込みコントローラのITSR の ITS5 ビ ットにより、次のように切り替わります。 TPU チャネル4/ チャネル9 の設定 下表(1) 下表(2) OS3～OS0 ― すべてが0 いずれか AMS ― 0 1 ― CKE1 ― 0 1 ― ― C/A ― 0 1 ― ― ― 端子機能 TIOCB4-B/TIOCA9-B 出力*6 P85 入力 P85 出力 PO5-B 出力*5 SCK3 出力 SCK3 出力 SCK3 入力 EDACK3 出力*8 TMO1-B 出力*7 TIOCB4-B/TIOCA9-B 入力*2*3*6 IRQ5-B 割り込み入力*1

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-77 2012.09.14 TPU チャネル4/ チャネル9 の設定 下表(1) 下表(2) OS3～OS0 ― すべてが0 いずれか1 AMS ― ― ― CKE1 ― 0 1 ― C/A ― 0 1 ― ― CKE0 ― 0 1 ― ― ― 端子機能 TIOCB4-B/TIOCA9-B 出力*6 P85 入力 P85 出力 PO5-B 出力*5 SCK3 出力 SCK3 出力 SCK3 入力 TMO1-B 出力*7 TIOCB4-B/TIOCA9-B 入力*2*3*6 IRQ5-B 割り込み入力*1 MD3～MD0 B'0000 、B'01xx B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'001 以外 B'001 出力機能 － アウトプット コンペア出力 － PWM * モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 ITSR のITS5 ビットが1 のときIRQ5-B 入力となります。 * 2 TPU チャネル4 の設定がMD3～MD0＝B'0000、B'01xx かつIOB3～IOB0＝B'10xx の場合に、TIOCB4-B 入力とな ります。 * 3 TPU チャネル9 の設定がMD3～MD0＝B'0000、かつIOA3～IOA0＝B'10xx の場合にTIOCA9-B 入力となります。 * 4 TIOCB9 は出力禁止となります。 *5 PO5-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *6 TIOCA9-B 入出力として使用する場合は、PFCR2 のTPUS2=1、PFCR3 のTPUS =1 にしてから、その他のレジス タ設定を行うようにしてください。TIOCB4-B 入出力として使用する場合は、PFCR2 のTPUS2=0、PFCR3 の TPUS=1 にしてから、その他のレジスタ設定を行うようにしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-78 2012.09.14 *7 TMO1-B 出力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他のレジスタ設定を行うようにしてく ださい。 *8 PFCR2 のEDACKRS ビットが0 のときEDACK3 出力はLow アクティブ、１のときEDACK3 出力はHigh アクテ ィブになります。

• P84/ IRQ4-B/EDACK2 EXDMAC のEDMDR_2 のAMS ビット、P84DDR ビットおよび割り込みコントローラのITSR の ITS4 ビ ットにより、次のように切り替わります。 AMS 0 1 ― P84DDR 0 1 ― 0 1 P84 入力 P84 出力 EDACK2 出力 P84 入力 P84 出力 端子機能 IRQ4-B 割り込み入力* 【注】 * ITSR のITS4 ビットが1 のときIRQ4-B 入力となります。
• P83/ ETEND3/IRQ3-B/RxD3/PO3-B/TIOCD3-B/TMCI1-B EXDMAC のEDMDR_3 のETENDE ビット、SCI の SCR_3 の RE ビット、TPU の TMDR_3 の MD3～MD0 ビット、TIORL_3 の IOD3～IOD0 ビット、TCR_3 の CCLR2～CCLR0 ビットによるTPU チャネル3 の設 定、PPG の NDERL の NDER3 ビット、PFCR3 の PPGS、TPUS、TMRS ビットとP83DDR ビットおよび割 り込みコントローラのITSR の ITS3 ビットにより、次のように切り替わります。 TPU チャネル3 の設定 下表(1) 下表(2) ETENDE － 0 1 RE － 0 1 － P83DDR － 0 1 1 － － NDER3 － － 0 1 － － 端子機能 TIOCD3-B 出力*5 P83 入力 P83 出力 PO3-B 出力*4 RxD3 入力 ETEND3 出力 TIOCD3-B 入力*2*5 IRQ3-B 割り込み入力*1 TMCI1-B 入力*3*6

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-79 2012.09.14 TPU チャネル3 の設定 下表(1) 下表(2) RE － 0 1 P83DDR － 0 1 － NDER3 － － 0 1 － 端子機能 TIOCD3-B 出力*3 P83 入力 P83 出力 PO3-B 出力*4 RxD3 入力 TIOCD3-B 入力*2*5 IRQ3-B 割り込み入力*1 TMCI1-B 入力*3*6 【注】 *1 ITSR のITS3 ビットが1 のときIRQ3-B 入力となります。 * 2 MD3～MD0 ＝B'0000、かつIOD0＝B'10xx の場合に、TIOCD3-B 入力となります。 *3 TMR の外部クロック入力端子として使用する場合は、PFCR3 のTMRS ビットを1 としてから、TCR_1 のCKS2 ～CKS0 ビットで外部クロックを選択します。 *4 PO3-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *5 TIOCD3-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他のレジスタ設定を行うようにし てください。 *6 TMCI1-B 入力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他のレジスタ設定を行うようにして ください。 MD3～MD0 B'0000 B'0010 B'0011 IOD3～IOD0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'110 以外 B'110 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力

• P82/ IRQ2-B/ETEND2 EXDMAC のEDMDR_2 のETENDE ビット、P82DDR ビットおよび割り込みコントローラのITSR の ITS2 ビットにより、次のように切り替わります。 ETENDE 0 1 － P82DDR 0 1 － 0 1 端子機能 P82 入力 P82 出力 ETEND2 出力 P82 入力 P82 出力 IRQ2-B 割り込み入力* 【注】 * ITSR のITS2 ビットが1 のときIRQ2-B 入力となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-80 2012.09.14

• P81/ EDREQ3/IRQ1-B/TxD3/PO1-B/TIOCB3-B/TMRI1-B SCI の SCR_3 の TE ビット、TPU の TMDR_3 の MD3～MD0 ビット、TIORH_3 の IOB3～IOB0 ビット、 TCR_3 のCCLR2～CCLR0 ビットによるTPU チャネル3 の設定、PPG のNDERL のNDER1 ビット、PFCR3 の PPGS、TPUS、TMRS ビットとP81DDR ビットおよび割り込みコントローラのITSR のITS1 ビットに より、次のように切り替わります。 TPU チャネル3 の設定 下表（1） 下表（2） TE ― 0 1 P81DDR ― 0 1 1 ― NDER1 ― － 0 1 ― 端子機能 TIOCB3-B 出力*5 P81 入力 P81 出力 PO1-B 出力*4 TxD3 出力 TIOCB3-B 入力*2*5 EDREQ3 入力 IRQ1-B 割り込み入力*1 TMRI1-B 入力*3*6 【注】 *1 ITSR のITS1 ビットが1 のときIRQ1-B 入力となります。 *2 MD3～MD0 ＝B'0000、かつIOB3～IOB0＝B'10xx の場合にTIOCB3-B 入力となります。 *3 TMR のカウンタリセットとして使用する場合は、PFCR3 のTMRS ビットを1 としてから、TCR_1 のCCLR1、 CCLR0 ビットとTCCR_1 のTMRIS ビットで外部リセットを選択します。 * 4 PO1-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *5 TIOCB3-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他のレジスタ設定を行うようにし てください。 *6 TMRI1-B 入力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他のレジスタ設定を行うようにして ください。 MD3～MD0 B'0000 B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'010 以外 B'010 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力
• P80/IRQ0-B/EDREQ2 P80DDR ビットおよび割り込みコントローラのITSR の ITS0 ビットにより、次のように切り替わります。 P80DDR 0 1 端子機能 P80 入力 P80 出力 EDREQ2 入力 IRQ0-B 割り込み入力* 【注】 * ITSR のITS0 ビットが1 のときIRQ0-B 入力となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-81 2012.09.14 (2) H8S/2425 グループの端子機能

• P85/SCK3/PO5-B/TIOCB 4-B/TIOCA9-B/TMO1-B TPU の TMDR_4 の MD3～MD0 ビット、TIOR_4 の IOB3～IOB0 ビット、TCR_4 の CCLR1、CCLR0 ビッ トによるTPU チャネル4 の設定、TPU のTMDR_9 のMD3～MD0 ビット、TIOR_9 のIOB3～IOB0 ビット、 TCR_9 の CCLR1、CCLR0 ビットによるTPU チャネル9 の設定、8 ビットタイマのTCSR_1 の OS3～OS0 ビット、PPG の NDERL の NDER5 ビット、SCI の SMR_3 の C/A ビット、SCR_3 の CKE0、CKE1 ビット、 PFCR2 の TPUS2 ビット、PFCR3 の PPGS、TPUS、TMRS ビット、P85DDR ビットにより、次のように切 り替わります。 TPU チャネル4/ チャネル9 の設定 下表(1) 下表(2) OS3～OS0 ― すべてが0 いずれか1 CKE1 ― 0 1 ― C/A ― 0 1 ― ― CKE0 ― 0 1 ― ― ― P85 入 力 P85 出力 PO5-B 出力*4 SCK3 出力 SCK3 出力 SCK3 入力 TMO1-B 出力*6 端子機能 TIOCB4-B/ TIOCA9-B 出力*5 TIOCB4-B/TIOCA9-B 入力*1*2*5 MD3～MD0 B'0000 、B'01xx B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'001 以外 B'001 出力機能 － アウトプット コンペア出力 － PWM * モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 TPU チャネル4 の設定がMD3～MD0＝B'0000、B'01xx かつIOB3～IOB0＝B'10xx の場合にTIOCB4-B 入力とな ります。 *2 TPU チャネル9 の設定がMD3～MD0＝B'0000、かつIOA3～IOA0＝B'10xx の場合にTIOCA9-B 入力となります。 *3 TIOCB9 は出力禁止となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-82 2012.09.14 *4 PO5-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *5 TIOCA9-B 入出力として使用する場合は、PFCR2 のTPUS2=1、PFCR3 のTPUS=1 にしてから、その他のレジス タ設定を行うようにしてください。TIOCB4-B 入出力として使用する場合は、PFCR2 のTPUS2=0、PFCR3 の TPUS=1 にしてから、その他のレジスタ設定を行うようにしてください。 *6 TMO1-B 出力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他のレジスタ設定を行うようにしてく ださい。

• P83/PO3-B/TIOCD3 -B/TMCI1-B/RxD3 TPU の TMDR_3 の MD3～MD0 ビット、TIORL_3 の IOD3～IOD0 ビット、TCR_3 の CCLR2～CCLR0 ビ ットによるTPU チャネル3 設定、PPG の NDERL の NDER3 ビット、SCI の SCR_3 の RE ビット、PFCR3 の PPGS、TPUS、TMRS ビットおよびP83DDR ビットにより、次のように切り替わります。 TPU チャネル3 の設定 下表(1) 下表(2) RE － 0 1 P83DDR － 0 1 － NDER3 － － 0 1 － 端子機能 TIOCD3-B 出力*4 P83 入力 P83 出力 PO3-B 出力*3 RxD3 入力 TIOCD3-B 入力*1*4 TMCI1-B 入力*2*5 【注】 *1 MD3～MD0 ＝B'0000、かつIOD3～IOD0＝B'10xx の場合にTIOCD3-B 入力となります。 *2 TMR の外部クロック入力端子として使用する場合は、PFCR3 のTMRS ビットを1 としてから、TCR_1 のCKS2 ～CKS0 ビットで外部クロックを選択します。 *3 PO3-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *4 TIOCD3-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他のレジスタ設定を行うようにし てください。 *5 TMCI1-B 入力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他のレジスタ設定を行うようにして ください。 MD3～MD0 B'0000 B'0010 B'0011 IOD3～IOD0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'110 以外 B'110 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-83 2012.09.14

• P81/PO1-B/TIOCB3-B/TMRI1-B/TxD3 TPU の TMDR_3 の MD3～MD0 ビット、TIORH_3 の TOB3～IOB0 ビット、TCR_3 の CCLR2～CCLR0 ビ ットによるTPU チャネル3 の設定、PPG の NDERL の NDER1 ビット、SCI の SCR_3 の TE ビット、PFCR3 の PPGS、TPUS、TMRS ビットとP81DDR ビットにより、次のように切り替わります。 TPU チャネル3 の設定 下表（1） 下表（2） TE ― 0 1 P81DDR ― 0 1 ― NDER1 ― － 0 1 ― 端子機能 TIOCB3-B 出力*4 P81 入力 P81 出力 PO1-B 出力*3 TxD3 出力 TIOCB3-B 入力*1*4 TMRI1-B 入力*2*5 【注】 *1 MD3～MD0 ＝B'0000、かつIOB3～IOB0＝B'10xx の場合にTIOCB3-B 入力となります。 *2 TMR のカウンタリセットとして使用する場合は、PFCR3 のTMRS ビットを1 としてから、TCR_1 のCCLR1、 CCLR0 ビットとTCCR_1 のTMRIS ビットで外部リセットを選択します。 *3 PO1-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、 その他のレジスタ設定を行うようにしてくだ さい。 *4 TIOCB3-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他のレジスタ設定を行うようにし てください。 *5 TMRI1-B 入力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他のレジスタ設定を行うようにして ください。 MD3～MD0 B'0000 B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'010 以外 B'010 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-84 2012.09.14 11.8 ポート 9 ポート 9 は 8 ビットの兼用入力ポートです。ポート9 には以下のレジスタがあります。

• ポート9レジスタ（PORT9） 11.8.1 ポート 9 レジスタ（PORT9） PORT9 は、ポート9 の端子の状態を反映します。ライトは無効です。 ビット ビット名 初期値 R/W 説 明 P97 P96 P95 P94 P93 P92 P91 P90 R R R R R R R R このレジスタをリードすると、常に端子の状態が読み出されます。 H8S/2425 グループでは、ビット7、6、3～0 はリザーブビットになります。 【注】 * P97～ P90 端子の状態により決定されます。 11.8.2 端子機能 ポート 9 は A/D 変換器のアナログ入力端子、D/A 変換器のアナログ出力端子と兼用になっています。端子の 関係は以下のとおりです。 (1) H8S/2427 グループ、H8S/2427R グループの端子機能
• P97/AN15_1 端子機能 AN15_1 入力
• P96/AN14_1 端子機能 AN14_1 入力
• P95/AN13_1/DA3 端子機能 AN13_1 入力 DA3 出力
• P94/AN12_1/DA2 端子機能 AN12_1 入力 DA2 出力

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-85 2012.09.14

• P93/AN11_1 端子機能 AN11_1 入力
• P92/AN10_1 端子機能 AN10_1 入力
• P91/AN9_1 端子機能 AN9_1 入力
• P90/AN8_1 端子機能 AN8_1 入力 (2) H8S/2425 グループの端子機能
• P95/AN13_1/DA3 端子機能 AN13_1 入力 DA3 出力
• P94/AN12_1/DA2 端子機能 AN12_1 入力 DA2 出力

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-86 2012.09.14 11.9 ポート A ポート A は8 ビットの兼用入出力ポートです。ポートA には以下のレジスタがあります。ポートファンク ションコントロールレジスタについては「11.18 ポートファンクションコントロールレジスタ」を参照して ください。

• ポートAデータディレクションレジスタ（PADDR）
• ポートAデータレジスタ（PADR）
• ポートAレジスタ（PORTA）
• ポートAプルアップMOSコントロールレジスタ（PAPCR）
• ポートAオープンドレインコントロールレジスタ（PAODR）
• ポートファンクションコントロールレジスタ0（PFCR0）（H8S/2425グループ）
• ポートファンクションコントロールレジスタ1（PFCR1）
• ポートファンクションコントロールレジスタ4（PFCR4）
• ポートファンクションコントロールレジスタ5（PFCR5）

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-87 2012.09.14 11.9.1 ポート A データディレクションレジスタ（PADDR） PADDR は、ポートA の入出力をビットごとに指定します。リードは無効です。リードすると不定値が読み 出されます。 ビット ビット名 初期値 R/W 説 明

7 PA7DDR 0 W

6 PA6DDR 0 W

5 PA5DDR 0 W

4 PA4DDR 0 W

3 PA3DDR 0 W

2 PA2DDR 0 W

1 PA1DDR 0 W

0 PA0DDR 0 W

• モード1、2 のとき PA4～PA0 端子は、アドレス出力になります。 PA6～PA5 端子は、A22E、A21E ビットがそれぞれ 1 にセットされて いるとき、PADDR を 1 にセットすると対応する端子はアドレス出力 となり、0 にクリアすると入力ポートになります。A22E、A21E ビッ トをそれぞれ0 にクリアすると入出力ポートとなり、PADDR によっ て端子機能を切り替えることができます。 PA7 端子は、A23E が 1 にセットされているとき、PA7DDR を1 に セットすると端子はアドレス出力となり、0 にクリアすると入力ポー トになります。 A23E が 0 にクリアされているとき、H8S/2427 グループ、H8S/2427R グループとH8S/2425 グループで動作が異なります。 [H8S/2427 グループ、H8S/2427R グループ] 汎用入出力ポートの機能が選択されているとき、PA7DDR によっ て端子機能を切り替えることができます。 [H8S/2425 グループ] CS 出力許可ビット（CS7E）を 1 にセットしたとき、PA7DDR を 1 にセットすると CS7 出力になり、0 にクリアすると入力ポートに なります。 CS 出力許可ビット（CS7E）を 0 にクリアして汎用入出力ポート の機能が選択されているとき、PA7DDR によって端子機能を切り 替えることができます。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-88 2012.09.14 ビット ビット名 初期値 R/W 説 明 PA6～PA0 端子は、A22E～A16E ビットがそれぞれ 1 にセットされて いるとき、PADDR を 1 にセットすると対応する端子はアドレス出力 となり、0 にクリアすると入力ポートになります。A22E～A16E ビッ トをそれぞれ0 にクリアすると入出力ポートとなり、PADDR によっ て端子機能を切り替えることができます。 PA7 端子は、A23E が 1 にセットされているとき、PA7DDR を1 に セットすると端子はアドレス出力となり、0 にクリアすると入力ポー トになります。 A23E が 0 にクリアされているとき、H8S/2427 グループ、H8S/2427R グループとH8S/2425 グループで動作が異なります。 [H8S/2427 グループ、H8S/2427R グループ] 汎用入出力ポートの機能が選択されているとき、PA7DDR によっ て端子機能を切り替えることができます。 [H8S/2425 グループ] CS 出力許可ビット（CS7E）を 1 にセットしたとき、PA7DDR を 1 にセットすると CS7 出力になり、0 にクリアすると入力ポートに なります。 CS 出力許可ビット（CS7E）を 0 にクリア して汎用入出力ポート の機能が選択されているとき、PA7DDR によって端子機能を切り 替えることができます。 ポートA は入出力ポートとなり、PADDR によって端子機能を切り替 えることができます。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-89 2012.09.14 11.9.2 ポート A データレジスタ（PADR） PADR は、ポートA の出力データを格納します。 ビット ビット名 初期値 R/W 説 明

7 PA7DR 0 R/W 汎用入出力ポートとして使用する端子の出力データを格納します。

6 PA6DR 0 R/W

5 PA5DR 0 R/W

4 PA4DR 0 R/W

3 PA3DR 0 R/W

2 PA2DR 0 R/W

1 PA1DR 0 R/W

0 PA0DR 0 R/W

11.9.3 ポート A レジスタ（PORTA） PORTA は、ポートA の端子の状態を反映します。ライトは無効です。 ビット ビット名 初期値 R/W 説 明

7 PA7 ―* R

6 PA6 ―* R

5 PA5 ―* R

4 PA4 ―* R

このレジスタをリードすると、PADDR がセットされているビットは、PADR の値がリードされます。PADDR がクリアされているビットは端子の状態が リードされます。

3 PA3 ―* R

2 PA2 ―* R

1 PA1 ―* R

0 PA0 ―* R

【注】 * PA7～PA0 端子の状態により決定されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-90 2012.09.14 11.9.4 ポート A プルアップ MOS コントロールレジスタ（PAPCR） PAPCR は、ポートA の入力プルアップMOS のオン／オフを制御します。モード1、2 ではビット７～5 が 有効です。モード3、4、5、7 ではすべてのビットが有効です。 ビット ビット名 初期値 R/W 説 明

7 PA7PCR 0 R/W

6 PA6PCR 0 R/W

5 PA5PCR 0 R/W

4 PA4PCR 0 R/W

3 PA3PCR 0 R/W

2 PA2PCR 0 R/W

1 PA1PCR 0 R/W

0 PA0PCR 0 R/W

入力ポート状態で、このレジスタの1 にセットされたビットに対応する端子 の入力プルアップMOS がオンします。 SCI、FSI 使用時は1 にセットしないでください。 11.9.5 ポート A オープンドレインコントロールレジスタ（PAODR） PAODR は、ポート A の端子の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明

7 PA7ODR 0 R/W

6 PA6ODR 0 R/W

5 PA5ODR 0 R/W

アドレス出力、CS7 出力*以外のときこのビットを1 にセットすると対応す る端子はNMOS オープンドレイン出力となり、0 にクリアするとCMOS 出 力になります。

4 PA4ODR 0 R/W

3 PA3ODR 0 R/W

2 PA2ODR 0 R/W

1 PA1ODR 0 R/W

0 PA0ODR 0 R/W

【注】 * H8S/2427 グループ、H8S/2427R グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-91 2012.09.14 11.9.6 端子機能 ポート A はアドレス出力端子、割り込み入力端子、FSI 入出力端子、SSU 入出力端子、SCI 入出力端子、バ ス制御出力端子と兼用になっています。レジスタの設定値と端子の関係は以下のとおりです。

• PA7/A23/ CS7*6/IRQ7-A/FSIDO/SSO0-B 動作モードとEXPE ビット、SSU の SSCRH の MSS、BIDE ビット、SSCRL の SSUMS ビット、SSER の TE、RE ビット、PFCR5 のSSO0S1、SSO0S0 ビットとFSICR のFSIE ビット、PFCR0 のCS7E ビット（H8S/2425 グループ）、PFCR1 の A23E ビットとPA7DDR ビットおよび割り込みコントローラのITSR の ITS7 ビッ トにより次のように切り替わります。 A23E 0 1 CS7E*6 0 1 － FSIE 0 1 － － PA7DDR 0 1 0 *4 － － 0 1 0 1 PA7 入力 PA7 出力 SSO0-B 入力*2*5 SSO0-B 出力*3*5 FSIDO 出力 PA7 入力 CS7 出力 PA7 入力 A23 出力端子機能 IRQ7-A 割り込み入力*1 A23E － CS7E*6 － FSIE 0 1 PA7DDR 0 1 0 *4 － － PA7 入力 PA7 出力 SSO0-B 入力*2*5 SSO0-B 出力*3*5 FSIDO 出力 端子機能 IRQ7-A 割り込み入力*1 【注】 *1 ITSR のITS7 ビットが0 のときIRQ7-A 入力となります。 *2 SSO0-B 入力として使用する場合は、PFCR5 のSSO0S1、SSO0S0=B'01 にしてから、その他のレジスタ設定を 行うようにしてください。 *3 SSO0-B 出力として使用する場合は、PFCR5 のSSO0S1、SSO0S0=B'01 にしてから、その他のレジスタ設定を 行うようにしてください。 *4 SSU 端子を入力として使用する場合はPA7DDR＝0 にしてください。 *5 PFCR5 のSSOS01、SSO0S0＝B'01 以外の場合はSSU の設定をしないでください。 I/O ポートとして使用してください。 *6 H8S/2427 グループ、H8S/2427R グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-92 2012.09.14 SSU の設 定 SSUMS 0 0 1* 1 BIDE 0 1* 2 0 MSS 0 1 0 1 0 1 TE 0 1 0 1 0 1 0 1 0 1 0 1 RE 0 1 0 1 1 0 1 1 0 1 0 1 0 1 1 0 1 端子状態 － SSO 入力 － SSO 入力 － SSO 出力 SSO 出力 SSO 入力 SSO 出力 SSO 入力 SSO 出力 － SSO 出力 SSO 出力 － SSO 出力 SSO 出力 【記号説明】 －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。 *1 SSU のSSUMS＝1 の場合、BIDE＝1 にセットしないでください。 *2 BIDE ＝1（双方向モード）の場合はTE＝RE＝1 としないでください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-93 2012.09.14

• PA6/A22/ IRQ6-A/FSIDI/SSI0-B 動作モードとEXPE ビット、SSU の SSCRH の MSS、BIDE ビット、SSCRL の SSUMS ビット、SSER の TE、RE ビットとPFCR1 のA22E ビットとFSICR のFSIE ビット、PFCR5 のSSI0S1、SSI0S0 ビット、PA6DDR ビットおよび割り込みコントローラのITSR の ITS6 ビットにより次のように切り替わります。 A22E 0 1 FSIE 0 1 － PA6DDR 0 1 0 *4 － － 0 1 PA6 入力 PA6 出力 SSI0-B 入力 *2*5 SSI0-B 出力 *3*5 FSIDI 入力 PA6 入力 A22 出力 端子機能 IRQ6-A 割り込み入力*1 A22E － FSIE 0 1 PA6DDR 0 1 0 *4 － － PA6 入力 PA6 出力 SSI0-B 入力*2*5 SSI0-B 出力*3*5 FSIDI 入力 端子機能 IRQ6-A 割り込み入力*1 【注】 *1 ITSR のITS6 ビットが0 のときIRQ6-A 入力となります。 *2 SSI0-B 入力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'01 にしてから、その他のレジスタ設定を行う ようにしてください。 *3 SSI0-B 出力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'01 にしてから、その他のレジスタ設定を行う ようにしてください。 *4 SSU 端子を入力として使用する場合はPA6DDR＝0 にしてください。 *5 PFCR5 のSSI0S1、SSI0S0＝B'01 以外の場合はSSU の設定をしないでください。 I/O ポートとして使用してください。 SSU の 設定 SSUMS 0 0 1* 1 BIDE 0 1* 2 0 MSS 0 1 0 1 0 1 TE 0 1 0 1 0 1 0 1 0 1 0 1 RE 0 1 0 1 1 0 1 1 0 1 0 1 0 1 1 0 1 端子状態 － － SSI 出力 SSI 出力 SSI 入力 － SSI 入力 － － － － SSI 入力 － SSI 入力 SSI 入力 － SSI 入力 【記号説明】 －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-94 2012.09.14 *1 SSU のSSUMS＝1 の場合、BIDE＝1 にセットしないでください。 *2 BIDE ＝1（双方向モード）の場合はTE＝RE＝1 としないでください。

• PA5/A21/ IRQ5-A/FSICK/SSCK0-B 動作モードとEXPE ビット、SSU の SSCRH の MSS、SCKS ビット、SSCRL の SSUMS ビットと PFCR1 の A21E ビットとFSICR の FSIE ビット、PFCR5 の SSCK0S1、SSCK0S0 ビット、PA5DDR ビットおよび 割り込みコントローラのITSR の ITS5 ビットにより次のように切り替わります。 A21E 0 1 FSIE 0 1 － PA5DDR 0 1 0 *4 － － 0 1 PA5 入力 PA5 出力 SSI0-B 入力*2*5 SSI0-B 出力*3*5 FSICK 出力 PA5 入力 A21 出力端子機能 IRQ5-A 割り込み入力*1 A21E － FSIE 0 1 PA5DDR 0 1 0 *4 － － PA5 入力 PA5 出力 SSI0-B 入力*2*5 SSI0-B 出力*3*5 FSICK 出力 端子機能 IRQ5-A 割り込み入力*1 【注】 *1 ITSR のITS5 ビットが0 のときIRQ5-A 入力となります。 *2 SSCK0-B 入力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'01 にしてから、その他のレジスタ設定 を行うようにしてください。 *3 SSCK0-B 出力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'01 にしてから、その他のレジスタ設定 を行うようにしてください。 *4 SSU 端子を入力として使用する場合はPA5DDR＝0 にしてください。 *5 PFCR5 のSSCK0S1、SSCK0S0＝B'01 以外の場合はSSU の設定をしないでください。 I/O ポート、TPU 端子、EXDMAC 端子として使用してください。 SSUMS 0 1 MSS 0 1 0 1 SCKS 0 1 0 1 0 1 0 1 端子状態 － SSCK 入力 － SSCK 出力 － SSCK 入力 － SSCK 出力 【記号説明】 －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-95 2012.09.14

• PA4/A20/ IRQ4-A/FSISS/SCS0-B 動作モードとEXPE ビットとSSU の SSCRH の MSS、CSS1、CSS0 ビット、SSCRL の SSUMS ビットと PFCR1 の A20E ビットとFSICR の FSIE ビット、PFCR5 の SCS0S1、SCS0S0 ビット、PA4DDR ビットお よび割り込みコントローラのITSR の ITS4 ビットにより次のように切り替わります。 動作モード 1 、2 4 3、 5、7（EXPE=1） A20E － 0 1 FSIE － 0 1 － PA4DDR － 0 1 0* 5 0 *5 － － 0 1 A20 出力 PA4 入力 PA4 出力 SCS0-B 入力*2*6 SCS0-B 入出力 *4*6 SCS0-B 出力*3*6 FSISS 出力端子 PA4 入力 A20 出力端子機能 IRQ4-A 割り込み入力*1 A20E － FSIE 0 1 PA4DDR 0 1 0 * 0 * － － PA4 入力 PA4 出力 SCS0-B 入力* SCS0-B 入出力* SCS0-B 出力* FSISS 出力 端子機能 IRQ4-A 割り込み入力* 【注】 *1 ITSR のITS4 ビットが0 のときIRQ4-A 入力となります。 *2 SCS0-B 入力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'01 にしてから、その他のレジスタ設定を行 うようにしてください。 *3 SCS0-B 出力として使用する場合は、 PFCR5 のSCS0S1、SCS0S0=B'01 にしてから、その他のレジスタ設定を 行うようにしてください。 *4 SCS0-B 入出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'01 にしてから、その他のレジスタ設定を 行うようにしてください。 * 5 SSU 端子を入力として使用する場合はPA4DDR＝0 にしてください。 *6 PFCR5 のSCS0S1、SCS0S0＝B'01 以外の場合はSSU の設定をしないでください。 I/O ポートとして使用してください。 SSUMS 0 1 MSS 0 1 x CSS1 x 0 1 x CSS0 x 0 1 0 1 x 端子状態 SCS 入力 － SCS 入力 SCS 自動入出力 SCS 出力 － 【記号説明】x： Don't care －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-96 2012.09.14

• PA3/A19/SCK4-B 動作モードとEXPE ビットとSCI の SMR_4 の C/A ビット、SCR_4 の CKE0、CKE1 ビットとPFCR1 の A19E ビットとPFCR4 のSCK4S ビット、PA3DDR ビットにより次のように切り替わります。 動作モード 1 、2 4 EXPE － － A19E － 0 1 CKE1 － 0 1 － C/A － 0 1 － － CKE0 － 0 1 － － － PA3DDR － 0 1 － － － 0 1 端子機能 A19 出力 PA3 入力 PA3 出力 SCK4-B 出力* SCK4-B 出力* SCK4-B 入力* PA3 入力 A19 出力 動作モード 3 、5、7 EXPE 0 1 A19E － 0 1 CKE1 0 1 0 1 － C/A 0 1 － 0 1 － － PA3DDR 0 1 － － － 0 1 － － － 0 1 端子機能 PA3 入力 PA3 出力 SCK4-B 出力* SCK4-B 出力* SCK4-B 入力* PA3 入力 PA3 出力 SCK4-B 出力* SCK4-B 出力* SCK4-B 入力* PA3 入力 A19 出力 【注】 * PFCR4 のSCK4S ビットが1 のときSCK4-B 入出力となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-97 2012.09.14

• PA2/A18/RxD4-B 動作モードとEXPE ビットとSCI の SCR_4 の RE ビットとPFCR1 の A18E、PFCR4 の RXD4S ビットと PADDR ビットにより次のように切り替わります。 動作モード 1 、2 4 3、5、7 EXPE － － 0 1 A18E － 0 1 － 0 1 RE － 0 1 － 0 1 0 1 － PA2DDR － 0 1 － 0 1 0 1 － 0 1 － 0 1 端子機能 A18 出力 PA2 入力 PA2 出力 RxD4-B 入力* PA2 入力 A18 出力 PA2 入力 PA2 出力 RxD4-B 入力* PA2 入力 PA2 出力 RxD4-B 入力* PA2 入力 A18 出力 【注】 * PFCR4 のRXD4S ビットが1 のときRxD4-B 入力となります。
• PA1/A17/TxD4-B 動作モードとEXPE ビットとSCI の SCR_4 の TE ビットとPFCR1 の A17E ビットとPFCR4 の TXD4S ビ ットと PA1DDR ビットにより次のように切り替わります。 動作モード 1 、2 4 3、5、7 EXPE － － 0 1 A17E － 0 1 － 0 1 TE － 0 1 － 0 1 0 1 － PA1DDR － 0 1 － 0 1 0 1 － 0 1 － 0 1 端子機能 A17 出力 PA1 入力 PA1 出力 TxD4-B 出力* PA1 入力 A17 出力 PA1 入力 PA1 出力 TxD4-B 出力* PA1 入力 PA1 出力 TxD4-B 出力* PA1 入力 A17 出力 【注】 * PFCR4 のTXD4S ビットが1 のときTxD4-B 出力となります。
• PA0/A16 動作モードとEXPE ビットとPFCR1 のA16E ビットとPA0DDR ビットにより次のように切り替わります。 動作モード 1 、2 4 3、5、7 EXPE － － 0 1 A16E － 0 1 － 0 1 PA0DDR － 0 1 0 1 0 1 0 1 0 1 端子機能 A16 出力 PA0 入力 PA0 出力 PA0 入力 A16 出力 PA0 入力 PA0 出力 PA0 入力 PA0 出力 PA0 入力 A16 出力

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-98 2012.09.14 11.9.7 ポート A 入力プルアップ MOS の状態 ポート A は、プログラムで制御可能な入力プルアップMOS を内蔵しています。この入力プルアップMOS は、モード1、2 のときはPA7～PA5 端子が使用でき、モード3、4、5、7 のときはすべての端子が使用できま す。入力プルアップMOS は、ビット単位でオン／オフを指定できます。 入力プルアップMOS の状態を表11.3 に示します。 SCI、FSI 使用字は入力プルアップMOS をオンしないでください。 表 11.3 ポ ー トA 入力プルアップMOS の状態 モード リセット ハードウェア スタンバイモード ソフトウェア スタンバイモード その他の動作時 3、4、5、7 PA7 ～PA0 ON/OFF PA7～PA5 ON/OFF 1、2 PA4～PA0 OFF OFF 【記号説明】 OFF ：入力プルアップMOS は、常にオフ状態です。 ON/OFF：入力ポート状態かつPAPCR＝1 のときオン状態、その他のときはオフ状態です。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-99 2012.09.14 11.10 ポート B ポートＢは8 ビットの兼用入出力ポートです。ポートB には以下のレジスタがあります。

• ポートBデータディレクションレジスタ（PBDDR）
• ポートBデータレジスタ（PBDR）
• ポートBレジスタ（PORTB）
• ポートBプルアップMOSコントロールレジスタ（PBPCR）
• ポートBオープンドレインコントロールレジスタ（PBODR） 11.10.1 ポート B データディレクションレジスタ（PBDDR） PBDDR はポート B の入出力をビットごとに指定します。 リードは無効です。リードすると不定値が読み出されます。 ビット ビット名 初期値 R/W 説 明

7 PB7DDR 0 W

6 PB6DDR 0 W

5 PB5DDR 0 W

4 PB4DDR 0 W

3 PB3DDR 0 W

2 PB2DDR 0 W

1 PB1DDR 0 W

0 PB0DDR 0 W

• モード1、2 のとき PBDDR にかかわらず、対応する各端子はアドレス出力となります。 このビットを1 にセットすると、対応する端子はアドレス出力となり、0 にクリアすると入力ポートになります。 ポートB は入出力ポートになり、PBDDR によって端子機能を切り替え ることができます。 11.10.2 ポート B データレジスタ（PBDR） PBDR はポートB の出力データを格納します。 ビット ビット名 初期値 R/W 説 明

7 PB7DR 0 R/W

6 PB6DR 0 R/W

5 PB5DR 0 R/W

4 PB4DR 0 R/W

3 PB3DR 0 R/W

2 PB2DR 0 R/W

1 PB1DR 0 R/W

0 PB0DR 0 R/W

汎用出力ポートとして使用する端子の出力データを格納します。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-100 2012.09.14 11.10.3 ポート B レジスタ（PORTB） PORTB はポートB の端子の状態を反映します。 ライトは無効です。 ビット ビット名 初期値 R/W 説 明

7 PB7 ―* R

6 PB6 ―* R

5 PB5 ―* R

4 PB4 ―* R

3 PB3 ―* R

2 PB2 ―* R

1 PB1 ―* R

0 PB0 ―* R

このレジスタをリードすると、PBDDR がセットされているビットはPBDR の 値がリードされます。PBDDR がクリアされているビットは端子の状態がリード されます。 【注】 * PB7 ～PB0 端子の状態により決定されます。 11.10.4 ポート B プルアップ MOS コントロールレジスタ（PBPCR） PBPCR はポート B の入力プルアップMOS のオン／オフを制御します。モード3、4、5、7 のときに有効で ビット ビット名 初期値 R/W 説 明

7 PB7PCR 0 R/W

6 PB6PCR 0 R/W

5 PB5PCR 0 R/W

4 PB4PCR 0 R/W

3 PB3PCR 0 R/W

2 PB2PCR 0 R/W

1 PB1PCR 0 R/W

0 PB0PCR 0 R/W

入力ポート状態で、このレジスタの1 にセットされたビットに対応する端子の 入力プルアップMOS がオンします。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-101 2012.09.14 11.10.5 ポート B オープンドレインコントロールレジスタ（PBODR） PBODR は、ポート B の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明

7 PB7ODR 0 R/W

6 PB6ODR 0 R/W

5 PB5ODR 0 R/W

4 PB4ODR 0 R/W

3 PB3ODR 0 R/W

2 PB2ODR 0 R/W

1 PB1ODR 0 R/W

0 PB0ODR 0 R/W

アドレス出力以外のとき、このビットを1 にセットすると対応する端子は NMOS オープンドレイン出力となり、0 にクリアするとCMOS 出力になり ます。 11.10.6 端子機能 ポート B の各端子は、TPU 入出力端子、アドレス出力端子と兼用となっています。レジスタの設定値と端 子機能の関係は以下のとおりです。

• PB7/A15/TIOCB8/TCLKH 動作モード、EXPE ビット、TPU の TMDR_8 の MD3～MD0 ビット、TIOR_8 の IOB3～IOB0 ビット、TCR_8 の CCLR1、CCLR0 ビットによるTPU チャネル8 の設定、TCR_6、TCR_11 の TPSC2～TPSC0 ビットと PB7DDR ビットにより次のように切り替わります。 TPU チャネル8 の 設定 － － (1) (2) PB7DDR － 0 1 － 0 1 端子機能 A15 出力 PB7 入力 A15 出力 TIOCB8 出力 PB7 入力 PB7 出力 TIOCB8 入力*1 TCLKH 入力*2 MD3～MD0 B'0000 、B'01xx B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOB3＝1 の場合にTIOCB8 入力となります。 *2 TCR_6 、TCR_11 のいずれかの設定がTPSC2～TPSC0＝B'111 の場合にTCLKH 入力となります。 また、チャネル8、10 を位相計数モードに設定すると、TCLKH 入力となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-102 2012.09.14

• PB6/A14/TIOCA8 動作モード、EXPE ビット、TPU の TMDR_8 の MD3～MD0 ビット、TIOR_8 の IOA3～IOA0 ビット、TCR_8 の CCLR1、CCLR0 ビットによるTPU チャネル8 の設定とPB6DDR ビットにより次のように切り替わり ます。 TPU チャネル8 の 設定 PB6DDR － 0 1 － 0 1 端子機能 A14 出力 PB6 入力 A14 出力 TIOCA8 出力 PB6 入力 PB6 出力 TIOCA8 入力*1 MD3～MD0 B'0000 、B'01xx B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'01 以外 B'01 出力機能 － アウトプット コンペア出力 － PWM *2 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOA3＝1 の場合にTIOCA8 入力となります。 *2 TIOCB8 は出力禁止となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-103 2012.09.14

• PB5/A13/TIOCB7/TCLKG 動作モード、EXPE ビット、TPU の TMDR_7 の MD3～MD0 ビット、TIOR_7 の IOB3～IOB0 ビット、TCR_7 の CCLR1、CCLR0 ビットによるTPU チャネル7 の設定、TCR_6、TCR_8、TCR_10、TCR_11 の TPSC2 ～TPSC0 ビットとPB5DDR ビットにより次のように切り替わります。 TPU チャネル7 の 設定 PB5DDR － 0 1 － 0 1 端子機能 A13 出力 PB5 入力 A13 出力 TIOCB7 出力 PB5 入力 PB5 出力 TIOCB7 入力*1 TCLKG 入力*2 MD3～MD0 B'0000 、B'01xx B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOB3～IOB0＝B'10xx の場合にTIOCB7 入力となります。 *2 TCR_6 、TCR_8 のいずれかの設定がTPSC2～TPSC0＝B'111 またはTCR_10、TCR_11 のいずれかの設定が TPSC2～TPSC0＝B'101 の場合にTCLKG 入力となります。また、チャネル8、10 を位相計数モードに設定する と、TCLKG 入力となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-104 2012.09.14

• PB4/A12/TIOCA7 動作モード、EXPE ビット、TPU の TMDR_7 の MD3～MD0 ビット、TIOR_7 の IOA3～IOA0 ビット、TCR_7 の CCLR1、CCLR0 ビットによるTPU チャネル7 の設定とPB4DDR ビットにより次のように切り替わり ます。 PB4DDR － 0 1 － 0 1 端子機能 A12 出力 PB4 入力 A12 出力 TIOCA7 出力 PB4 入力 PB4 出力 TIOCA7 入力*1 MD3～MD0 B'0000 、B'01xx B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR1、CCLR0 － － － － B'01 以外 B'01 出力機能 － アウトプット コンペア出力 － PWM *2 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOA3～IOA0＝B'10xx の場合にTIOCA7 入力となります。 *2 TIOCB7 は出力禁止となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-105 2012.09.14

• PB3/A11/TIOCD6/TCLKF 動作モード、EXPE ビット、TPU の TMDR_6 の MD3～MD0 ビット、TIORL_6 の IOD3～IOD0 ビット、 TCR_6 の CCLR2～CCLR0 ビットによるTPU チャネル6 の設定、TCR_6～TCR_8 の TPSC2～TPSC0 ビッ トと PB3DDR ビットにより次のように切り替わります。 TPU チャネル6 の 設定 PB3DDR － 0 1 － 0 1 端子機能 A11 出力 PB3 入力 A11 出力 TIOCD6 出力 PB3 入力 PB3 出力 T IOCD6 入力*1 T CLKF 入力*2 MD3～MD0 B'0000 B'0010 B'0011 IOD3～IOD0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'110 以外 B'110 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000 かつIOD3～IOD0＝B'10xx の場合にTIOCD6 入力となります。 *2 TCR_6 ～TCR_8 のいずれかの設定がTPSC2～TPSC0＝B'101 の場合にTCLKF 入力となります。 また、チャネル7、11 を位相計数モードに設定すると、TCLKF 入力となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-106 2012.09.14

• PB2/A10/TIOCC6/TCLKE 動作モード、EXPE ビット、TPU の TMDR_6 の MD3～MD0 ビット、TIORL_6 の IOC3～IOC0 ビット、TCR6 の CCLR2～CCLR0 ビットによるTPU チャネル6 の設定、TCR_6～TCR_11 の TPSC2～TPSC0 ビットと PB2DDR ビットにより次のように切り替わります。 TPU チャネル6 の 設定 PB2DDR － 0 1 － 0 1 端子機能 A10 出力 PB2 入力 A10 出力 TIOCC6 出力 PB2 入力 PB2 出力 T IOCC6 入力*1 T CLKE 入力*2 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOC3～IOC0 B'0000、 B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'101 以外 B'101 出力機能 － アウトプット コンペア出力 － PWM * モード 1 出力 PWM モード 2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、かつIOC3～IOC0＝B'10xx の場合にTIOCC6 入力となります。 *2 TCR_6 ～TCR_11 のいずれかの設定がTPSC2～TPSC0＝B'100 の場合にTCLKE 入力となります。 また、チャネル7、11 を位相計数モードに設定すると、TCLKE 入力となります。 *3 TIOCD6 は出力禁止となります。TMDR6 のBFA＝1 またはBFB＝1 のときは出力禁止で（2）の設定になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-107 2012.09.14

• PB1/A9/TIOCB6 動作モード、EXPE ビット、TPU の TMDR_6 の MD3～MD0 ビット、TIORH_6 の IOB3～IOB0 ビット、TCR_6 のCCLR2～CCLR0 ビットによるTPU チャネル6 の設定とPB1DDR ビットにより次のように切り替わります。 TPU チャネル6 の設定 － － (1) (2) PB1DDR － 0 1 － 0 1 端子機能 A9 出力 PB1 入力 A9 出力 TIOCB6 出力 PB1 入力 PB1 出力 TIOCB6 入力*1 MD3～MD0 B'0000 B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'010 以外 B'010 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、かつIOB3～IOB0＝B'10xx の場合にTIOCB6 入力となります。
• PB0/A8/TIOCA6 動作モード、EXPE ビット、TPU の TMDR_6 の MD3～MD0 ビット、TIORH_6 の IOA3～IOA0 ビット、 TCR_6 の CCLR2～CCLR0 ビットによるTPU チャネル6 の設定とPB0DDR ビットにより次のように切り 替わります。 PB0DDR － 0 1 － 0 1 端子機能 A8 出力 PB0 入力 A8 出力 TIOCA6 出力 PB0 入力 PB0 出力 TIOCA6 入力*1 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOA3～IOA0 B'0000、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'001 以外 B'001 出力機能 － アウトプット コンペア出力 － PWM*2 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、かつIOA3～IOA0＝B'10xx の場合にTIOCA6 入力となります。 *2 TIOCB6 は出力禁止となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-108 2012.09.14 11.10.7 ポート B 入力プルアップ MOS の状態 ポート B は、プログラムで制御可能な入力プルアップMOS を内蔵しています。この入力プルアップMOS はモード3、4、5、7 のときに使用でき、ビット単位でオン／オフを指定できます。 モード 3、4、5、7 のとき、PBDDR を 0 にクリアした状態で、PBPCR を 1 にセットすると、入力プルアッ プ MOS はオンとなります。 入力プルアップMOS の状態を表11.4 に示します。 表 11.4 ポ ー トB 入力プルアップMOS の状態 モード リセット ハードウェア スタンバイモード ソフトウェア スタンバイモード その他の動作時 1、2 OFF 3、4、5、7 OFF ON/OFF 【記号説明】 OFF ：入力プルアップMOS は、常にオフ状態です。 ON/OFF：入力ポート状態かつPBPCR＝1 のときオン状態、その他のときはオフ状態です。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-109 2012.09.14 11.11 ポート C ポート C は8 ビットの兼用入出力ポートです。ポートC には以下のレジスタがあります。

• ポートCデータディレクションレジスタ（PCDDR）
• ポートCデータレジスタ（PCDR）
• ポートCレジスタ（PORTC）
• ポートCプルアップMOSコントロールレジスタ（PCPCR）
• ポートCオープンドレインコントロールレジスタ（PCODR） 11.11.1 ポート C データディレクションレジスタ（PCDDR） PCDDR はポート C の入出力をビットごとに指定します。 リードは無効です。リードすると不定値が読み出されます。 ビット ビット名 初期値 R/W 説 明

7 PC7DDR 0 W

6 PC6DDR 0 W

5 PC5DDR 0 W

4 PC4DDR 0 W

3 PC3DDR 0 W

2 PC2DDR 0 W

1 PC1DDR 0 W

0 PC0DDR 0 W

• モード1、2 のとき PCDDR にかかわらず、対応する各端子はアドレス出力となります。 このビットを1 にセットすると、対応する端子はアドレス出力となり、0 にクリアすると入力ポートになります。 ポートC は入出力ポートになり、PCDDR によって端子機能を切り替え ることができます。 11.11.2 ポート C データレジスタ（PCDR） PCDR はポートC の出力データを格納します。 ビット ビット名 初期値 R/W 説 明

7 PC7DR 0 R/W

6 PC6DR 0 R/W

5 PC5DR 0 R/W

4 PC4DR 0 R/W

3 PC3DR 0 R/W

2 PC2DR 0 R/W

1 PC1DR 0 R/W

0 PC0DR 0 R/W

汎用出力ポートとして使用する端子の出力データを格納します。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-110 2012.09.14 11.11.3 ポート C レジスタ（PORTC） PORTC はポートC の端子の状態を反映します。 ライトは無効です。 ビット ビット名 初期値 R/W 説 明

7 PC7 ―* R

6 PC6 ―* R

5 PC5 ―* R

4 PC4 ―* R

3 PC3 ―* R

2 PC2 ―* R

1 PC1 ―* R

0 PC0 ―* R

このレジスタをリードすると、PCDDR がセットされているビットはPCDR の 値がリードされます。PCDDR がクリアされているビットは端子の状態がリード されます。 【注】 * PC7～PC0 端子の状態により決定されます。 11.11.4 ポート C プルアップ MOS コントロールレジスタ（PCPCR） PCPCR はポート C の入力プルアップMOS のオン／オフを制御します。モード3、4、5、7 のときに有効で ビット ビット名 初期値 R/W 説 明

7 PC7PCR 0 R/W

6 PC6PCR 0 R/W

5 PC5PCR 0 R/W

4 PC4PCR 0 R/W

3 PC3PCR 0 R/W

2 PC2PCR 0 R/W

1 PC1PCR 0 R/W

0 PC0PCR 0 R/W

入力ポート状態で、このレジスタの1 にセットされたビットに対応する端子の 入力プルアップMOS がオンします。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-111 2012.09.14 11.11.5 ポート C オープンドレインコントロールレジスタ（PCODR） PCODR は、ポート C の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明

7 PC7ODR 0 R/W

6 PC6ODR 0 R/W

5 PC5ODR 0 R/W

4 PC4ODR 0 R/W

3 PC3ODR 0 R/W

2 PC2ODR 0 R/W

1 PC1ODR 0 R/W

0 PC0ODR 0 R/W

アドレス出力以外のとき、このビットを1 にセットすると対応する端子は NMOS オープンドレイン出力となり、0 にクリアするとCMOS 出力になり ます。 11.11.6 端子機能 ポート C の各端子は、TPU 入出力端子、アドレス出力端子と兼用となっています。レジスタの設定値と端 子機能の関係は以下のとおりです。

• PC7/A7/TIOCB11 動作モード、EXPE ビット、TPU のTMDR_11 のMD3～MD0 ビット、TIOR_11 のIOB3～IOB0 ビット、TCR_11 のCCLR1、CCLR0 ビットによるTPU チャネル11 の設定とPC7DDR ビットにより次のように切り替わります。 TPU チャネル11 の 設定 － － (1) (2) PC7DDR － 0 1 － 0 1 端子機能 A7 出力 PC7 入力 A7 出力 TIOCB11 出力 PC7 入力 PC7 出力 TIOCB11 入力* TPU チャネル11 の 設定 MD3～MD0 B'0000 、B'01xx B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care 【注】 * MD3 ～MD0＝B'0000、B'01xx かつIOB3＝1 の場合にTIOCB11 入力となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-112 2012.09.14

• PC6/A6/TIOCA11 動作モード、EXPE ビット、TPU のTMDR_11 のMD3～MD0 ビット、TIOR_11 のIOA3～IOA0 ビット、TCR_11 のCCLR1、CCLR0 ビットによるTPU チャネル11 の設定とPC6DDR ビットにより次のように切り替わります。 TPU チャネル11 の 設定 PC6DDR － 0 1 － 0 1 端子機能 A6 出力 PC6 入力 A6 出力 TIOCA11 出力 PC6 入力 PC6 出力 TIOCA11 入力*1 TPU チャネル11 の 設定 MD3～MD0 B'0000 、B'01xx B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR1、CCLR0 － － － － B'01 以外 B'01 出力機能 － アウトプット コンペア出力 － PWM *2 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOA3＝1 の場合にTIOCA11 入力となります。 *2 TIOCB11 は出力禁止となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-113 2012.09.14

• PC5/A5/TIOCB10 動作モード、EXPE ビット、TPU の TMDR_10 の MD3～MD0 ビット、TIOR_10 の IOB3～IOB0 ビット、 TCR_10 の CCLR1、CCLR0 ビットによるTPU チャネル10 の設定とPC5DDR ビットにより次のように切 り替わります。 TPU チャネル10 の 設定 PC5DDR － 0 1 － 0 1 端子機能 A5 出力 PC5 入力 A5 出力 TIOCB10 出力 PC5 入力 PC5 出力 TIOCB10 入力* TPU チャネル10 の 設定 MD3～MD0 B'0000 、B'01xx B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR1、CCLR0 － － － － B'10 以外 B'10 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care 【注】 * MD3 ～MD0＝B'0000、B'01xx かつIOB3～IOB0＝B'10xx の場合にTIOCB10 入力となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-114 2012.09.14

• PC4/A4/TIOCA10 動作モード、EXPE ビット、TPU のTMDR_10 のMD3～MD0 ビット、TIOR_10 のIOA3～IOA0 ビット、TCR_10 のCCLR1、CCLR0 ビットによるTPU チャネル10 の設定とPC4DDR ビットにより次のように切り替わります。 TPU チャネル10 の 設定 PC4DDR － 0 1 － 0 1 端子機能 A4 出力 PC4 入力 A4 出力 TIOCA10 出力 PC4 入力 PC4 出力 T IOCA10 入力*1 TPU チャネル 10 の 設定 MD3～MD0 B'0000 、B'01xx B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR1、CCLR0 － － － － B'01 以外 B'01 出力機能 － アウトプット コンペア出力 － PWM * モード 1 出力 PWM モード 2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、B'01xx かつIOA3～IOA0＝B'10xx の場合にTIOCA10 入力となります。 *2 TIOCB10 は出力禁止となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-115 2012.09.14

• PC3/A3/TIOCD9 動作モード、EXPE ビット、TPU の TMDR_9 の MD3～MD0 ビット、TIORL_9 の IOD3～IOD0 ビット、 TCR_9 の CCLR2～CCLR0 ビットによるTPU チャネル9 の設定とPC3DDR ビットにより次のように切り 替わります。 PC3DDR － 0 1 － 0 1 端子機能 A3 出力 PC3 入力 A3 出力 TIOCD9 出力 PC3 入力 PC3 出力 TIOCD9 入力* MD3～MD0 B'0000 B'0010 B'0011 IOD3～IOD0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'110 以外 B'110 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care 【注】 * MD3 ～MD0＝B'0000、かつIOD3～IOD0＝B'10xx の場合にTIOCD9 入力となります。
• PC2/A2/TIOCC9 動作モード、EXPE ビット、TPU のTMDR_9 のMD3～MD0 ビット、TIORL_9 のIOC3～IOC0 ビット、TCR_9 の CCLR2～CCLR0 ビットによるTPU チャネル9 の設定とPC2DDR ビットにより次のように切り替わり ます。 PC2DDR － 0 1 － 0 1 端子機能 A2 出力 PC2 入力 A2 出力 TIOCC9 出力 PC2 入力 PC2 出力 TIOCC9 入力*1 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOC3～IOC0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'101 以外 B'101 出力機能 － アウトプット コンペア出力 － PWM *2 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、かつIOC3～IOC0＝B'10xx の場合にTIOCC9 入力となります。 *2 TIOCD9 は出力禁止となります。TMDR_9 のBFA＝1 またはBFB＝1 のときは出力禁止で（2）の設定になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-116 2012.09.14

• PC1/A1/TIOCB9 動作モード、EXPE ビット、TPU の TMDR_9 の MD3～MD0 ビット、TIORH_9 の IOB3～IOB0 ビット、 TCR_9 の CCLR2～CCLR0 ビットによるTPU チャネル9 の設定とPC1DDR ビットにより次のように切り 替わります。 PC1DDR － 0 1 － 0 1 端子機能 A1 出力 PC1 入力 A1 出力 TIOCB9 出力 PC1 入力 PC1 出力 T IOCB9 入力* MD3～MD0 B'0000 B'0010 B'0011 IOB3～IOB0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 － B'xx00 B'xx00 以外 CCLR2～CCLR0 － － － － B'010 以外 B'010 出力機能 － アウトプット コンペア出力 － － PWM モード2 出力 【記号説明】x：Don't care 【注】 * MD3 ～MD0＝B'0000、かつIOB3～IOB0＝B'10xx の場合にTIOCB9 入力となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-117 2012.09.14

• PC0/A0/TIOCA9-A 動作モード、EXPE ビット、TPU の TMDR_9 の MD3～MD0 ビット、TIORH_9 の IOA3～IOA0 ビット、 TCR_9 の CCLR2～CCLR0 ビットによるTPU チャネル9 の設定とPC0DDR ビットにより次のように切り 替わります。 PC0DDR － 0 1 － 0 1 端子機能 PC0 入力 PC0 出力 A0 出力 PC0 入力 A0 出力 TIOCA9-A 出力*3 TIOCA9-A 入力*1*3 MD3～MD0 B'0000 B'001x B'0010 B'0011 IOA3～IOA0 B'0000 、B'0100、 B'1xxx B'0001～B'0011 B'0101～B'0111 B'xx00 B'xx00 以外 B'xx00 以外 CCLR2～CCLR0 － － － － B'001 以外 B'001 出力機能 － アウトプット コンペア出力 － PWM *2 モード1 出力 PWM モード2 出力 【記号説明】x：Don't care 【注】 *1 MD3～MD0 ＝B'0000、かつIOA3～IOA0＝B'10xx の場合にTIOCA9 入力となります。 *2 TIOCB9 は出力禁止となります。 *3 TIOCA9-A 入出力として使用する場合は、PFCR2 のTPUS2=0 にしてから、その他のレジスタ設定を行うように してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-118 2012.09.14 11.11.7 ポート C 入力プルアップ MOS の状態 ポート C は、プログラムで制御可能な入力プルアップMOS を内蔵しています。この入力プルアップMOS はモード3、4、5、7 のときに使用でき、ビット単位でオン／オフを指定できます。 モード 3、4、5、7 のとき、PCDDR を 0 にクリアした状態で、PCPCR を 1 にセットすると、入力プルアッ プ MOS はオンとなります。 入力プルアップMOS の状態を表11.5 に示します。 表 11.5 ポ ー トC 入力プルアップMOS の状態 モード リセット ハードウェア スタンバイモード ソフトウェア スタンバイモード その他の動作時 1、2 OFF 3、4、5、7 OFF ON/OFF 【記号説明】 OFF ：入力プルアップMOS は、常にオフ状態です。 ON/OFF：入力ポート状態かつPCPCR＝1 のときオン状態、その他のときはオフ状態です。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-119 2012.09.14 11.12 ポート D ポート D は8 ビットの兼用入出力ポートです。ポートD には以下のレジスタがあります。

• ポートDデータディレクションレジスタ（PDDDR）
• ポートDデータレジスタ（PDDR）
• ポートDレジスタ（PORTD）
• ポートDプルアップMOSコントロールレジスタ（PDPCR）
• ポートDオープンドレインコントロールレジスタ（PDODR） 11.12.1 ポート D データディレクションレジスタ（PDDDR） PDDDR はポート D の入出力をビットごとに指定します。 リードは無効です。リードすると不定値が読み出されます。 ビット ビット名 初期値 R/W 説 明

7 PD7DDR 0 W

6 PD6DDR 0 W

5 PD5DDR 0 W

4 PD4DDR 0 W

3 PD3DDR 0 W

2 PD2DDR 0 W

1 PD1DDR 0 W

0 PD0DDR 0 W

ポートD は、自動的にデータ入出力となります。 ポートD は入出力ポートになり、PDDDR によって端子機能を切り替え ることができます。 11.12.2 ポート D データレジスタ（PDDR） PDDR はポートD の出力データを格納します。 ビット ビット名 初期値 R/W 説 明

7 PD7DR 0 R/W

6 PD6DR 0 R/W

5 PD5DR 0 R/W

4 PD4DR 0 R/W

3 PD3DR 0 R/W

2 PD2DR 0 R/W

1 PD1DR 0 R/W

0 PD0DR 0 R/W

汎用出力ポートとして使用する端子の出力データを格納します。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-120 2012.09.14 11.12.3 ポート D レジスタ（PORTD） PORTD はポートD の端子の状態を反映します。 ライトは無効です。 ビット ビット名 初期値 R/W 説 明

7 PD7 ―* R

6 PD6 ―* R

5 PD5 ―* R

4 PD4 ―* R

3 PD3 ―* R

2 PD2 ―* R

1 PD1 ―* R

0 PD0 ―* R

このレジスタをリードすると、PDDDR がセットされているビットはPDDR の 値がリードされます。PDDDR がクリアされているビットは端子の状態がリード されます。 【注】 * PD7 ～PD0 端子の状態により決定されます。 11.12.4 ポート D プルアップ MOS コントロールレジスタ（PDPCR） PDPCR はポートD の入力プルアップMOS のオン/オフを制御します。モード3、5、7 のときに有効です。 ビット ビット名 初期値 R/W 説 明

7 PD7PCR 0 R/W

6 PD6PCR 0 R/W

5 PD5PCR 0 R/W

4 PD4PCR 0 R/W

3 PD3PCR 0 R/W

2 PD2PCR 0 R/W

1 PD1PCR 0 R/W

0 PD0PCR 0 R/W

PDDDR＝0（入力ポート）状態で、このレジスタの1 にセットされたビットに 対応する端子の入力プルアップMOS がオンします。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-121 2012.09.14 11.12.5 ポート D オープンドレインコントロールレジスタ（PDODR） PDODR は、ポート D の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明

7 PD7ODR 0 R/W

6 PD6ODR 0 R/W

5 PD5ODR 0 R/W

4 PD4ODR 0 R/W

3 PD3ODR 0 R/W

2 PD2ODR 0 R/W

1 PD1ODR 0 R/W

0 PD0ODR 0 R/W

データ、アドレス出力以外のとき、このビットを1 にセットすると対応する 端子はNMOS オープンドレイン出力となり、0 にクリアするとCMOS 出力 になります。 11.12.6 端子機能 ポート D の各端子は、データ入出力端子、アドレス出力端子と兼用となっています。レジスタの設定値と端 子機能の関係は以下のとおりです。

• PD7/D15/AD15 、PD6/D14/AD14、PD5/D13/AD13、PD4/D12/AD12、PD3/D11/AD11、PD2/D10/AD10、 PD1/D9/AD9、PD0/D8/AD8 動作モードとEXPE ビットとバスコントローラMPXCR の MPXE ビットと PDnDDR ビットにより次のよ うに切り替わります。 動作モード 1 、2、4 3、 5、7 EXPE － 0 1 MPXE 0 1 － 0 1 PDnDDR － 0 1 － 端子機能 データ入出力 アドレス出力／ データ入出力 PDn 入力 PDn 出力 データ入出力 アドレス出力／ データ入出力 【記号説明】n=7～0

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-122 2012.09.14 11.12.7 ポート D 入力プルアップ MOS の状態 ポート D は、プログラムで制御可能な入力プルアップMOS を内蔵しています。この入力プルアップMOS はモード3、5、7 のときに使用でき、ビット単位でオン／オフを指定できます。 モード 3、5、7 のとき、PDDDR を 0 にクリアした状態で、PDPCR を 1 にセットすると、入力プルアップ MOS はオンとなります。 入力プルアップMOS の状態を表11.6 に示します。 表 11.6 ポ ー トD 入力プルアップMOS の状態 モード リセット ハードウェア スタンバイモード ソフトウェア スタンバイモード その他の動作時 1、2、4 OFF 3、5、7 OFF ON/OFF 【記号説明】 OFF ：入力プルアップMOS は、常にオフ状態です。 ON/OFF：PDDDR＝0 かつPDPCR＝1 のときオン状態、その他のときはオフ状態です。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-123 2012.09.14 11.13 ポート E ポート E は 8 ビットの兼用入出力ポートです。ポートE には以下のレジスタがあります。

• ポートEデータディレクションレジスタ（PEDDR）
• ポートEデータレジスタ（PEDR）
• ポートEレジスタ（PORTE）
• ポートEプルアップMOSコントロールレジスタ（PEPCR）
• ポートEオープンドレインコントロールレジスタ（PEODR） 11.13.1 ポート E データディレクションレジスタ（PEDDR） PEDDR は、ポートE の入出力をビットごとに指定します。リードは無効です。リードすると不定値が読み 出されます。 ビット ビット名 初期値 R/W 説 明

7 PE7DDR 0 W

6 PE6DDR 0 W

5 PE5DDR 0 W

4 PE4DDR 0 W

3 PE3DDR 0 W

2 PE2DDR 0 W

1 PE1DDR 0 W

0 PE0DDR 0 W

• モード1、2、4 のとき 8 ビットバスモードとしたとき、ポート E は入出力ポートとなり、 PEDDR によって端子機能を切り替えることができます。 16 ビットバスモードとしたとき、ポート E はデータ入出力となりま 8 ビット／16 ビットバスモードについては 「第7 章 バスコントロー ラ（BSC）」を参照してください。 8 ビットバスモードとしたとき、 ポートE は入出力ポートとなります。 このビットを1 にセットすると対応する端子は、出力ポートになり、 0 にクリアすると入力ポートになります。 16 ビットバスモードとしたとき、ポート E はデータ入出力となりま ポートE は入出力ポートとなり、PEDDR によって端子機能を切り替 えることができます。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-124 2012.09.14 11.13.2 ポート E データレジスタ（PEDR） PEDR は、ポートE の出力データを格納します。 ビット ビット名 初期値 R/W 説 明

7 PE7DR 0 R/W 汎用入出力ポートとして使用する端子の出力データを格納します。

6 PE6DR 0 R/W

5 PE5DR 0 R/W

4 PE4DR 0 R/W

3 PE3DR 0 R/W

2 PE2DR 0 R/W

1 PE1DR 0 R/W

0 PE0DR 0 R/W

11.13.3 ポート E レジスタ（PORTE） PORTE は、ポート E の端子の状態を反映します。ライトは無効です。 ビット ビット名 初期値 R/W 説 明

7 PE7 ―* R

6 PE6 ―* R

5 PE5 ―* R

4 PE4 ―* R

このレジスタをリードすると、PEDDR がセットされているビットは、PEDR の値がリードされます。PEDDR がクリアされているビットは端子の状態が リードされます。

3 PE3 ―* R

2 PE2 ―* R

1 PE1 ―* R

0 PE0 ―* R

【注】 * PE7～PE0 端子の状態により決定されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-125 2012.09.14 11.13.4 ポート E プルアップ MOS コントロールレジスタ（PEPCR） PEPCR は、ポートE の入力プルアップMOS のオン／オフを制御します。8 ビットバスモードのとき有効で ビット ビット名 初期値 R/W 説 明

7 PE7PCR 0 R/W

6 PE6PCR 0 R/W

PEDDR＝0（入力ポート）状態で、このレジスタの1 にセットされたビット に対応する端子の入力プルアップMOS がオンします。

5 PE5PCR 0 R/W

4 PE4PCR 0 R/W

3 PE3PCR 0 R/W

2 PE2PCR 0 R/W

1 PE1PCR 0 R/W

0 PE0PCR 0 R/W

11.13.5 ポート E オープンドレインコントロールレジスタ（PEODR） PEODR は、ポートE の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明

7 PE7ODR 0 R/W

6 PE6ODR 0 R/W

5 PE5ODR 0 R/W

4 PE4ODR 0 R/W

3 PE3ODR 0 R/W

2 PE2ODR 0 R/W

1 PE1ODR 0 R/W

0 PE0ODR 0 R/W

データ、アドレス出力以外のとき、このビットを1 にセットすると対応する 端子はNMOS オープンドレイン出力となり、0 にクリアするとCMOS 出力 になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-126 2012.09.14 11.13.6 端子機能 ポート E は各端子は、データ入出力端子、アドレス出力端子と兼用になっています。レジスタの設定値と端 子の関係は以下のとおりです。

• PE7/D7/AD7 、PE6/D6/AD6、PE5/D5/AD5、PE4/D4/AD4、PE3/D3/AD3、PE2/D2/AD2、PE1/D1/AD1、 PE0/D0/AD0 動作モードとバスモードとEXPE ビットとバスコントローラのMPX のMPXE ビットとPEnDDR ビットに より次のように切り替わります。 動作モード 1 、2、4 3、 5、7 バスモード すべてのエリアが 8 ビット空間 いずれかのエリアが 16 ビット空間 － すべてのエリアが 8 ビット空間 いずれかのエリアが 16 ビット空間 EXPE － － 0 1 1 MPXE － 0 1 － － 0 1 PEnDDR 0 1 － 0 1 0 1 － 端子機能 PEn 入力 PEn 出力 データ 入出力 アドレス出力／デ ータ入出力 PEn 入力 PEn 出力 PEn 入力 PEn 出力 データ 入出力 アドレス出力／ データ入出力 【記号説明】n=7～0 11.13.7 ポート E 入力プルアップ MOS の状態 ポート E は、プログラムで制御可能な入力プルアップMOS を内蔵しています。この入力プルアップMOS は、8 ビットバスモードのとき、またはモード3、5、7 のときに使用でき、ビット単位でオン／オフを指定で きます。8 ビットバスモードのとき、またはモード3、5、7 のとき、PEDDR を 0 にクリアした状態でPEPCR を 1 にセットすると、入力プルアップMOS はオンとなります。 入力プルアップMOS の状態を表11.7 に示します。 表 11.7 ポ ー トE 入力プルアップMOS の状態 モード リセット ハードウェア スタンバイモード ソフトウェア スタンバイモード その他の動作時 8 ビットバス ON/OFF 1、2、4 16 ビットバス OFF OFF 3、5、7 OFF ON/OFF 【記号説明】 OFF ：入力プルアップMOS は、常にオフ状態です。 ON/OFF：PDDDR＝0 かつPDPCR＝1 のときオン状態、その他のときはオフ状態です。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-127 2012.09.14 11.14 ポート F ポート F は 8 ビットの兼用入出力ポートです。ポートF には以下のレジスタがあります。ポートファンクシ ョンコントロールレジスタについては「11.18 ポートファンクションコントロールレジスタ」を参照してく ださい。

• ポートFデータディレクションレジスタ（PFDDR）
• ポートFデータレジスタ（PFDR）
• ポートFレジスタ（PORTF）
• ポートファンクションコントロールレジスタ0（PFCR0）
• ポートファンクションコントロールレジスタ2（PFCR2）
• ポートファンクションコントロールレジスタ4（PFCR4）
• ポートファンクションコントロールレジスタ5（PFCR5）
• ポートFオープンドレインコントロールレジスタ（PFODR）

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-128 2012.09.14 11.14.1 ポート F データディレクションレジスタ（PFDDR） PFDDR は、ポートF の入出力をビットごとに指定します。リードは無効です。リードすると不定値が読み 出されます。 ビット ビット名 初期値 R/W 説 明

7 PF7DDR 1/0 * W

6 PF6DDR 0 W

5 PF5DDR 0 W

4 PF4DDR 0 W

3 PF3DDR 0 W

2 PF2DDR 0 W

1 PF1DDR 0 W

0 PF0DDR 0 W

PF7 端子は、1 にセットするとφ出力となり、0 にクリアすると入力ポ ートになります。 PF6 端子は、ASOE を 1 にセットすると AS 出力となり、0 にクリアす ると入出力ポートとなり、PF6DDR によって端子機能を切り替えるこ とができます。 PF5、PF4 端子は、バス制御出力（RD、HWR）となります。 PF3 端子は、LWROE を 1 にセットすると LWR 出力となり、0 にクリ アすると入出力ポートとなり、PF3DDR によって端子機能を切り替え ることができます。 PF2、PF1 端子はバスコントローラの設定によりバス制御出力 （LCAS、 UCAS）となります。 それ以外のとき、H8S/2427 グループ、H8S/2427R グループと H8S/2425 グループで動作が異なります。 [H8S/2427 グループ、H8S/2427R グループ] 汎用入出力ポートの機能が選択されているとき、PFDDR によって端 子機能を切り替えることができます。 [H8S/2425 グループ] CS 出力許可ビット（CS6E、CS5E）を1 に セットすると CS 出力と なり0 にクリアすると入力ポートとなります。 CS 出力許可ビット（CS6E、CS5E）を0 にクリアして汎用入出力ポ ートの機能が選択されているとき、PFDDR によって端子機能を切り 替えることができます。 PF0 端子は、バスコントローラの設定によりバス制御入力（WAIT）と なります。 それ以外のとき入出力ポートとなり、PF0DDR によって端子機能を切 り替えることができます。 PF7 端子は、1 にセットするとφ出力となり、0 にクリアすると入力ポ ートになります。PF6～PF0 端子は入出力ポートとなり、PFDDR によ って端子機能を切り替えることができます。 【注】 * 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-129 2012.09.14 11.14.2 ポート F データレジスタ（PFDR） PFDR は、ポートF の出力データを格納します。 ビット ビット名 初期値 R/W 説 明

7 PF7DR 0 R/W 汎用入出力ポートとして使用する端子の出力データを格納します。

6 PF6DR 0 R/W

5 PF5DR 0 R/W

4 PF4DR 0 R/W

3 PF3DR 0 R/W

2 PF2DR 0 R/W

1 PF1DR 0 R/W

0 PF0DR 0 R/W

11.14.3 ポート F レジスタ（PORTF） PORTF は、ポート F の端子の状態を反映します。ライトは無効です。 ビット ビット名 初期値 R/W 説 明

7 PF7 －* R

6 PF6 －* R

5 PF5 －* R

4 PF4 －* R

このレジスタをリードすると、PFDDR がセットされているビットは、PFDR の値がリードされます。PFDDR がクリアされているビットは端子の状態が リードされます。

3 PF3 －* R

2 PF2 －* R

1 PF1 －* R

0 PF0 －* R

【注】 * PF7～PF0 端子の状態により決定されます。 11.14.4 ポート F オープンドレインコントロールレジスタ（PFODR） PFODR は、ポートF の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明

7 PF7ODR 0 R/W

6 PF6ODR 0 R/W

5 PF5ODR 0 R/W

4 PF4ODR 0 R/W

3 PF3ODR 0 R/W

2 PF2ODR 0 R/W

1 PF1ODR 0 R/W

0 PF0ODR 0 R/W

CS5*2、CS6*2、OE-A*2 出力以外のとき、このビットを1 にセットすると対 応する端子はNMOS オープンドレイン出力となり、0 にクリアするとCMOS 出力になります。 【注】 *1 H8S/2427 グループ、H8S/2425 グループではサポートしていません。 *2 H8S/2427 グループ、H8S/2427R グループではサポートしていません。 *3 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-130 2012.09.14 11.14.5 端子機能 ポート F は SSU 入出力端子、A/D 変換器入力端子、割り込み入力端子、バス制御信号入出力端子、システ ムクロック出力端子と兼用になっています。レジスタの設定値と端子の関係は以下のとおりです。

• PF7/ φ PF7DDR ビットにより、次のように切り替わります。 PF7DDR 0 1 端子機能 PF7 入力 φ出力
• PF6/ AS/AH 動作モードとEXPE ビット、 バスコントローラのMPXCRのMPXE ビット、PFCR2のASOEビット、PF6DDR ビットにより、次のように切り替わります。 動作モード 1 、2、4 3、5、7 EXPE － 0 1 ASOE 1 0 － 1 0 PF6DDR － 0 1 0 1 － 0 1 端子機能 AS/AH* 出力 PF6 入力 PF6 出力 PF6 入力 PF6 出力 AS/AH* 出力 PF6 入力 PF6 出力 【注】 * MPXE=1 のときAH 出力、0 のときAS 出力となります。
• PF5/ RD 動作モードとEXPE ビット、PF5DDR ビットにより、次のように切り替わります。 動作モード 1 、2、4 3、5、7 EXPE － 0 1 PF5DDR － 0 1 － 端子機能 RD 出力 PF5 入力 PF5 出力 RD 出力
• PF4/ HWR 動作モードとEXPE ビット、PF4DDR ビットにより、次のように切り替わります。 動作モード 1 、2、4 3、5、7 EXPE － 0 1 PF4DDR － 0 1 － 端子機能 HWR 出力 PF4 入力 PF4 出力 HWR 出力

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-131 2012.09.14

• PF3/ LWR/SSO0-C 動作モードとEXPE ビット、SSU の SSCRH の MSS、BIDE ビット、SSCRL の SSUMS ビット、SSER の TE、RE ビット、PFCR2 の LWROE ビット、PFCR5 の SSOS1、SSOS0 ビット、PF3DDR ビットにより、 次のように切り替わります。 LWROE 1 0 0 PF3DDR － 0 1 0 *3 － 0 1 0* 3 － 端子機能 LWR 出力 PF3 入力 PF3 出力 SSO0-C 入力*1*4 SSO0-C 出力* 2*4 PF3 入力 PF3 出力 SSO0-C 入力* 1*4 SSO0-C 出力* 2*4 【注】 *1 PFCR5 のSSO0S1、SSO0S0＝B'10 かつSSUMS、BIDE、MSS、TE、RE＝B'000x1 かB'01x01 の場合に SSO0-C 入力となります。 *2 PFCR5 のSSO0S1、SSO0S0＝B'10 かつSSUMS、BIDE、MSS、TE、RE＝B'0011x かB'01x10 かB'10x1x の場 合にSSO0-C 出力となります。 *3 SSU 端子を入力として使用する場合はPF3DDR＝0 にしてください。 *4 PFCR5 のSSO0S1、SSO0S0＝B'10 以外の場合はSSU の設定をしないでください。 I/O ポートとして使用してください。 SSU の設 定 SSUMS 0 0 1* 1 BIDE 0 1* 2 0 MSS 0 1 0 1 0 1 TE 0 1 0 1 0 1 0 1 0 1 0 1 RE 0 1 0 1 1 0 1 1 0 1 0 1 0 1 1 0 1 端子状態 － SSO 入力 － SSO 入力 － SSO 出力 SSO 出力 SSO 入力 SSO 出力 SSO 入力 SSO 出力 － SSO 出力 SSO 出力 － SSO 出力 SSO 出力 【記号説明】 －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。 *1 SSU のSSUMS＝1 の場合、BIDE＝1 にセットしないでください。 *2 BIDE ＝1（双方向モード）の場合はTE＝RE＝1 としないでください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-132 2012.09.14

• PF2/ LCAS*6/DQML*7/IRQ15-A/SSI0-C（H8S/2427グループ、H8S/2427Rグループのとき） 動作モード、EXPE ビット、SSU の SSCRH の MSS、BIDE ビット、SSCRL の SSUMS ビット、SSER の TE、RE ビット、バスコントローラのDRAMCR*6 の RMTS2～RMTS0 ビット、PFCR5 の SSI0S1、SSI0S0 ビット、ABWCR の ABW5～ABW2 ビット、PFCR5 の SSI0S1、SSI0S0 ビットおよびPF2DDR ビットの組 み合わせにより、次のように切り替わります。 エリア2～5 DRAM/ シンクロナスDRAM 空間の エリアのいずれかが16 ビットバス空間 DRAM/シンクロナスDRAM 空間のエリアすべてが 8 ビットバス空間またはエリア2～5 がすべて通常空間 PF2DDR － 0 1 0*4 － 端子機能 LCAS*6 出力 DQML*7 出力 PF2 入力 PF2 出力 SSI0-C 入力 *2*5 SSI0-C 出力*3*5 IRQ15-A 割り込み入力*1 エリア2～5 － PF2DDR 0 1 0* 4 － 端子機能 PF2 入力 PF2 出力 SSI0-C 入力*2*5 SSI0-C 出力*3*5 IRQ15-A 割り込み入力*1 【注】 *1 ITSR のITS15 ビットが0 のときIRQ15-A 入力となります。 *2 SSI0-C 入力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'10 にしてから、その他のレジスタ設定を行う ようにしてください。 * 3 SSI0-C 出力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'10 にしてから、その他のレジスタ設定を行う ようにしてください。 * 4 SSU 端子を入力として使用する場合はPF2DDR＝0 にしてください。 *5 PFCR5 のSSI0S1、SSI0S0＝B'10 以外の場合はSSU の設定をしないでください。 I/O ポートとして使用してください。 *6 5V 版ではサポートしていません。 *7 H8S/2427 グループではサポートしていません。 SSU の 設定 SSUMS 0 0 1* 1 BIDE 0 1* 2 0 MSS 0 1 0 1 0 1 TE 0 1 0 1 0 1 0 1 0 1 0 1 RE 0 1 0 1 1 0 1 1 0 1 0 1 0 1 1 0 1 端子状 態 － － SSI 出力 SSI 出力 SSI 入力 － SSI 入力 － － － － SSI 入力 － SSI 入力 SSI 入力 － SSI 入力 【記号説明】 －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。 *1 SSU のSSUMS＝1 の場合、BIDE＝1 にセットしないでください。 *2 BIDE ＝1（双方向モード）の場合はTE＝RE＝1 としないでください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-133 2012.09.14

• PF2/ CS6/LCAS*5/SSI0-C（H8S/2425グループのとき） 動作モード、EXPE ビット、SSU の SSCRH の MSS、BIDE ビット、SSCRL の SSUMS ビット、SSER の TE、RE ビット、バスコントローラのDRAMCR*5 の RMTS2～RMTS0 ビット、ABWCR の ABW5～ABW2 ビット、PFCR0 の CS6E ビット、PFCR5 の SSI0S1、SSI0S0 ビットおよびPF2DDR ビットの組み合わせに より、次のように切り替わります。 エリア 2～5 DRAM 空間のエリアの いずれかが 16 ビットバス空間 DRAM 空間のエリアすべてが 8 ビットバス空間または エリア 2～5 がすべて通常空間 CS6E － 0 1 PF2DDR － 0 1 0* － 0 1 端子機能 LCAS 出力* PF2 入力 PF2 出力 SSI0-C 入力* SSI0-C 出力* PF2 入力 CS6 出力 エリア2～5 － CS6E － PF2DDR 0 1 0* 3 － 端子機能 PF2 入力 PF2 出力 SSI0-C 入力*1*4 SSI0-C 出力*2*4 【注】 *1 SSI0-C 入力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'10 にしてから、その他のレジスタ設定を行う ようにしてください。 *2 SSI0-C 出力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'10 にしてから、その他のレジスタ設定を行う ようにしてください。 *3 SSU 端子を入力として使用する場合はPF2DDR＝0 にしてください。 *4 PFCR5 のSSI0S1、SSI0S0＝B'10 以外の場合はSSU の設定をしないでください。 I/O ポートとして使用してください。 *5 5V 版ではサポートしていません。 SSU の 設定 SSUMS 0 0 1* 1 BIDE 0 1* 2 0 MSS 0 1 0 1 0 1 TE 0 1 0 1 0 1 0 1 0 1 0 1 RE 0 1 0 1 1 0 1 1 0 1 0 1 0 1 1 0 1 端子状態 － － SSI 出力 SSI 出力 SSI 入力 － SSI 入力 － － － － SSI 入力 － SSI 入力 SSI 入力 － SSI 入力 【記号説明】 －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。 *1 SSU のSSUMS＝1 の場合、BIDE＝1 にセットしないでください。 *2 BIDE＝1（双方向モード）の場合はTE＝RE＝1 としないでください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-134 2012.09.14

• PF1/ UCAS*6/DQMU*7/IRQ14-A/SSCK0-C（H8S/2427グループ、H8S/2427Rグループのとき） 動作モードとEXPE ビット、SSU の SSCRH の MSS、SCKS ビット、SSCRL の SSUMS ビット、バスコン トローラのDRAMCR*6 の RMTS2～RMTS0 ビット、PFCR5 の SSCK0S1、SSCK0S0 ビットおよびPF1DDR ビットの組み合わせにより、次のように切り替わります。 エリア2～5 エリア2～5 のいずれかが DRAM/シンクロナスDRAM 空間 エリア2～5 がすべて通常空間 PF1DDR － 0 1 0 *4 － 端子機能 UCAS*6 出力 DQMU*7 出力 PF1 入力 PF1 出力 SSCK0-C 入力 *2*5 SSCK0-C 出力*3*5 IRQ14-A 割り込み入力*1 エリア2～5 － PF1DDR 0 1 0 *4 － 端子機能 PF1 入力 PF1 出力 SSCK0-C 入力*2 SSCK0-C 出力*3 IRQ14-A 割り込み入力*1 【注】 *1 ITSR のITS14 ビットが0 のときIRQ14-A 入力となります。 * 2 SSCK0-C 入力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'10 にしてから、その他のレジスタ設定 を行うようにしてください。 * 3 SSCK0-C 出力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'10 にしてから、その他のレジスタ設定 を行うようにしてください。 *4 SSU 端子を入力として使用する場合はPF1DDR＝0 にしてください。 *5 PFCR5 のSSCK0S1、SSCK0S0＝B'10 以外の場合はSSU の設定をしないでください。 I/O ポートとして使用してください。 *6 5V 版ではサポートしていません。 *7 H8S/2427 グループではサポートしていません。 SSUMS 0 1 MSS 0 1 0 1 SCKS 0 1 0 1 0 1 0 1 端子状態 － SSCK 入力 － SSCK 出力 － SSCK 入力 － SSCK 出力 【記号説明】 －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-135 2012.09.14

• PF1/ CS5/UCAS*5/SSCK0-C（H8S/2425グループのとき） 動作モードとEXPE ビット、SSU の SSCRH の MSS、SCKS ビット、SSCRL の SSUMS ビット、バスコン トローラのDRAMCR*5 のRMTS2～RMTS0 ビット、PFCR0 のCS5E ビット、PFCR5 のSSCK0S1、SSCJK0S0 ビットおよびPF1DDR ビットの組み合わせにより、次のように切り替わります。 エリア2～5 エリア2～5 のいずれかが DRAM 空間 エリア2～5 がすべて通常空間 CS5E － 0 1 PF1DDR － 0 1 0* 3 － 0 1 端子機能 UCAS*5 出力 PF1 入力 PF1 出力 SSCK0-C 入力*1*4 SSCK0-C 出力*2*4 PF1 入力 CS5 出力 エリア2～5 － CS5E － PF1DDR 0 1 0 *3 － 端子機能 PF1 入力 PF1 出力 SSCK0-C 入力*1*4 SSCK0-C 出力*2*4 【注】 *1 SSCK0-C 入力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'10 にしてから、その他のレジスタ設定 を行うようにしてください。 *2 SSCK0-C 出力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'10 にしてから、その他のレジスタ設定 を行うようにしてください。 *3 SSU 端子を入力として使用する場合はPF1DDR＝0 にしてください。 *4 PFCR5 のSSCK0S1、SSCK0S0＝B'10 以外の場合はSSU の設定をしないでください。 I/O ポートとして使用してください。 *5 5V 版ではサポートしていません。 SSUMS 0 1 MSS 0 1 0 1 SCKS 0 1 0 1 0 1 0 1 端子状態 － SSCK 入力 － SSCK 出力 － SSCK 入力 － SSCK 出力 【記号説明】 －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-136 2012.09.14

• PF0/ WAIT-A/ADTRG0-B/SCS0-C（H8S/2427グループ、H8S/2427Rグループのとき） 動作モードとEXPE ビット、 バスコントローラのBCR の WAITE ビット、SSU の SSCRH の MSS、CSS1、 CSS0 ビット、SSCRL の SSUMS ビット、ADC の ADCR0 の TRGS1 ビット、TRGS0 ビット、EXTRGS ビ ット、PFCR4 の WAITS ビット、PFCR5 の SCS0S1、SCS0S0 ビットおよびPF0DDR ビットにより、次の ように切り替わります。 WAITE 0 WAITS － PF0DDR 0 1 0 *5 0 *5 － 端子機能 PF0 入力 PF0 出力 SCS0-C 入力*2*6 SCS0-C 入出力*4*6 SCS0-C 出力*3*6 ADTRG0-B 入力*1 WAITE 1 WAITS 0 1 PF0DDR － 0 0* 5 0 0 1 端子機能 WAIT-A 入力 PF0 入力 SCS0-C 入力*2*6 設定禁止 設定禁止 設定禁止 ADTRG0-B 入力*1 WAITE － PF0DDR 0 1 0 *5 0 *5 － 端子機能 PF0 入力 PF0 出力 SCS0-C 入力*2*6 SCS0-C 入出力*4*6 SCS0-C 出力*3*6 ADTRG0-B 入力*1 【注】 *1 PFCR4 のADTRG0S ビットが1、かつTRGS1＝TRGS0＝0、EXTRGS=1 のときADTRG0-B 入力となります。 * 2 SCS0-C 入力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'10 にしてから、その他のレジスタ設定を行 うようにしてください。 *3 SCS0-C 出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'10 にしてから、その他のレジスタ設定を行 うようにしてください。 *4 SCS0-C 入出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'10 にしてから、その他のレジスタ設定を 行うようにしてください。 *5 SSU 端子を入力として使用する場合はPF0DDR＝0 にしてください。 *6 PFCR5 のSCS0S1、SCS0S0＝B'10 以外の場合はSSU の設定をしないでください。 I/O ポートとして使用してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-137 2012.09.14 SSUMS 0 1 MSS 0 1 x CSS1 x 0 1 x CSS0 x 0 1 0 1 x 端子状態 SCS 入力 － SCS 入力 SCS 自動入出力 SCS 出力 － 【記号説明】 x ： Don't care －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-138 2012.09.14

• PF0/ WAIT-A/ADTRG0-B/SCS0-C/OE-A*8（H8S/2425グループのとき） 動作モードとEXPE ビット、 バスコントローラのBCR の WAITE ビット、DRAMCR*8 の OEE ビット、SSU の SSCRH のMSS、CSS1、CSS0 ビット、SSCRL の SSUMS ビット、ADC の ADCR0 の TRGS1 ビット、 TRGS0 ビット、EXTRGS ビット、PFCR2 の OES ビット、PFCR4 の WAITS ビット、PFCR5 の SCS0S1、 SCS0S0 ビットおよびPF0DDR ビットにより、次のように切り替わります。 OEE 0 RMTS2～RMTS0 － WAITE 0 1 WAITS － 0 1 （3）（4） PF0DDR 0 1 0 *6 0 *6 － － 0 0* 6 0 1 端子機能 PF0 入力 PF0 出力 SCS0-C 入力*3*7 SCS0-C 入出力*5*7 SCS0-C 出力*4*7 WAIT-A 入力 PF0 入力 SCS0-C 入力*3*7 設定禁止 設定禁止 ADTRG0-B 入力*2 OEE 1 RMTS2～ RMTS0 エリア2～5 が DRAM 空間以外 エリア 2～5 が DRAM 空間 WAITE 0 1 － WAITS － 0 1 － SSU の 設定 （3）（4） － － PF0DDR 0 1 0 *6 0 *6 － － 0 0* 6 0 1 － 端子機能 PF0 入力 PF0 出力 SCS0-C 入力*3*7 SCS0-C 入出力*5*7 SCS0-C 出力*4*7 WAIT-A 入力 PF0 入力 SCS0-C 入力*3*7 設定 禁止 設定 禁止 OE-A 出力* 1*6 ADTRG0-B 入力*2

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-139 2012.09.14 OEE － エリア2 － WAITE － PF0DDR 0 1 0 *6 0 *6 － 端子機能 PF0 入力 PF0 出力 SCS0-C 入力*3*7 SCS0-C 入出力*5*7 SCS0-C 出力*4*7 ADTRG0-B 入力*2 【注】 *1 PFCR2 のOES ビットが1 のときOE-A 出力となります。 *2 TRGS1 ＝TRGS0＝0、EXTRGS=1 またはTRGS1＝TRGS0＝EXTRGS＝1 のときADTRG0-B 入力となります。 *3 SCSO-C 入力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'10 にしてから、その他のレジスタ設定を 行うようにしてください。 *4 SCSO-C 出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'10 にしてから、その他のレジスタ設定を 行うようにしてください。 *5 SCSO-C 入出力として使用する場合は、 PFCR5 のSCS0S1、SCS0S0=B'10 にしてから、その他のレジスタ設定 を行うようにしてください。 *6 SSU 端子を入力として使用する場合はPF0DDR＝0 にしてください。 *7 PFCR5 のSCS0S1、SCS0S0＝B'10 以外の場合はSSU の設定をしないでください。 I/O ポートとして使用してください。 *8 5V 版ではサポートしていません。 SSUMS 0 1 MSS 0 1 x CSS1 x 0 1 x CSS0 x 0 1 0 1 x 端子状態 SCS 入力 － SCS 入力 SCS 自動入出力 SCS 出力 － 【記号説明】 x ： Don't care －：SSU として端子を用いない（I/O ポートとして使用可能） 【注】 表20.4～表20.6 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-140 2012.09.14 11.15 ポート G ポート G は7 ビットの兼用入出力ポートです。ポートG には以下のレジスタがあります。ポートファンク ションコントロールレジスタについては「11.18 ポートファンクションコントロールレジスタ」を参照して ください。

• ポートGデータディレクションレジスタ（PGDDR）
• ポートGデータレジスタ（PGDR）
• ポートGレジスタ（PORTG）
• ポートファンクションコントロールレジスタ0（PFCR0）
• ポートファンクションコントロールレジスタ4（PFCR4）
• ポートGオープンドレインコントロールレジスタ（PGODR）

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-141 2012.09.14 11.15.1 ポート G データディレクションレジスタ（PGDDR） PGDDR は、ポートG の入出力をビットごとに指定します。リードは無効です。リードすると不定値が読み 出されます。 ビット ビット名 初期値 R/W 説 明 7 － 0 － リザーブビット

6 PG6DDR 0 W

5 PG5DDR 0 W

4 PG4DDR 0 W

3 PG3DDR 0 W

2 PG2DDR 0 W

1 PG1DDR 0 W

0 PG0DDR 1/0* W

PG6、PG5 端子は、バスコントローラの設定によりバス制御入出力 （BREQ、BACK）となります。それ以外のとき、入出力ポートとな り、PGDDR によって端子機能を切り替えることができます。 PG4 端子は、バスコントローラの設定によりバス制御入出力 （BREQO）となります。 それ以外のとき、H8S/2427 グループ、H8S/2427R グループと H8S/2425 グループで動作が異なります。 [H8S/2427 グループ、H8S/2427R グループ] 入出力ポートとなり、PG4DDR によって端子機能を切り替えるこ とができます。 [H8S/2425 グループ] CS 出力許可ビット(CS4E)を 1 にセットしたとき、PG4DDR を 1 にセットするとCS4 出力となり、0 にクリアすると入力ポートとな ります。 CS 出力許可ビット(CS4E)を 0 にクリアすると入出力ポートとな り、PG4DDR によって端子機能を切り替えることができます。 PG3～PG0 端子は CS 出力許可ビット（CS3E～CS0E）を 1 にセ ットしたとき、PGDDR を 1 にセットすると CS 出力と なり、0 に クリアすると入力ポートとなります。CS 出力許可ビット（CS3E ～CS0E）を 0 にクリアすると入出力ポートとなり、PGDDR によ って端子機能を切り替えることができます。 PG6～PG0 端子は入出力ポートとなり、PGDDR によって端子機能を 切り替えることができます。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-142 2012.09.14 11.15.2 ポート G データレジスタ（PGDR） PGDR は、ポートG の出力データを格納します。 ビット ビット名 初期値 R/W 説 明 7 － 0 － リザーブビット リードすると0 が読み出されます。ライトは無効です。

6 PG6DR 0 R/W 汎用入出力ポートとして使用する端子の出力データを格納します。

5 PG5DR 0 R/W

4 PG4DR 0 R/W

3 PG3DR 0 R/W

2 PG2DR 0 R/W

1 PG1DR 0 R/W

0 PG0DR 0 R/W

11.15.3 ポート G レジスタ（PORTG） PORTG は、ポートG の端子の状態を反映します。ライトは無効です。 ビット ビット名 初期値 R/W 説 明 7 － 不定 － リザーブビット リードすると不定値が読み出されます。

6 PG6 －* R

5 PG5 －* R

4 PG4 －* R

3 PG3 －* R

このレジスタをリードすると、PGDDR がセットされているビットは、 PGDR の値がリードされます。PGDDR がクリアされているビットは端子の 状態がリードされます。

2 PG2 －* R

1 PG1 －* R

0 PG0 －* R

【注】 * PG6～PG0 端子の状態により決定されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-143 2012.09.14 11.15.4 ポート G オープンドレインコントロールレジスタ（PGODR） PGODR は、ポート G の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明 7 － 0 － リザーブビット リードすると0 が読み出されます。ライトは初期値をライトしてください。

6 PG6ODR 0 R/W

5 PG5ODR 0 R/W

4 PG4ODR 0 R/W

3 PG3ODR 0 R/W

2 PG2ODR 0 R/W

1 PG1ODR 0 R/W

0 PG0ODR 0 R/W

RAS*1、CAS*1 出力以外のとき、このビットを1 にセットすると対応する端 子はNMOS オープンドレイン出力となり、0 にクリアするとCMOS 出力に なります。 【注】 *1 H8S/2427 グループ、H8S/2425 グループではサポートしていません。 *2 H8S/2427 グループ、H8S/2427R グループではサポートしていません。 *3 5V 版ではサポートしていません。 11.15.5 端子機能 ポート G は、バス制御信号入出力端子と兼用になっています。レジスタの設定値と端子の関係は以下のとお りです。

• PG6/ BREQ-A 動作モードとEXPE ビット、バスコントローラのBRLE ビット、PFCR4 の BREQS ビット、PG6DDR ビッ トにより、次のように切り替わります。 動作 モード 1、2、4 3、5、7 EXPE － 0 1 BRLE BREQS BRLE=0、またはBRLE=1 かつBREQS=1 BRLE=1 かつ BREQS=0 － BRLE=0 、または BRLE=1 かつBREQS=1 BRLE=1 かつ BREQS=0 PG6DDR 0 1 － 0 1 0 1 － 端子機能 PG6 入力 PG6 出力 BREQ-A 入力 PG6 入力 PG6 出力 PG6 入力 PG6 出力 BREQ-A 入力

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-144 2012.09.14

• PG5/ BACK-A 動作モードとEXPE ビット、バスコントローラのBRLE ビット、PFCR4 の BACKS ビット、PG5DDR ビッ トにより、次のように切り替わります。 動作 モード 1、2、4 3、5、7 EXPE － 0 1 BRLE BACKS BRLE=0、または BRLE=1 かつBACKS=1 BRLE=1 かつ BACKS=0 － BRLE=0 、または BRLE=1 かつBACKS=1 BRLE =1 かつ BACKS=0 PG5DDR 0 1 － 0 1 0 1 － 端子機能 PG5 入力 PG5 出力 BACK-A 出力 PG5 入力 PG5 出力 PG5 入力 PG5 出力 BACK-A 出力
• PG4/ BREQO-A/CS4* 動作モードとEXPE ビット、バスコントローラのBRLE ビット、BREQOE ビット、PFCR4 の BREQOS ビ ット、PG4DDR ビットにより、次のように切り替わります。 BRLE 0 1 BREQOE BREQOS － BREQOE=0 、またはBREQOE=1 かつBREQOS=1 BREQOE=1 かつ BREQOS=0 CS4E 0 1 0 1 － PG4DDR 0 1 0 1 0 1 0 1 － 端子機能 PG4 入力 PG4 出力 PG4 入力 CS4 出力* PG4 入力 PG4 出力 PG4 入力 CS4 出力* BREQO-A 出力 BRLE － BREQOE BREQOS CS4E 0 1 PG4DDR 0 1 0 1 端子機能 PG4 入力 PG4 出力 PG4 入力 CS4 出力* 【注】 * H8S/2427 グループ、H8S/2427R グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-145 2012.09.14

• PG3/ CS3/RAS3*2/CAS*1 動作モードとバスコントローラのRMTS2～RMTS0 ビット、PFCR0 の CS3E ビット、PG3DDR ビットによ り、次のように切り替わります。 動作 モード 1、2、4 3、 5、7 EXPE － 0 1 CS3E 0 1 － 0 1 RMTS2 RMTS0 － エリア 3 が 通常空間 エリア 3 が DRAM 空間 エリア 2～5 が シンクロ ナス DRAM 空間 － － エリア 3 が 通常空間 エリア 3 が DRAM 空間 エリア 2～5 が シンクロ ナス DRAM 空間 PG3DDR 0 1 0 1 － － 0 1 0 1 0 1 － － 端子機能 PG3 入力 PG3 出力 PG3 入力 CS3 出力 RAS3*2 出力 CAS*1 出力 PG3 入力 PG3 出力 PG3 入力 PG3 出力 PG3 入力 CS3 出力 RAS3*2 出力 CAS*1 出力 【注】 *1 H8S/2427 グループ、H8S/2425 グループではサポートしていません。 *2 5V 版ではサポートしていません。
• PG2/ CS2/RAS2*2/RAS*1 動作モードとバスコントローラのRMTS2～RMTS0 ビット、PFCR0 の CS2E ビット、PG2DDR ビットによ り、次のように切り替わります。 動作 モード 1、2、4 3、5 、7 EXPE － 0 1 CS2E 0 1 － 0 1 RMTS2 RMTS0 － エリア2 が 通常空間 エリア2 が DRAM 空間、 もしくは エリア2～5 が連続 DRAM 空間 エリア 2～5 が シンクロ ナス DRAM 空間 － － エリア2 が 通常空間 エリア2 が DRAM 空間、 もしくは エリア2～5 が連続 DRAM 空間 エリア 2～5 が シンクロ ナス DRAM 空間 PG2DDR 0 1 0 1 － － 0 1 0 1 0 1 － － 端子機能 PG2 入力 PG2 出力 PG2 入力 CS2 出力 RAS2* 出力 RAS*1 出力 PG2 入力 PG2 出力 PG2 入力 PG2 出力 PG2 入力 CS2 出力 RAS2* 出力 RAS*1 出力 【注】 *1 H8S/2427 グループ、H8S/2425 グループではサポートしていません。 *2 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-146 2012.09.14

• PG1/ CS1、PG0/CS0 動作モードとPFCR0 のCSnE ビット、PGnDDR ビットにより、次のように切り替わります。 動作モード 1 、2、4 3、5、7 EXPE － 0 1 CSnE 0 1 － 0 1 PGnDDR 0 1 0 1 0 1 0 1 0 1 端子機能 PGn 入力 PGn 出力 PGn 入力 CSn 出力 PGn 入力 PGn 出力 PGn 入力 PGn 出力 PGn 入力 CSn 出力 【記号説明】n＝0、1 11.16 ポート H 【注】H8S/2425 グループはポートＨをサポートしていません。 ポート H は4 ビットの兼用入出力ポートです。ポートH には以下のレジスタがあります。ポートファンク ションコントロールレジスタについては「11.18 ポートファンクションコントロールレジスタ」を参照して ください。
• ポートHデータディレクションレジスタ（PHDDR）
• ポートHデータレジスタ（PHDR）
• ポートHレジスタ（PORTH）
• ポートファンクションコントロールレジスタ0（PFCR0）
• ポートファンクションコントロールレジスタ2（PFCR2）
• ポートHオープンドレインコントロールレジスタ（PHODR） 11.16.1 ポート H データディレクションレジスタ（PHDDR） PHDDR は、ポートH の入出力をビットごとに指定します。リードは無効です。リードすると不定値が読み 出されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-147 2012.09.14 ビット ビット名 初期値 R/W 説 明 7～4 － 0 － リザーブビット

3 PH3DDR 0 W

2 PH2DDR 0 W

1 PH1DDR 0 W

0 PH0DDR 0 W

PH3 端子はOE 出力許可ビット（OEE）とOE 出力セレクトビット（OES） を1 にセットしたとき、OE 出力になります。それ以外の場合、CS7E ビッ トを１にセットしたとき、PH3DDR を1 にセットするとCS7 出力になり、 0 にクリアすると入力ポートとなります。CS7E ビットを0 にクリアすると 入出力ポートになり、PH3DDR によって端子機能を切り替えることができ ます。エリア2～5 が連続SDRAM*1 空間のとき、OE 出力はCKE 出力とな ります。 PH2 端子は、CS6E ビットを1 にセットしたとき、PH2DDR を1 にセット するとCS6 出力になり、0 にクリアすると入出力ポートになります。CS6E ビットを0 にクリアすると入出力ポートになり、PH2DDR によって端子機 能を切り替えることができます。 PH1 端子は、H8S/2427R グループでSDPSTP ビットが0 のときSDRAMφ *1 出力となります。H8S/2427R グループかつSDPSTP ビットが1、もしく はH8S/2427 グループで、エリア5 が通常空間でCS5E ビットを1 にセッ トしたとき、PH1DDR を1 にセットするとCS5 出力になり、0 にクリアす ると入力ポートとなります。CS5E ビットを0 にクリアすると入出力ポート になり、PH1DDR によって端子機能を切り替えることができます。 エリア5 がDRAM*空間でCS5E ビットを1 にセットするとRAS5*出力になり、0 に クリアすると入出力ポートになります。 PH0 端子は、エリア4 が通常空間でCS4E ビットを1 にセットしたとき、 PH0DDR を1 にセットするとCS4 出力になり、0 にクリアすると入出力ポ ートとなります。CS4E ビットを0 にクリアすると入出力ポートとなり、 PH0DDR によって端子機能を切り替えることができます。エリア4 が DRAM*空間でCS4E ビットを1 にセットするとRAS4*出力になり、0 にク リアすると入出力ポートとなります。エリア2～5 が連続SDRAM*空間のと き、CS4E ビットを1 にセットするとWE 出 力になり、 0 にクリアすると入 出力ポートとなります。 PH3、PH2、PH0 端子は入出力ポートとなり、PHDDR によって端子機能を 切り替えることができます。 PH1 端子は、H8S/2427R グループでSDPSTP ビットが0 のときSDRAMφ 出力となります。H8S/2427R グループかつSDPSTP ビットが1 もしくは H8S/2427 グループのとき入出力ポートとなり、PHDDR によって端子機能 を切り替えることができます。 【注】 *1 H8S/2427 グループではサポートしていません。 * 2 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-148 2012.09.14 11.16.2 ポート H データレジスタ（PHDR） PHDR は、ポートH の出力データを格納します。 ビット ビット名 初期値 R/W 説 明 7～4 － 0 － リザーブビット リードすると0 が読み出されます。ライトは無効です。

3 PH3DR 0 R/W 汎用入出力ポートとして使用する端子の出力データを格納します。

2 PH2DR 0 R/W

1 PH1DR 0 R/W

0 PH0DR 0 R/W

11.16.3 ポート H レジスタ（PORTH） PORTH は、ポートH の端子の状態を反映します。ライトは無効です。 ビット ビット名 初期値 R/W 説 明 7～4 － 不定 ― リザーブビット リードすると不定値が読み出されます。

3 PH3 ―* R

2 PH2 ―* R

1 PH1 ―* R

0 PH0 ―* R

このレジスタをリードすると、PHDDR がセットされているビットは、PHDR の値がリードされます。PHDDR がクリアされているビットは端子の状態が リードされます。 【注】 * PH3～PH0 端子の状態により決定されます。 11.16.4 ポート H オープンドレインコントロールレジスタ（PHODR） PHODR は、ポート H の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明 7 － 0 － 6 － 0 － 5 － 0 － 4 － 0 － リザーブビット リードすると0 が読み出されます。ライトは初期値をライトしてください。

3 PH3ODR 0 R/W

2 PH2ODR 0 R/W

1 PH1ODR 0 R/W

0 PH0ODR 0 R/W

SDRAMφ*1 出力以外のとき、このビットを1 にセットすると対応する端子 はNMOS オープンドレイン出力となり、0 にクリアするとCMOS 出力にな ります。 【注】 *1 H8S/2427 グループではサポートしていません。 *2 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-149 2012.09.14 11.16.5 端子機能 ポート H はバス制御信号入出力端子、割り込み入力端子と兼用になっています。レジスタの設定値と端子の関 係は以下のとおりです。

• PH3/ CS7/OE-A*3/CKE-A*2/IRQ7-B 動作モードとEXPE ビット、バスコントローラのOEE ビット、PFCR2 の OES ビット、PFCR0 の CS7E ビ ット、PH3DDR ビットにより、次のように切り替わります。 OEE 0 1 OES － 0 1 RMTS2～ RMTS0 － － エリア2～5 の いずれかが DRAM*3 空間 エリア2～5 が シンクロナス DRAM*2 空間 CS7E 0 1 0 1 － － PH3DDR 0 1 0 1 0 1 0 1 － － 端子機能 PH3 入力 PH3 出力 PH3 入力 CS7 出力 PH3 入力 PH3 出力 PH3 入力 CS7 出力 OE-A 出力*3 CKE-A 出力*2 IRQ7-B 入力*1 OEE － OES － RMTS2～RMTS0 － CS7E － PH3DDR 0 1 端子機能 PH3 入力 PH3 出力 IRQ7-B 入力*1 【注】 *1 ITSR のITS7 ビットが1 のときIRQ7-B 入力となります。 *2 H8S/2427 グループではサポートしていません。 * 3 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-150 2012.09.14

• PH2/ CS6/IRQ6-B 動作モードとPFCR0 のCS6E ビット、PH2DDR ビットにより、次のように切り替わります。 動作モード 1 、2、4 3、5、7 EXPE － 0 1 CS6E 0 1 － 0 1 PH2DDR 0 1 0 1 0 1 0 1 0 1 端子機能 PH2 入力 PH2 出力 PH2 入力 CS6 出力 PH2 入力 PH2 出力 PH2 入力 PH2 出力 PH2 入力 CS6 出力 IRQ6-B 割り込み入力* 【注】 * ITSR のITS6 ビットが1 のときIRQ6-B 入力となります。
• PH1/ CS5/RAS5*2/SDRAMφ*1 動作モードとEXPE ビット、 バスコントローラのRMTS2～0 ビット、 クロック発振器のSCKCR の SDPSTP ビット、PFCR0 の CS5E ビット、PH1DDR ビットにより、次のように切り替わります。 SDPSTP 1 0 動作 モード EXPE － 0 1 － RMTS2～ RMTS0 エリア5 が通常空間 エリア5 が DRAM 空間 － エリア5 が通常空間 エリア5 が DRAM 空間 CS5E 0 1 0 1 － 0 1 0 1 － PH1DDR 0 1 0 1 0 1 － 0 1 0 1 0 1 0 1 － － 端子機能 PH1 入力 PH1 出力 PH1 入力 CS5 出力 PH1 入力 PH1 出力 RAS5 出力*2 PH1 入力 PH1 出力 PH1 入力 PH1 出力 PH1 入力 CS5 出力 PH1 入力 PH1 出力 RAS5 出力*2 SDRAM φ出力*1 【注】 *1 H8S/2427 グループではサポートしていません。 *2 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-151 2012.09.14

• PH0/ CS4/RAS4*2/WE*1 動作モードとEXPE ビット、バスコントローラのRMTS2～0 ビット、PFCR0 の CS4E ビット、PH0DDR ビットにより、次のように切り替わります。 動作モード 1 、2、4 3、5 、7 EXPE ― 0 1 CS4E 0 1 ― 0 1 RMTS2～ RMTS0 ― エリア4 が 通常空間 エリア 4 が DRAM 空間 エリア 2～5 が シンクロ ナス DRAM 空間 ― ― エリア4 が 通常空間 エリア 4 が DRAM 空間 エリア 2～5 が シンクロ ナス DRAM 空間 PH0DDR 0 1 0 1 ― ― 0 1 0 1 0 1 ― ― 端子機能 PH0 入力 PH0 出力 PH0 入力 CS4 出力 RAS4 出力*2 WE 出力*1 PH0 入力 PH0 出力 PH0 入力 PH0 出力 PH0 入力 CS4 出力 RAS4 出力*2 WE 出力*1 【注】 *1 H8S/2427 グループではサポートしていません。 *2 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-152 2012.09.14 11.17 ポート J 【注】H8S/2425 グループではポート J をサポートしていません。 ポート J は 3 ビットの入出力ポートです。

• ポートJデータディレクションレジスタ（PJDDR）
• ポートJデータレジスタ（PJDR）
• ポートJレジスタ（PORTJ）
• ポートJオープンドレインコントロールレジスタ（PJODR） 11.17.1 ポート J データディレクションレジスタ（PJDDR） PJDDR は、ポートJ の入出力をビットごとに指定します。リードは無効です。リードすると不定値が読み出 されます。 ビット ビット名 初期値 R/W 説 明 7～2 － 0 － リザーブビット PJ1DDR PJ0DDR W W 汎用入出力ポートの機能が選択されているとき、 このビットを1 にセットす ると対応する端子は出力ポートとなり、0 にクリアすると入力ポートになり ます。 11.17.2 ポート J データレジスタ（PJDR） PJDR は、ポートJ の出力データを格納します。 ビット ビット名 初期値 R/W 説 明 7～2 － 0 － リザーブビット リードすると0 が読み出されます。ライトは無効です。 PJ1DR PJ0DR R/W R/W 汎用入出力ポートとして使用する端子の出力データを格納します。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-153 2012.09.14 11.17.3 ポート J レジスタ（PORTJ） PORTJ は、ポート J の端子の状態を反映します。ライトは無効です。 ビット ビット名 初期値 R/W 説 明 7～3 － 不定 ― リザーブビット リードすると不定値が読み出されます。

2 PJ2 ―* R [PLQP0144KA-A パッケージ時]

端子の状態がリードされます。 [PTLG0145JB-A パッケージ時] リザーブビット リードすると不定値が読み出されます。 PJ1 PJ0 R R このレジスタをリードすると、PJDDR がセットされているビットはPJDR の値がリードされます。PJDDR がクリアされているビットは、端子の状態 がリードされます。 【注】 * PJ0 ～PJ2 端子の状態により決定されます。 11.17.4 ポート J オープンドレインコントロールレジスタ（PJODR） PJODR は、ポートJ の出力形態を選択します。 ビット ビット名 初期値 R/W 説 明 7～2 － 0 － リザーブビット リードすると0 が読み出されます。ライトは初期値をライトしてください。 PJ1ODR PJ0ODR R/W R/W このビットを1 にセットすると対応する端子はNMOS オープンドレイン出 力となり、0 にクリアするとCMOS 出力になります。 11.17.5 端子機能 ポート J は専用入出力になっています。レジスタの設定値と端子の関係は以下のとおりです。

• PJ2 * PJ2 は入力専用端子となります。 端子機能 PJ2 入力 【注】 * PTLG0145JB-A パッケージではサポートしていません。
• PJ1 、PJ0 PJnDDR ビットの組み合わせにより次のように切り替わります。 PJnDDR 0 1 端子機能 PJn 入力 PJn 出力 【記号説明】n＝0、1

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-154 2012.09.14 11.18 ポートファンクションコントロールレジスタ ポートファンクションコントローラはI/O ポートの制御を行います。各端子の入出力の設定は、入出力先を 選択後に入出力を有効にしてください。 ポートファンクションコントローラには以下のレジスタがあります。

• ポートファンクションコントロールレジスタ0（PFCR0）
• ポートファンクションコントロールレジスタ1（PFCR1）
• ポートファンクションコントロールレジスタ2（PFCR2）
• ポートファンクションコントロールレジスタ3（PFCR3）
• ポートファンクションコントロールレジスタ4（PFCR4）
• ポートファンクションコントロールレジスタ5（PFCR5） 11.18.1 ポートファンクションコントロールレジスタ 0（PFCR0） PFCR0 は、チップセレクト出力端子の切り替えの制御を行います。 ビット ビット名 初期値 R/W 説 明 CS7E CS6E CS5E CS4E CS3E CS2E CS1E CS0E R/W R/W R/W R/W R/W R/W R/W R/W CS7～CS0 イネーブル 対応するCSn 出力の出力許可/禁止を選択します。 0：I/O ポートとして設定 1：CSn 出力端子として設定 （n＝7～0）

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-155 2012.09.14 11.18.2 ポートファンクションコントロールレジスタ 1（PFCR1） PFCR1 は、アドレス出力（A23～A16）の許可／禁止の制御を行います。 モード 1、2 ではビット7～5 が有効です。モード3、4、5、7 ではすべてのビットが有効です ビット ビット名 初期値 R/W 説 明

7 A23E 1 R/W アドレスA23 イネーブル

アドレス出力23（A23）の許可/禁止を選択します。 0：PA7DDR＝1 でDR を出力 1：PA7DDR＝1 でA23 を出力

6 A22E 1 R/W アドレスA22 イネーブル

アドレス出力22（A22）の許可/禁止を選択します。 0：PA6DDR＝1 でDR を出力 1：PA6DDR＝1 でA22 を出力

5 A21E 1 R/W アドレスA21 イネーブル

アドレス出力21（A21）の許可/禁止を選択します。 0：PA5DDR＝1 でDR を出力 1：PA5DDR＝1 でA21 を出力

4 A20E 1 R/W アドレスA20 イネーブル

アドレス出力20（A20）の許可/禁止を選択します。 0：PA4DDR＝1 でDR を出力 1：PA4DDR＝1 でA20 を出力

3 A19E 1 R/W アドレスA19 イネーブル

アドレス出力19（A19）の許可/禁止を選択します。 0：PA3DDR＝1 でDR を出力 1：PA3DDR＝1 でA19 を出力

2 A18E 1 R/W アドレスA18 イネーブル

アドレス出力18（A18）の許可/禁止を選択します。 0：PA2DDR＝1 でDR を出力 1：PA2DDR＝1 でA18 を出力

1 A17E 1 R/W アドレスA17 イネーブル

アドレス出力17（A17）の許可/禁止を選択します。 0：PA1DDR＝1 でDR を出力 1：PA1DDR＝1 でA17 を出力

0 A16E 1 R/W アドレスA16 イネーブル

アドレス出力16（A16）の許可/禁止を選択します。 0：PA0DDR＝1 でDR を出力 1：PA0DDR＝1 でA16 を出力

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-156 2012.09.14 11.18.3 ポートファンクションコントロールレジスタ 2（PFCR2） PFCR2 は、EDACK3 出力極性、P85 のTPU 機能切り替え、AS 出力、LWR 出力、OE 出力の許可／禁止の制 御を行います ビット ビット名 初期値 R/W 説 明 7 － 0 － リザーブビット リードすると0 が読み出されます。ライト時は初期値をライトしてください。

6 EDACKRS 0 R/W EDACK-3 反転機能

EDACK3*1 の極性を制御します。 0：Low アクティブ 1：High アクティブ

5 TPUS2 0 R/W P85 TPU 端子セレクト

PFCR3 のTPUS ビットを1 にセットしたとき、P85 のTPU 出力端子機能を 選択します。 0：P85 端子をTPU 設定にした場合、TIOCB4-B を選択します。 1：P85 端子をTPU 設定にした場合、TIOCA9-B を選択します。 4 － 0 ― リザーブビット リードすると0 が読み出されます。ライト時は初期値をライトしてください。

3 ASOE 1 R/W AS 出力イネーブル

AS/AH 出力の許可／禁止を選択します。 0：PF6 はI/O ポートとして設定 1：PF6 はAS/AH 出力端子として設定

2 LWROE 1 R/W LWR 出力イネーブル

LWR 出力の許可／禁止を選択します。 0：PF3 はI/O ポートとして設定 1：PF3 はLWR 出力端子として設定

1 OES 1 R/W OE 出力セレクト

DRAMCR のOEE ビットを1 にセット（OE*2/CKE*1 出力許可）したとき、 OE*2/CKE*1 出力端子のポートを選択します。 0：P35 をOE-B*2/CKE-B*1 出力端子として設定 1：[H8S/2427 グループ、H8S/2427R グループ時] PH3 をOE-A*2/CKE-A*1 出力端子として設定 [H8S/2425 グループ時] PF0 をOE-A*2 出力端子として設定 0 － 0 － リザーブビット リードすると0 が読み出されます。ライト時は初期値をライトしてください。 【注】 *1 H8S/2425 グループではサポートしていません。 *2 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-157 2012.09.14 11.18.4 ポートファンクションコントロールレジスタ 3（PFCR3） PFCR3 は、PPG 出力端子、TPU 入出力端子、TMR 入出力端子、TEND 出力機能の切り替え制御を行います。 ビット ビット名 初期値 R/W 説 明 7 － 1 － リザーブビット リードすると1 が読み出されます。ライト時は初期値をライトしてください。

6 PPGS 0 R/W PPG 端子セレクト

PO5～PO0 の出力端子を選択します。 0：P25/PO5-A、P24/PO4-A、P23/PO3-A、P22/PO2-A、P21/PO1-A、 P20/PO0-A を選択します。 1：P85/PO5-B、P52/PO4-B、P83/PO3-B、P51/PO2-B、P81/PO1-B、 P50/PO0-B を選択します。

5 TPUS 0 R/W TPU 端子セレクト

TIOC(A/B/C/D)3、TIOC(A/B)4 の出力端子を選択します。 0：P25/TIOCB4-A、P24/TIOCA4-A、P23/TIOCD3-A、P22/TIOCC3-A、 P21/TIOCB3-A、P20/TIOCA3-A を選択します。 1：P85/TIOCB4-B、P52/TIOCA4-B、P83/TIOCD3-B、P51/TIOCC3-B、 P81/TIOCB3-B、P50/TIOCA3-B を選択します。

4 TMRS 0 R/W TMR 端子セレクト

TMO(1-0)の出力端子、TMCI/TMRI(1-0)の入力端子を選択します。 0： ［H8S/2427 グループ、H8S/2427R グループ時］ P65/TMO1-A 、P64/TMO0-A、P63/TMCI1-A、 P62/TMCI0-A 、P61/TMRI1-A、P60/TMRI0-A を選択します。 ［ H8S/2425 グループ時］ P25/TMO1-A 、P24/TMO0-A、P23/TMCI1-A、P22/TMCI0-A、 P21/TMRI1-A 、P20/TMRI0-A を選択します。 1：P85/TMO1-B、P52/TMO0-B、P83/TMCI1-B、P51/TMCI0-B、 P81/TMRI1-B 、P50/TMRI0-B を選択します。

3 DMA_SEL1 0 R/W TEND1 、TEND5 セレクト

[H8S/2427 グループ、H8S/2427R グループ時] P63 から出力するTEND 信号を選択します。 [H8S/2425 グループ時] P13 から出力するTEND 信号を選択します。 本ビットはDMA が共通レジスタ無効モード（DMCOMMD ビット＝0）時のみ 有効です。 DMA が共通レジスタ有効モード（DMCOMMD ビット＝1）時は本ビットの値 は無視され、DMA の転送モードにより出力信号が決まります。 0：TEND1 1：TEND5

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-158 2012.09.14 ビット ビット名 初期値 R/W 説 明

2 DMA_SEL0 0 R/W TEND0 、TEND4 セレクト

[H8S/2427 グループ、H8S/2427R グループ時] P63 から出力するTEND 信号を選択します。 [H8S/2425 グループ時] P12 から出力するTEND 信号を選択します。 本ビットはDMA が共通レジスタ無効モード（DMCOMMD ビット＝0）時のみ 有効です。 DMA が共通レジスタ有効モード（DMCOMMD ビット＝1）時は本ビットの値 は無視され、DMA の転送モードにより出力信号が決まります。 0：TEND0 1：TEND4 1 － 1 － リザーブビット リードすると1 が読み出されます。ライト時は初期値をライトしてください。 0 － 1 － リザーブビット リードすると1 が読み出されます。ライト時は初期値をライトしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-159 2012.09.14 11.18.5 ポートファンクションコントロールレジスタ 4（PFCR4） PFCR4 は、WAIT 入力端子、BREQ 入力端子、BACK 出力端子、BREQO 出力端子、TxD4 出力端子、RxD4 入力端子、SCK4 入出力端子の切り替えの制御を行います。 ビット ビット名 初期値 R/W 説 明

7 WAITS 0 R/W WAIT 端子セレクト

WAIT の入力端子を選択します。 0：PF0/WAIT-A を選択します。 1：P25/WAIT-B を選択します。

6 BREQS 0 R/W BREQ 端子セレクト

BREQ の入力端子を選択します。 0：PG6/BREQ-A を選択します。 1：P51/BREQ-B を選択します。

5 BACKS 0 R/W BACK 端子セレクト

BACK の出力端子を選択します。 0：PG5/BACK-A を選択します。 1：P52/BACK-B を選択します。

4 BREQOS 0 R/W BREQO 端子セレクト

BREQO の出力端子を選択します。 0：PG4/BREQO-A を選択します。 1：P50/BREQO-B を選択します。 3 － 0 － リザーブビット リードすると0 が読み出されます。ライト時は初期値をライトしてください。

2 TXD4S 0 R/W TxD4 端子セレクト

TxD4 の出力端子を選択します。 0：P23/TxD4-A を選択します。 1：PA1/TxD4-B を選択します。

1 RXD4S 0 R/W RxD4 端子セレクト

RxD4 の入力端子を選択します。 0：P24/RxD4-A を選択します。 1：PA2/RxD4-B を選択します。

0 SCK4S 0 R/W SCK4 端子セレクト

SCK4 の入出力端子を選択します。 0：P34/SCK4-A を選択します。 1：PA3/SCK4-B を選択します。

H8S/2427、H8S/2427R、H8S/2425 グループ 11. I/O ポート R01UH0311JJ0300 Rev.3.00 11-160 2012.09.14 11.18.6 ポートファンクションコントロールレジスタ 5（PFCR5） PFCR5 は、SSU 入出力端子の切り替えの制御を行います。 ビット ビット名 初期値 R/W 説 明 SSO0S1 SSO0S0 R/W R/W SSO0 端子セレクト SSO0 の入出力端子を選択します。 00：P14/SSO0-A を選択します。 01：PA7/SSO0-B を選択します。 10：PF3/SSO0-C を選択します。 11：設定禁止 SSI0S1 SSI0S0 R/W R/W SSI0 端子セレクト SSI0 の入出力端子を選択します。 00：P15/SSI0-A を選択します。 01：PA6/SSI0-B を選択します。 10：PF2/SSI0-C を選択します。 11：設定禁止 SSCK0S1 SSCK0S0 R/W R/W SSCK0 端子セレクト SSCK0 の入出力端子を選択します。 00：P16/SSCK0-A を選択します。 01：PA5/SSCK0-B を選択します。 10：PF1/SSCK0-C を選択します。 11：設定禁止 SCS0S1 SCS0S0 R/W R/W SCS0 端子セレクト SCS0 の入出力端子を選択します。 00：P17/SCS0-A を選択します。 01：PA4/SCS0-B を選択します。 10：PF0/SCS0-C を選択します。 11：設定禁止

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-1 2012.09.14 12. 16 ビットタイマパルスユニット（TPU） LSI は、6 チャネルの16 ビットタイマにより構成される16 ビットタイマパルスユニット（TPU）を 2 ユニ ット（ユニット0、ユニット1）合計12 チャネル内蔵しています。ユニット0 の機能一覧を表 12.1 に、ユニ ット 1 の機能一覧を表12.2 に示します。また、ユニット0 のブロック図を図 12.1 に、ユニット1 のブロック 図を図 12.2 に示します。 本文中は、ユニット0 について説明します。 12.1 特長

• 最大32本のパルス入出力が可能（ユニット0：16本、ユニット1：16本、シングルチップモードかつEXPE=0 設定時）
• 各チャネルごとに8種類のカウンタ入力クロックを選択可能
• 各チャネルとも次の動作を設定可能：コンペアマッチによる波形出力、インプットキャプチャ機能、カウ ンタクリア動作、複数のタイマカウンタ（TCNT）への同時書き込み、コンペアマッチ／インプットキャ プチャによる同時クリア、カウンタの同期動作による各レジスタの同期入出力、同期動作と組み合わせる ことによる最大15相のPWM出力
• カスケード接続動作
• 内部16ビットバスによる高速アクセス
• 26種類の割り込み要因（1ユニットあたり）
• レジスタデータの自動転送が可能
• プログラマブルパルスジェネレータ（PPG）の出力トリガを生成可能（ユニット0のみ対応）
• A/D変換器の変換スタートトリガを生成可能
• モジュー ルストップ状態への設定可能
• DMAC（ユニット0のみ）、DTCの起動可能

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-2 2012.09.14 表 12.1 TPU（ユニット0）の機能一覧 項 目 チャネル0 チャネル1 チャネル2 チャネル3 チャネル4 チャネル5 カウントクロック φ/1 φ/4 φ/16 φ/64 TCLKA TCLKB TCLKC TCLKD φ/1 φ/4 φ/16 φ/64 φ/256 TCLKA TCLKB φ/1 φ/4 φ/16 φ/64 φ/1024 TCLKA TCLKB TCLKC φ/1 φ/4 φ/16 φ/64 φ/256 φ/1024 φ/4096 TCLKA φ/1 φ/4 φ/16 φ/64 φ/1024 TCLKA TCLKC φ/1 φ/4 φ/16 φ/64 φ/256 TCLKA TCLKC TCLKD ジェネラルレジスタ （TGR） TGRA_0 TGRB_0 TGRA_1 TGRB_1 TGRA_2 TGRB_2 TGRA_3 TGRB_3 TGRA_4 TGRB_4 TGRA_5 TGRB_5 ジェネラルレジスタ/ バッファレジスタ TGRC_0 TGRD_0 － － TGRC_3 TGRD_3 － － 入出力端子 TIOCA0 TIOCB0 TIOCC0 TIOCD0 TIOCA1 TIOCB1 TIOCA2 TIOCB2 TIOCA3 TIOCB3 TIOCC3 TIOCD3 TIOCA4 TIOCB4 TIOCA5 TIOCB5 カウンタクリア機能 TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ 出力 トグル 出力 インプットキャプチャ 機能 DTC の起動 TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ 【記号説明】 ◯：可能 －：不可

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-3 2012.09.14 項 目 チャネル0 チャネル1 チャネル2 チャネル3 チャネル4 チャネル5 DMAC の起動 TGRA_0 の コンペア マッチまたは インプット キャプチャ TGRA_1 の コンペア マッチまたは インプット キャプチャ TGRA_2 の コンペア マッチまたは インプット キャプチャ TGRA_3 の コンペア マッチまたは インプット キャプチャ TGRA_4 の コンペア マッチまたは インプット キャプチャ TGRA_5 の コンペア マッチまたは インプット キャプチャ A/D 変換開始トリガ TGRA_0 の コンペア マッチまたは インプット キャプチャ TGRA_1 の コンペア マッチまたは インプット キャプチャ TGRA_2 の コンペア マッチまたは インプット キャプチャ TGRA_3 の コンペア マッチまたは インプット キャプチャ TGRA_4 の コンペア マッチまたは インプット キャプチャ TGRA_5 の コンペア マッチまたは インプット キャプチャ PPG トリガ TGRA_0 、 TGRB_0 の コンペア マッチまたは インプット キャプチャ TGRA_1、 TGRB_1 の コンペア マッチまたは インプット キャプチャ TGRA_2、 TGRB_2 の コンペア マッチまたは インプット キャプチャ TGRA_3、 TGRB_3 の コンペア マッチまたは インプット キャプチャ － － 割り込み要因 5 要因 ・コンペアマッチ ／インプット キャプチャ 0A ・コンペアマッチ ／インプット キャプチャ 0B ・コンペアマッチ ／インプット キャプチャ 0C ・コンペアマッチ ／インプット キャプチャ 0D ・オーバフロー 4 要因 ・コンペアマッチ ／インプット キャプチャ 1A ・コンペアマッチ ／インプット キャプチャ 1B ・オーバフロー ・アンダフロー 4 要因 ・コンペアマッチ ／インプット キャプチャ 2A ・コンペアマッチ ／インプット キャプチャ 2B ・オーバフロー ・アンダフロー 5 要因 ・コンペアマッチ ／インプット キャプチャ 3A ・コンペアマッチ ／インプット キャプチャ 3B ・コンペアマッチ ／インプット キャプチャ 3C ・コンペアマッチ ／インプット キャプチャ 3D ・オーバフロー 4 要因 ・コンペアマッチ ／インプット キャプチャ 4A ・コンペアマッチ ／インプット キャプチャ 4B ・オーバフロー ・アンダフロー 4 要因 ・コンペアマッチ ／インプット キャプチャ 5A ・コンペアマッチ ／インプット キャプチャ 5B ・オーバフロー ・アンダフロー

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-4 2012.09.14 表 12.2 TPU（ユニット1）の機能一覧 項 目 チャネル6 チャネル7 チャネル8 チャネル9 チャネル10 チャネル11 カウントクロック φ/1 φ/4 φ/16 φ/64 TCLKE TCLKF TCLKG TCLKH φ/1 φ/4 φ/16 φ/64 φ/256 TCLKE TCLKF φ/1 φ/4 φ/16 φ/64 φ/1024 TCLKE TCLKF TCLKG φ/1 φ/4 φ/16 φ/64 φ/256 φ/1024 φ/4096 TCLKE φ/1 φ/4 φ/16 φ/64 φ/1024 TCLKE TCLKG φ/1 φ/4 φ/16 φ/64 φ/256 TCLKE TCLKG TCLKH ジェネラルレジスタ （TGR） TGRA_6 TGRB_6 TGRA_7 TGRB_7 TGRA_8 TGRB_8 TGRA_9 TGRB_9 TGRA_10 TGRB_10 TGRA_11 TGRB_11 ジェネラルレジスタ/ バッファレジスタ TGRC_6 TGRD_6 － － TGRC_9 TGRD_9 － － 入出力端子*1 TIOCA6 TIOCB6 TIOCC6 TIOCD6 TIOCA7 TIOCB7 TIOCA8 TIOCB8 TIOCA9* TIOCB9 TIOCC9 TIOCD9 TIOCA10 TIOCB10 TIOCA11 TIOCB11 カウンタクリア機能 TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ 出力 トグル 出力 インプットキャプチャ 機能 DTC の起動 TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ TGR の コンペア マッチまたは インプット キャプチャ 【注】 *1 シングルチップモードかつEXPE＝0 設定時 *2 TIOCA9-B 端子の場合はシングルチップモードかつEXPE＝1 設定の場合も使用することができます。詳細は「第11 章 I/O ポート」を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-5 2012.09.14 項 目 チャネル6 チャネル7 チャネル8 チャネル9 チャネル10 チャネル11 A/D 変換開始 トリガ TGRA_6 の コンペアマッチ または インプット キャプチャ TGRA_7 の コンペアマッチ または インプット キャプチャ TGRA_8 の コンペアマッチ または インプット キャプチャ TGRA_9 の コンペアマッチ または インプット キャプチャ TGRA_10 の コンペアマッチ または インプット キャプチャ TGRA_11 の コンペアマッチ または インプット キャプチャ 割り込み要因 5 要因 ・コンペアマッチ ／インプット キャプチャ 6A ・コンペアマッチ ／インプット キャプチャ 6B ・コンペアマッチ ／インプット キャプチャ 6C ・コンペアマッチ ／インプット キャプチャ 6D ・オーバフロー 4 要因 ・コンペアマッチ ／インプット キャプチャ 7A ・コンペアマッチ ／インプット キャプチャ 7B ・オーバフロー ・アンダフロー 4 要因 ・コンペアマッチ ／インプット キャプチャ 8A ・コンペアマッチ ／インプット キャプチャ 8B ・オーバフロー ・アンダフロー 5 要因 ・コンペアマッチ ／インプット キャプチャ 9A ・コンペアマッチ ／インプット キャプチャ 9B ・コンペアマッチ ／インプット キャプチャ 9C ・コンペアマッチ ／インプット キャプチャ 9D ・オーバ フロー 4 要因 ・コンペアマッチ ／インプット キャプチャ 10A ・コンペアマッチ ／インプット キャプチャ 10B ・オーバフロー ・アンダフロー 4 要因 ・コンペアマッチ ／インプット キャプチャ 11A ・コンペアマッチ ／インプット キャプチャ 11B ・オーバフロー ・アンダフロー 【記号説明】 ◯：可能 －：不可

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-6 2012.09.14 ࡞ࡀࡖ࠴3 TMDR TIORL TSR TCR TIORH TIER TGRA TCNT TGRB TGRC TGRD ࡞ࡀࡖ࠴4 TMDR TSR TCR TIOR TIER TGRA TCNT TGRB ࡞ࡀࡖ࠴5 TMDR TSR TCR TIOR TIER TGRA TCNT TGRB ࡞ࡀࡖ࠴3㨪5 ࡞ࡀࡖ࠴2 TMDR TSR TCR TIOR TIER TGRA TCNT TGRB TGRC ࡞ࡀࡖ࠴1 TMDR TSR TCR TIOR TIER TGRA TCNT TGRB ࡞ࡀࡖ࠴0 ࡞ࡀࡖ࠴0㨪2 TGRA TCNT TGRB TGRD ࠬ࡯ࠚࡈ࠲ࡦࠗ TSYR ࡞࡯ࡠ࠻ࡦࠦ ࠢ࠶ࠫࡠ TSTR 㨇౉಴ജ┵ሶ㨉 TIOCA3 TIOCB3 TIOCC3 TIOCD3 TIOCA4 TIOCB4 TIOCA5 TIOCB5 ౉ജ㨉 Ǿ㧛1 Ǿ㧛4 Ǿ㧛16 Ǿ㧛64 Ǿ㧛256 Ǿ㧛1024 Ǿ㧛4096 TCLKA TCLKB TCLKC TCLKD 㨇౉಴ജ┵ሶ㨉 ޤ TSTR TSYR TCR TMDR TIOR㧔HޔL㧕 TIER TSR TGR㧔AޔBޔCޔD㧕 TCNT ࡑࠗ࠲I/O㧔HޔL㧕 㧔AޔBޔCޔD㧕 TIOCA0 TIOCB0 TIOCC0 TIOCD0 TIOCA1 TIOCB1 TIOCA2 TIOCB2 ⷐ᳞ାภ㨉 ࡞ࡀࡖ࠴3㧦 ࡞ࡀࡖ࠴4㧦 ࡞ࡀࡖ࠴5㧦 ⷐ᳞ାภ㨉 ࡞ࡀࡖ࠴0㧦 ࡞ࡀࡖ࠴1㧦 ࡞ࡀࡖ࠴2㧦 ࠬࡃ࠲࡯࠺ PPGାภ A/Dᄌ឵㐿ᆎⷐ᳞ାภ TGI3A TGI3B TGI3C TGI3D TCI3V TGI4A TGI4B TCI4V TCI4U TGI5A TGI5B TCI5V TCI5U TGI0A TGI0B TGI0C TGI0D TCI0V TGI1A TGI1B TCI1V TCI1U TGI2A TGI2B TCI2V TCI2U ࡞ࡀࡖ࠴3㧦 ࡞ࡀࡖ࠴4㧦 ࡞ࡀࡖ࠴5㧦 㧦 㧦 ࡞ࡀࡖ࠴0㧦 ࡞ࡀࡖ࠴1㧦 ࡞ࡀࡖ࠴2㧦 TMDR TSR TCR TIORH TIER TIORL 図 12.1 TPU（ユニット0）のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-7 2012.09.14 ࡞ࡀࡖ࠴9 TMDR TIORL TSR TCR TIORH TIER TGRA TCNT TGRB TGRC TGRD ࡞ࡀࡖ࠴10 TMDR TSR TCR TIOR TIER TGRA TCNT TGRB ࡞ࡀࡖ࠴11 TMDR TSR TCR TIOR TIER TGRA TCNT TGRB ࡞ࡀࡖ࠴9㨪11 ࡞ࡀࡖ࠴6 TMDR TSR TCR TIOR TIER TGRA TCNT TGRB TGRC ࡞ࡀࡖ࠴7 TMDR TSR TCR TIOR TIER TGRA TCNT TGRB ࡞ࡀࡖ࠴8 ࡞ࡀࡖ࠴6㨪8 TGRA TCNT TGRB TGRD ࠬ࡯ࠚࡈ࠲ࡦࠗ TSYRB ࡞࡯ࡠ࠻ࡦࠦ ࠢ࠶ࠫࡠ TSTRB 㨇౉಴ജ┵ሶ㨉 TIOCA9 TIOCB9 TIOCC9 TIOCD9 TIOCA10 TIOCB10 TIOCA11 TIOCB11 ౉ജ㨉 Ǿ㧛1 Ǿ㧛4 Ǿ㧛16 Ǿ㧛64 Ǿ㧛256 Ǿ㧛1024 Ǿ㧛4096 TCLKE TCLKF TCLKG TCLKH 㨇౉಴ജ┵ሶ㨉 ޤ TSTRB TSYRB TCR TMDR TIOR㧔HޔL㧕 TIER TSR TGR㧔AޔBޔCޔD㧕 TCNT ࡑࠗ࠲I/O㧔HޔL㧕 㧔AޔBޔCޔD㧕 TIOCA6 TIOCB6 TIOCC6 TIOCD6 TIOCA7 TIOCB7 TIOCA8 TIOCB8 ⷐ᳞ାภ㨉 ࡞ࡀࡖ࠴9㧦 ࡞ࡀࡖ࠴10㧦 ࡞ࡀࡖ࠴11㧦 ⷐ᳞ାภ㨉 ࡞ࡀࡖ࠴6㧦 ࡞ࡀࡖ࠴7㧦 ࡞ࡀࡖ࠴8㧦 ࠬࡃ࠲࡯࠺ A/Dᄌ឵㐿ᆎⷐ᳞ାภ TGI9A TGI9B TGI9C TGI9D TCI9V TGI10 A TGI10B TCI10V TCI10U TGI11 A TGI11B TCI11V TCI11U TGI6A TGI6B TGI6C TGI6D TCI6V TGI7A TGI7B TCI7V TCI7U TGI8A TGI8B TCI8V TCI8U ࡞ࡀࡖ࠴9㧦 ࡞ࡀࡖ࠴10㧦 ࡞ࡀࡖ࠴11㧦 㧦 㧦 ࡞ࡀࡖ࠴6㧦 ࡞ࡀࡖ࠴7㧦 ࡞ࡀࡖ࠴8㧦 TMDR TSR TCR TIORH TIER TIORL 図 12.2 TPU（ユニット1）のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-8 2012.09.14 12.2 入出力端子 表 12.3 端子構成 ユニット チャネル 名称 入出力 機 能 TCLKA 入力 外部クロックA 入力端子（チャネル1、5 の位相計数モードA 相入力） TCLKB 入力 外部クロックB 入力端子（チャネル1、5 の位相計数モードB 相入力） TCLKC 入力 外部クロックC 入力端子（チャネル2、4 の位相計数モードA 相入力） 0 共通 TCLKD 入力 外部クロックD 入力端子（チャネル2、4 の位相計数モードB 相入力） TIOCA0 入出力 TGRA_0 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCB0 入出力 TGRB_0 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCC0 入出力 TGRC_0 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCD0 入出力 TGRD_0 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCA1 入出力 TGRA_1 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCB1 入出力 TGRB_1 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCA2 入出力 TGRA_2 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCB2 入出力 TGRB_2 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCA3 入出力 TGRA_3 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCB3 入出力 TGRB_3 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCC3 入出力 TGRC_3 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCD3 入出力 TGRD_3 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCA4 入出力 TGRA_4 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCB4 入出力 TGRB_4 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCA5 入出力 TGRA_5 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCB5 入出力 TGRB_5 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-9 2012.09.14 ユニット チャネル 名称 入出力 機 能 TCLKE 入力 外部クロックE 入力端子（チャネル7、11 の位相計数モードA 相入力） TCLKF 入力 外部クロックF 入力端子（チャネル7、11 の位相計数モードB 相入力） TCLKG 入力 外部クロックG 入力端子（チャネル8、10 の位相計数モードA 相入力） 1* 共通 TCLKH 入力 外部クロックH 入力端子（チャネル8、10 の位相計数モードB 相入力） TIOCA6 入出力 TGRA_6 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCB6 入出力 TGRB_6 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCC6 入出力 TGRC_6 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCD6 入出力 TGRD_6 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCA7 入出力 TGRA_7 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCB7 入出力 TGRB_7 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCA8 入出力 TGRA_8 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCB8 入出力 TGRB_8 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCA9 入出力 TGRA_9 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCB9 入出力 TGRB_9 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCC9 入出力 TGRC_9 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCD9 入出力 TGRD_9 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCA10 入出力 TGRA_10 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCB10 入出力 TGRB_10 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCA11 入出力 TGRA_11 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 TIOCB11 入出力 TGRB_11 のインプットキャプチャ入力／アウトプットコンペア出力／ PWM 出力端子 【注】 * ユニット1 の出力機能はシングルチップかつEXPE=0 設定時のみ有効です。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-10 2012.09.14 12.3 レジスタの説明 TPUには各チャネルに以下のレジスタがあります。 本文中では、 ユニット0のレジスタについて説明します。

• ユニット0 チャネル0
• タイマI/OコントロールレジスタH_0（TIORH_0）
• タイマI/OコントロールレジスタL_0（TIORL_0）
• タイマインタラプトイネーブルレジスタ_0（TIER_0）
• タイマジェネラルレジスタA_0（TGRA_0）
• タイマジェネラルレジスタB_0（TGRB_0）
• タイマジェネラルレジスタC_0（TGRC_0）
• タイマジェネラルレジスタD_0（TGR D_0） チャネル1
• タイマI/Oコントロールレジスタ_1（TIOR_1）
• タイマインタラプトイネーブルレジスタ_1（TIER_1）
• タイマジェネラルレジスタA_1（TGRA_1）
• タイマジェネラルレジスタB_1（TGRB_1） チャネル2
• タイマI/Oコントロールレジスタ_2（TIOR_2）
• タイマインタラプトイネーブルレジスタ_2（TI ER_2）
• タイマジェネラルレジスタA_2（TGRA_2）
• タイマジェネラルレジスタB_2（TGRB_2）

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-11 2012.09.14 チャネル3

• タイマI/OコントロールレジスタH_3（TIORH_3）
• タイマI/OコントロールレジスタL_3（TIORL_3）
• タイマインタラプトイネーブルレジスタ_3（TIER_3）
• タイマジェネラルレジスタA_3（TGRA_3）
• タイマジェネラルレジスタB_3（TGRB_3）
• タイマジェネラルレジスタC_3（TGRC_3）
• タイマジェネラルレジスタD_3（TGRD_3） チャネル4
• タイマモ ードレジスタ_4（TMDR_4）
• タイマI/Oコントロールレジスタ_4（TIOR_4）
• タイマインタラプトイネーブルレジスタ_4（TIER_4）
• タイマジェネラルレジスタA_4（TGRA_4）
• タイマジェネラルレジスタB_4（TGRB_4） チャネル5
• タイマI/Oコントロールレジスタ_5（TIOR_5）
• タイマインタラプトイネーブルレジスタ_5（TIER_5）
• タイマステータスレジスタ_5（TSR _5 ）
• タイマジェネラルレジスタA_5（TGRA_5）
• タイマジェネラルレジスタB_5（TGRB_5） ユニット0 共通レジスタ
• タイマスタートレジスタ（TSTR）
• タイマシンクロレジスタ（TSYR）

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-12 2012.09.14

• ユニット1 チャネル6
• タイマI/OコントロールレジスタH_6（TIORH_6）
• タイマI/OコントロールレジスタL_6（TIORL_6）
• タイマインタラプトイネーブルレジスタ_6（TIER_6）
• タイマジェネラルレジスタA_6（TGRA_6）
• タイマジェネラルレジスタB_6（TGRB_6）
• タイマジェネラルレジスタC_6（TGRC_6）
• タイマジェネラルレジスタD_6（TGRD_6） チャネル7
• タイマコ ントロールレジスタ_7（ TCR_7）
• タイマI/Oコントロールレジスタ_7（TIOR_7）
• タイマインタラプトイネーブルレジスタ_7（TIER_7）
• タイマジェネラルレジスタA_7（TGRA_7）
• タイマジェネラルレジスタB_7（TGRB_7） チャネル8
• タイマI/Oコントロールレジスタ_8（TIOR_8）
• タイマインタラプトイネーブルレジスタ_8（TIER_8）
• タイマス テータスレジスタ _8（TSR_8）
• タイマジェネラルレジスタA_8（TGRA_8）
• タイマジェネラルレジスタB_8（TGRB_8） チャネル9
• タイマI/OコントロールレジスタH_9（TIORH_9）
• タイマI/OコントロールレジスタL_9（TIORL_9）
• タイマインタラプトイネーブルレジスタ_9（TIER_9）

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-13 2012.09.14

• タイマジェネラルレジスタA_9（TGRA_9）
• タイマジェネラルレジスタB_9（TGRB_9）
• タイマジェネラルレジスタC_9（TGRC_9）
• タイマジェネラルレジスタD_9（TGRD_9） チャネル10
• タイマコントロールレジスタ_10（TCR_10）
• タイマI/Oコントロールレジスタ_10（TIOR_10）
• タイマインタラプトイネーブルレジスタ_10（TIER_10）
• タイマステータスレジスタ_10（TSR_10）
• タイマジ ェネラルレジスタ A_10（TGRA_10）
• タイマジェネラルレジスタB_10（TGRB_10） チャネル11
• タイマコントロールレジスタ_11（TCR_11）
• タイマI/Oコントロールレジスタ_11（TIOR_11）
• タイマインタラプトイネーブルレジスタ_11（TIER_11）
• タイマステータスレジスタ_11（TSR_11）
• タイマジェネラルレジスタA_11（TGRA_11）
• タイマジェネラルレジスタB_11（TGRB_11） ユニット1 共通レジスタ
• タイマスタートレジスタB（TSTRB）
• タイマシンクロレジスタB（TSYRB）

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-14 2012.09.14 12.3.1 タイマコントロールレジスタ（TCR） TCR は各チャネルのTCNT を制御します。TPU には、各チャネルに1 本、計6 本のTCR があります。TCR の設定は、TCNT の動作が停止した状態で行ってください。 ビット ビット名 初期値 R/W 説 明 CCLR2 CCLR1 CCLR0 R/W R/W R/W カウンタクリア2、1、0 TCNT のカウンタクリア要因を選択します。詳細は 表 12.4、表12.5 を 参照してください。 CKEG1 CKEG0 R/W R/W クロックエッジ1、0 入力クロックのエッジを選択します。 内部クロックを両エッジでカウント すると、入力クロックの周期が1/2 になります（例：φ/4の両エッジ＝φ /2 の立ち上がりエッジ）。チャネル1、2、4、5 で位相計数モードを使用 する場合は、本設定は無視され、位相計数モードの設定が優先されます。 内部クロックのエッジ選択は、 入力クロックがφ/4もしくはそれより遅い 場合に有効です。入力クロックにφ/1、あるいは他のチャネルのオーバフ ロー／アンダフローを選択した場合は本設定は無視されます。 00：立ち上がりエッジでカウント 01：立ち下がりエッジでカウント 1X：両エッジでカウント 【記号説明】X：Don't care TPSC2 TPSC1 TPSC0 R/W R/W R/W タイマプリスケーラ2、1、0 TCNT のカウンタクロックを選択します。 各チャネル独立にクロックソー スを選択することができます。詳細は表 12.6～表 12.11 を参照してく ださい。 表 12.4 CCLR2～CCLR0（チャネル0、3） ビット7 ビット6 ビット5 チャネル CCLR2 CCLR1 CCLR0 説 明 0 0 0 TCNT のクリア禁止 0 0 1 TGRA のコンペアマッチ／インプットキャプチャでTCNT クリア 0 1 0 TGRB のコンペアマッチ／インプットキャプチャでTCNT クリア 0 1 1 同期クリア／同期動作をしている他のチャネルのカウンタクリアで TCNT をクリア*1 1 0 0 TCNT のクリア禁止 1 0 1 TGRC のコンペアマッチ／インプットキャプチャでTCNT クリア*2 1 1 0 TGRD のコンペアマッチ／インプットキャプチャでTCNT クリア*2 0、3 1 1 1 同期クリア／同期動作をしている他のチャネルのカウンタクリアで TCNT をクリア* 【注】 *1 同期動作の設定は、TSYR のSYNC ビットを1 にセットすることにより行います。 *2 TGRC またはTGRD をバッファレジスタとして使用している場合は、バッファレジスタの設定が優先され、コン ペアマッチ／インプットキャプチャが発生しないため、TCNT はクリアされません。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-15 2012.09.14 表 12.5 CCLR2～CCLR0（チャネル1、2、4、5） ビット7 ビット6 ビット5 チャネル リザーブ*2 CCLR1 CCLR0 説 明 0 0 0 TCNT のクリア禁止 0 0 1 TGRA のコンペアマッチ／インプットキャプチャでTCNT クリア 0 1 0 TGRB のコンペアマッチ／インプットキャプチャでTCNT クリア 1、2、 4、5 0 1 1 同期クリア／同期動作をしている他のチャネルのカウンタ クリアでTCNT をクリア*1 【注】 *1 同期動作の設定は、TSYR のSYNC ビットを1 にセットすることにより行います。 *2 チャネル1、2、4、5 ではビット7 はリザーブです。リードすると常に0 がリードされます。ライトは無効です。 表 12.6 TPSC2～TPSC0（チャネル0） ビット2 ビット1 ビット0 チャネル TPSC2 TPSC1 TPSC0 説 明 0 0 0 内部クロック：φ/1 でカウント 0 0 1 内部クロック：φ/4 でカウント 0 1 0 内部クロック：φ/16 でカウント 0 1 1 内部クロック：φ/64 でカウント 1 0 0 外部クロック：TCLKA 端子入力でカウント 1 0 1 外部クロック：TCLKB 端子入力でカウント 1 1 0 外部クロック：TCLKC 端子入力でカウント 1 1 1 外部クロック：TCLKD 端子入力でカウント 表 12.7 TPSC2～TPSC0（チャネル1） ビット2 ビット1 ビット0 チャネル TPSC2 TPSC1 TPSC0 説 明 0 0 0 内部クロック：φ/1 でカウント 0 0 1 内部クロック：φ/4 でカウント 0 1 0 内部クロック：φ/16 でカウント 0 1 1 内部クロック：φ/64 でカウント 1 0 0 外部クロック：TCLKA 端子入力でカウント 1 0 1 外部クロック：TCLKB 端子入力でカウント 1 1 0 内部クロック：φ/256 でカウント 1 1 1 TCNT2 のオーバフロー／アンダフローでカウント 【注】 チャネル1 が位相計数モード時、この設定は無効になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-16 2012.09.14 表 12.8 TPSC2～TPSC0（チャネル2） ビット2 ビット1 ビット0 チャネル TPSC2 TPSC1 TPSC0 説 明 0 0 0 内部クロック：φ/1 でカウント 0 0 1 内部クロック：φ/4 でカウント 0 1 0 内部クロック：φ/16 でカウント 0 1 1 内部クロック：φ/64 でカウント 1 0 0 外部クロック：TCLKA 端子入力でカウント 1 0 1 外部クロック：TCLKB 端子入力でカウント 1 1 0 外部クロック：TCLKC 端子入力でカウント 1 1 1 内部クロック：φ/1024 でカウント 【注】 チャネル2 が位相計数モード時、この設定は無効になります。 表 12.9 TPSC2～TPSC0（チャネル3） ビット2 ビット1 ビット0 チャネル TPSC2 TPSC1 TPSC0 説 明 0 0 0 内部クロック：φ/1 でカウント 0 0 1 内部クロック：φ/4 でカウント 0 1 0 内部クロック：φ/16 でカウント 0 1 1 内部クロック：φ/64 でカウント 1 0 0 外部クロック：TCLKA 端子入力でカウント 1 0 1 内部クロック：φ/1024 でカウント 1 1 0 内部クロック：φ/256 でカウント 1 1 1 内部クロック：φ/4096 でカウント 表 12.10 TPSC2～TPSC0（チャネル4） ビット2 ビット1 ビット0 チャネル TPSC2 TPSC1 TPSC0 説 明 0 0 0 内部クロック：φ/1 でカウント 0 0 1 内部クロック：φ/4 でカウント 0 1 0 内部クロック：φ/16 でカウント 0 1 1 内部クロック：φ/64 でカウント 1 0 0 外部クロック：TCLKA 端子入力でカウント 1 0 1 外部クロック：TCLKC 端子入力でカウント 1 1 0 内部クロック：φ/1024 でカウント 1 1 1 TCNT5 のオーバフロー／アンダフローでカウント 【注】 チャネル4 が位相計数モード時、この設定は無効になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-17 2012.09.14 表 12.11 TPSC2～TPSC0（チャネル5） ビット2 ビット1 ビット0 チャネル TPSC2 TPSC1 TPSC0 説 明 0 0 0 内部クロック：φ/1 でカウント 0 0 1 内部クロック：φ/4 でカウント 0 1 0 内部クロック：φ/16 でカウント 0 1 1 内部クロック：φ/64 でカウント 1 0 0 外部クロック：TCLKA 端子入力でカウント 1 0 1 外部クロック：TCLKC 端子入力でカウント 1 1 0 内部クロック：φ/256 でカウント 1 1 1 外部クロック：TCLKD 端子入力でカウント 【注】 チャネル5 が位相計数モード時、この設定は無効になります。 12.3.2 タイマモードレジスタ（TMDR） TMDR は、各チャネルの動作モードの設定を行います。TPU には、各チャネルに1 本、計6 本の TMDR が あります。TMDR の設定は、TCNT の動作が停止した状態で行ってください。 ビット ビット名 初期値 R/W 説 明 リザーブ リードすると常に１が読み出されます。ライトは無効です。

5 BFB 0 R/W バッファ動作B

TGRB を通常動作させるか、TGRB とTGRD を組み合わせてバッファ動作させ るかを設定します。TGRD をバッファレジスタとして使用した場合は、TGRD のインプットキャプチャ／アウトプットコンペアは発生しません。 TGRD を持たないチャネル1、2、4、5 ではこのビットはリザーブビットにな ります。リードすると常に0 が読み出されます。ライトは無効です。 0：TGRB は通常動作 1：TGRB とTGRD はバッファ動作

4 BFA 0 R/W バッファ動作A

TGRA を通常動作させるか、TGRA とTGRC を組み合わせてバッファ動作させ るかを設定します。TGRC をバッファレジスタとして使用した場合は、TGRC のインプットキャプチャ／アウトプットコンペアは発生しません。 TGRC を持たないチャネル1、2、4、5 ではこのビットはリザーブビットにな ります。リードすると常に0 が読み出されます。ライトは無効です。 0：TGRA は通常動作 1：TGRA とTGRC はバッファ動作 MD3 MD2 MD1 MD0 R/W R/W R/W R/W モード3～0 MD3～MD0 はタイマの動作モードを設定します。 MD3 はリザーブビットです。ライト時には常に0 としてください。 詳細は 表 12.12 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-18 2012.09.14 表 12.12 MD3～MD0 ビット3 ビット2 ビット1 ビット0 MD3*1 MD2 *2 MD1 MD0 説 明 0 0 0 0 通常動作 0 0 0 1 リザーブ 0 0 1 0 PWM モード1 0 0 1 1 PWM モード2 0 1 0 0 位相計数モード1 0 1 0 1 位相計数モード2 0 1 1 0 位相計数モード3 0 1 1 1 位相計数モード4

1 X X X ―

【記号説明】X：Don't care 【注】 *1 MD3 はリザーブビットです。ライト時には常に0 としてください。 *2 チャネル0、3 では、位相計数モードの設定はできません。MD2 には常に0 をライトしてください。 12.3.3 タイマ I/O コントロールレジスタ（TIOR） TIOR は TGR を制御します。TPU には、チャネル0、3 に各 2 本、チャネル1、2、4、5 に各1 本、計8 本の TIOR があります。TIOR は TMDR の設定により影響を受けますので注意してください。 TIOR で指定した初期出力はカウンタが停止した状態（TSTR の CST ビットを0 にクリアした）で有効にな ります。また、PWM モード 2 の場合にはカウンタが0 にクリアされた時点での出力を指定します。 TGRC、あるいはTGRD をバッファ動作に設定した場合は、本設定は無効となり、バッファレジスタとして 動作します。 ビット ビット名 初期値 R/W 説 明 IOB3 IOB2 IOB1 IOB0 R/W R/W R/W R/W I/O コントロールB3～B0 TGRB の機能を設定します。詳細は表12.13、表12.15、表12.16、表12.17、 表12.19、表12.20 を参照してください。 IOA3 IOA2 IOA1 IOA0 R/W R/W R/W R/W I/O コントロールA3～A0 TGRA の機能を設定します。詳細は表12.21、表12.23、表12.24、表12.25、 表12.27、表12.28 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-19 2012.09.14

• TIORL_0 、TIORL_3 ビット ビット名 初期値 R/W 説 明 IOD3 IOD2 IOD1 IOD0 R/W R/W R/W R/W I/O コントロールD3～D0 TGRD の機能を設定します。詳細は表12.14、表12.18 を参照してください。 IOC3 IOC2 IOC1 IOC0 R/W R/W R/W R/W I/O コントロールC3～C0 TGRC の機能を設定します。詳細は表12.22、表12.26 を参照してください。 表 12.13 TIORH_0 ビット7 ビット6 ビット5 ビット4 説 明 IOB3 IOB2 IOB1 IOB0 TGRB_0 の機能 TIOCB0 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 1 アウトプットコンペア レジスタ 初期出力は1 出力 コンペアマッチでトグル出力 1 0 0 0 キャプチャ入力元はTIOCB0 端子 立ち上がりエッジでインプットキャプチャ 1 0 0 1 キャプチャ入力元はTIOCB0 端子 立ち下がりエッジでインプットキャプチャ 1 0 1 X キャプチャ入力元はTIOCB0 端子 両エッジでインプットキャプチャ 1 1 X X インプットキャプチャ レジスタ キャプチャ入力元はチャネル1/カウントクロック TCNT_1 のカウントアップ/カウントダウンでインプ ットキャプチャ* 【記号説明】X：Don’t care 【注】 * TCR_1 のTPSC2～TPSC0 ビットをB'000 とし、TCNT_1 のカウントクロックにφ/1 を使用した場合は、本設定は 無効となり、インプットキャプチャは発生しません。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-20 2012.09.14 表 12.14 TIORL_0 ビット7 ビット6 ビット5 ビット4 説 明 IOD3 IOD2 IOD1 IOD0 TGRD_0 の機能 TIOCD0 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 1 アウトプットコンペア レジスタ*2 初期出力は1 出力 コンペアマッチでトグル出力 1 0 0 0 キャプチャ入力元はTIOCD0 端子 立ち上がりエッジでインプットキャプチャ 1 0 0 1 キャプチャ入力元はTIOCD0 端子 立ち下がりエッジでインプットキャプチャ 1 0 1 X キャプチャ入力元はTIOCD0 端子 両エッジでインプットキャプチャ 1 1 X X インプットキャプチャ レジスタ* キャプチャ入力元はチャネル1/カウントクロック TCNT_1 のカウントアップ/カウントダウンでインプ ットキャプチャ*1 【記号説明】X：Don't care 【注】 *1 TCR_1 のTPSC2～TPSC0 ビットをB'000 とし、TCNT_1 のカウントクロックにφ/1 を使用した場合は、本設定 は無効となり、インプットキャプチャは発生しません。 *2 TMDR_0 のBFB ビットを1 にセットしてTGRD_0 をバッファレジスタとして使用した場合は、 本設定は無効にな り、インプットキャプチャ/アウトプットコンペアは発生しません。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-21 2012.09.14 表 12.15 TIOR_1 ビット7 ビット6 ビット5 ビット4 説 明 IOB3 IOB2 IOB1 IOB0 TGRB_1 の機能 TIOCB1 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 １ アウトプットコンペア レジスタ 初期出力は1 出力 コンペアマッチでトグル出力 1 0 0 0 キャプチャ入力元はTIOCB1 端子 立ち上がりエッジでインプットキャプチャ 1 0 0 1 キャプチャ入力元はTIOCB1 端子 立ち下がりエッジでインプットキャプチャ 1 0 1 X キャプチャ入力元はTIOCB1 端子 両エッジでインプットキャプチャ 1 1 X X インプットキャプチャ レジスタ TGRC_0 コンペアマッチ／インプットキャプチャ TGRC_0 のコンペアマッチ／インプットキャプチャ の発生でインプットキャプチャ 【記号説明】X：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-22 2012.09.14 表 12.16 TIOR_2 ビット7 ビット6 ビット5 ビット4 説 明 IOB3 IOB2 IOB1 IOB0 TGRB_2 の機能 TIOCB2 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 アウトプットコンペア レジスタ 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 1 初期出力は1 出力 コンペアマッチでトグル出力

1 X 0 0 キャプチャ入力元はTIOCB2 端子

立ち上がりエッジでインプットキャプチャ

1 X 0 1 キャプチャ入力元はTIOCB2 端子

立ち下がりエッジでインプットキャプチャ

1 X 1 X

インプットキャプチャ レジスタ キャプチャ入力元はTIOCB2 端子 両エッジでインプットキャプチャ 【記号説明】X：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-23 2012.09.14 表 12.17 TIORH_3 ビット7 ビット6 ビット5 ビット4 説 明 IOB3 IOB2 IOB1 IOB0 TGRB_3 の機能 TIOCB3 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 1 アウトプットコンペア レジスタ 初期出力は1 出力 コンペアマッチでトグル出力 1 0 0 0 キャプチャ入力元はTIOCB3 端子 立ち上がりエッジでインプットキャプチャ 1 0 0 1 キャプチャ入力元はTIOCB3 端子 立ち下がりエッジでインプットキャプチャ 1 0 1 X キャプチャ入力元はTIOCB3 端子 両エッジでインプットキャプチャ 1 1 X X インプットキャプチャ レジスタ キャプチャ入力元はチャネル4／カウントクロック TCNT_4 のカウントアップ／カウントダウンでイン プットキャプチャ* 【記号説明】X：Don't care 【注】 * TCR_4 のTPSC2～TPSC0 ビットをB'000 とし、TCNT_4 のカウントクロックにφ/1 を使用した場合は、本設定は 無効となり、インプットキャプチャは発生しません。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-24 2012.09.14 表 12.18 TIORL_3 ビット7 ビット6 ビット5 ビット4 説 明 IOD3 IOD2 IOD1 IOD0 TGRD_3 の機能 TIOCD3 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 1 アウトプットコンペア レジスタ*2 初期出力は1 出力 コンペアマッチでトグル出力 1 0 0 0 キャプチャ入力元はTIOCD3 端子 立ち上がりエッジでインプットキャプチャ 1 0 0 1 キャプチャ入力元はTIOCD3 端子 立ち下がりエッジでインプットキャプチャ 1 0 1 X キャプチャ入力元はTIOCD3 端子 両エッジでインプットキャプチャ 1 1 X X インプットキャプチャ レジスタ* キャプチャ入力元はチャネル4／カウントクロック TCNT_4 のカウントアップ／カウントダウンでイン プットキャプチャ*1 【記号説明】X：Don't care 【注】 *1 TCR_4 のTPSC2～TPSC0 ビットをB'000 とし、TCNT_4 のカウントクロックにφ/1 を使用した場合は、本設定 は無効となり、インプットキャプチャは発生しません。 *2 TMDR_3 のBFB ビットを1 にセットしてTGRD_3 をバッファレジスタとして使用した場合は、 本設定は無効にな り、インプットキャプチャ/アウトプットコンペアは発生しません。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-25 2012.09.14 表 12.19 TIOR_4 ビット7 ビット6 ビット5 ビット4 説 明 IOB3 IOB2 IOB1 IOB0 TGRB_4 の機能 TIOCB4 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペマッチで1 出力 0 1 1 1 アウトプットコンペア レジスタ 初期出力は1 出力 コンペマッチでトグル出力 1 0 0 0 キャプチャ入力元はTIOCB4 端子 立ち上がりエッジでインプットキャプチャ 1 0 0 1 キャプチャ入力元はTIOCB4 端子 立ち下がりエッジでインプットキャプチャ 1 0 1 X キャプチャ入力元はTIOCB4 端子 両エッジでインプットキャプチャ 1 1 X X インプットキャプチャ レジスタ キャプチャ入力元はTGRC_3 コンペアマッチ／イン プットキャプチャ TGRC_3 のコンペアマッチ／インプットキャプチャ の発生でインプットキャプチャ 【記号説明】X：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-26 2012.09.14 表 12.20 TIOR_5 ビット7 ビット6 ビット5 ビット4 説 明 IOB3 IOB2 IOB1 IOB0 TGRB_5 の機能 TIOCB5 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 1 アウトプットコンペア レジスタ 初期出力は1 出力 コンペアマッチでトグル出力

1 X 0 0 キャプチャ入力元はTIOCB5 端子

立ち上がりエッジでインプットキャプチャ

1 X 0 1 キャプチャ入力元はTIOCB5 端子

立ち下がりエッジでインプットキャプチャ インプットキャプチャ レジスタ キャプチャ入力元はTIOCB5 端子 両エッジでインプットキャプチャ 【記号説明】X：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-27 2012.09.14 表 12.21 TIORH_0 ビット3 ビット2 ビット1 ビット0 説 明 IOA3 IOA2 IOA1 IOA0 TGRA_0 の機能 TIOCA0 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 1 アウトプットコンペア レジスタ 初期出力は1 出力 コンペアマッチでトグル出力 1 0 0 0 キャプチャ入力元はTIOCA0 端子 立ち上がりエッジでインプットキャプチャ 1 0 0 1 キャプチャ入力元はTIOCA0 端子 立ち下がりエッジでインプットキャプチャ 1 0 1 X キャプチャ入力元はTIOCA0 端子 両エッジでインプットキャプチャ 1 1 X X インプットキャプチャ レジスタ キャプチャ入力元はチャネル1／カウントクロック TCNT_1 のカウントアップ／カウントダウンでイン プットキャプチャ 【記号説明】X：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-28 2012.09.14 表 12.22 TIORL_0 ビット3 ビット2 ビット1 ビット0 説 明 IOC3 IOC2 IOC1 IOC0 TGRC_0 の機能 TIOCC0 の端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 1 アウトプットコンペア レジスタ* 初期出力は1 出力 コンペアマッチでトグル出力 1 0 0 0 キャプチャ入力元はTIOCC0 端子 立ち上がりエッジでインプットキャプチャ 1 0 0 1 キャプチャ入力元はTIOCC0 端子 立ち下がりエッジでインプットキャプチャ 1 0 1 X キャプチャ入力元はTIOCC0 端子 両エッジでインプットキャプチャ 1 1 X X インプットキャプチャ レジスタ* キャプチャ入力元はチャネル1／カウントクロック TCNT_1 のカウントアップ／カウントダウンでイン プットキャプチャ 【記号説明】X：Don't care 【注】 * TMDR_0 のBFA ビットを1 にセットしてTGRC_0 をバッファレジスタとして使用した場合は、 本設定は無効になり、 インプットキャプチャ／アウトプットコンペアは発生しません。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-29 2012.09.14 表 12.23 TIOR_1 ビット3 ビット2 ビット1 ビット0 説 明 IOA3 IOA2 IOA1 IOA0 TGRA_1 の機能 TIOCA1 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 1 アウトプットコンペア レジスタ 初期出力は1 出力 コンペアマッチでトグル出力 1 0 0 0 キャプチャ入力元はTIOCA1 端子 立ち上がりエッジでインプットキャプチャ 1 0 0 1 キャプチャ入力元はTIOCA1 端子 立ち下がりエッジでインプットキャプチャ 1 0 1 X キャプチャ入力元はTIOCA1 端子 両エッジでインプットキャプチャ 1 1 X X インプットキャプチャ レジスタ キャプチャ入力元はTGRA_0 コンペアマッチ／イン プットキャプチャ チャネル0／TGRA_0 のコンペアマッチ／インプッ トキャプチャの発生でインプットキャプチャ 【記号説明】X：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-30 2012.09.14 表 12.24 TIOR_2 ビット3 ビット2 ビット1 ビット0 説 明 IOA3 IOA2 IOA1 IOA0 TGRA_2 の機能 TIOCA2 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 1 アウトプットコンペア レジスタ 初期出力は1 出力 コンペアマッチでトグル出力

1 X 0 0 キャプチャ入力元はTIOCA2 端子

立ち上がりエッジでインプットキャプチャ

1 X 0 1 キャプチャ入力元はTIOCA2 端子

立ち下がりエッジでインプットキャプチャ インプットキャプチャ レジスタ キャプチャ入力元はTIOCA2 端子 両エッジでインプットキャプチャ 【記号説明】X：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-31 2012.09.14 表 12.25 TIORH_3 ビット3 ビット2 ビット1 ビット0 説 明 IOA3 IOA2 IOA1 IOA0 TGRA_3 の機能 TIOCA3 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 1 アウトプットコンペア レジスタ 初期出力は1 出力 コンペアマッチでトグル出力 1 0 0 0 キャプチャ入力元はTIOCA3 端子 立ち上がりエッジでインプットキャプチャ 1 0 0 1 キャプチャ入力元はTIOCA3 端子 立ち下がりエッジでインプットキャプチャ 1 0 1 X キャプチャ入力元はTIOCA3 端子 両エッジでインプットキャプチャ 1 1 X X インプットキャプチャ レジスタ キャプチャ入力元はチャネル4／カウントクロック TCNT_4 のカウントアップ／カウントダウンでイン プットキャプチャ 【記号説明】X：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-32 2012.09.14 表 12.26 TIORL_3 ビット3 ビット2 ビット1 ビット0 説 明 IOC3 IOC2 IOC1 IOC0 TGRC_3 の端子 TIOCC3 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで１出力 0 1 1 1 アウトプットコンペア レジスタ* 初期出力は1 出力 コンペアマッチでトグル出力 1 0 0 0 キャプチャ入力元はTIOCC3 端子 立ち上がりエッジでインプットキャプチャ 1 0 0 1 キャプチャ入力元はTIOCC3 端子 立ち下がりエッジでインプットキャプチャ 1 0 1 X キャプチャ入力元はTIOCC3 端子 両エッジでインプットキャプチャ 1 1 X X インプットキャプチャ レジスタ* キャプチャ入力元はチャネル4／カウントクロック TCNT_4 のカウントアップ／カウントダウンでイン プットキャプチャ 【記号説明】X：Don't care 【注】 * TMDR_3 のBFA ビットを1 にセットしてTGRC_3 をバッファレジスタとして使用した場合は、 本設定は無効になり、 インプットキャプチャ／アウトプットコンペアは発生しません。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-33 2012.09.14 表 12.27 TIOR_4 ビット3 ビット2 ビット1 ビット0 説 明 IOA3 IOA2 IOA1 IOA0 TGRA_4 の機能 TIOCA4 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 アウトプットコンペア レジスタ 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 1 初期出力は1 出力 コンペアマッチでトグル出力 1 0 0 0 キャプチャ入力元はTIOCA4 端子 立ち上がりエッジでインプットキャプチャ 1 0 0 1 キャプチャ入力元はTIOCA4 端子 立ち下がりエッジでインプットキャプチャ 1 0 1 X キャプチャ入力元はTIOCA4 端子 両エッジでインプットキャプチャ 1 1 X X インプットキャプチャ レジスタ キャプチャ入力元はTGRA_3 コンペアマッチ／イン プットキャプチャ TGRA_3 のコンペアマッチ／インプットキャプチャ の発生でインプットキャプチャ 【記号説明】X：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-34 2012.09.14 表 12.28 TIOR_5 ビット3 ビット2 ビット1 ビット0 説 明 IOA3 IOA2 IOA1 IOA0 TGRA_5 の機能 TIOCA5 端子の機能 0 0 0 0 出力禁止 0 0 0 1 初期出力は0 出力 コンペアマッチで0 出力 0 0 1 0 初期出力は0 出力 コンペアマッチで1 出力 0 0 1 1 初期出力は0 出力 コンペアマッチでトグル出力 0 1 0 0 出力禁止 0 1 0 1 初期出力は1 出力 コンペアマッチで0 出力 0 1 1 0 初期出力は1 出力 コンペアマッチで1 出力 0 1 1 1 アウトプットコンペア レジスタ 初期出力は1 出力 コンペアマッチでトグル出力

1 X 0 0 キャプチャ入力元はTIOCA5 端子

立ち上がりエッジでインプットキャプチャ

1 X 0 1 キャプチャ入力元はTIOCA5 端子

立ち下がりエッジでインプットキャプチャ インプットキャプチャ レジスタ キャプチャ入力元はTIOCA5 端子 両エッジでインプットキャプチャ 【記号説明】X：Don't care

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-35 2012.09.14 12.3.4 タイマインタラプトイネーブルレジスタ（TIER） TIER は、各チャネルの割り込み要求の許可、禁止を制御します。TPU には、各チャネルに1 本、計 6 本の TIER があります。 ビット ビット名 初期値 R/W 説 明

7 TTGE 0 R/W A/D 変換開始要求イネーブル

TGRA のインプットキャプチャ／コンペアマッチによるA/D 変換器開始要求の 発生を許可または禁止します。 0：A/D 変換開始要求の発生を禁止 1：A/D 変換開始要求の発生を許可 6 ― 1 ― リザーブビット リードすると１がリードされます。ライトは無効です。

5 TCIEU 0 R/W アンダフローインタラプトイネーブル

チャネル1、2、4、5 でTSR のTCFU フラグが1 にセットされたとき、TCFU フラグによる割り込み要求（TCIU）を許可または禁止します。 チャネル0、3 ではリザーブビットです。 リードすると常に0 がリードされます。ライトは無効です。 0：TCFU による割り込み要求（TCIU）を禁止 1：TCFU による割り込み要求（TCIU）を許可

4 TCIEV 0 R/W オーバフローインタラプトイネーブル

TSR のTCFV フラグが1 にセットされたとき、TCFV フラグによる割り込み要 求（TCIV）を許可または禁止します。 0：TCFV による割り込み要求（TCIV）を禁止 1：TCFV による割り込み要求（TCIV）を許可

3 TGIED 0 R/W TGR インタラプトイネーブルD

チャネル0、3 でTSR のTGFD ビットが1 にセットされたとき、TGFD ビット による割り込み要求（TGID）を許可または禁止します。チャネル1、2、4、5 ではリザーブビットです。リードすると常に0 がリードされます。ライトは無 効です。 0：TGFD ビットによる割り込み要求（TGID）を禁止 1：TGFD ビットによる割り込み要求（TGID）を許可

2 TGIEC 0 R/W TGR インタラプトイネーブルC

チャネル0、3 でTSR のTGFC ビットが1 にセットされたとき、TGFC ビット による割り込み要求（TGIC）を許可または禁止します。 チャネル1、2、4、5 ではリザーブビットです。リードすると常に0 がリード されます。ライトは無効です。 0：TGFC ビットによる割り込み要求（TGIC）を禁止 1：TGFC ビットによる割り込み要求（TGIC）を許可

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-36 2012.09.14 ビット ビット名 初期値 R/W 説 明

1 TGIEB 0 R/W TGR インタラプトイネーブルB

TSR のTGFB ビットが1 にセットされたとき、TGFB ビットによる割り込み要 求（TGIB）を許可または禁止します。 0：TGFB ビットによる割り込み要求（TGIB）を禁止 1：TGFB ビットによる割り込み要求（TGIB）を許可

0 TGIEA 0 R/W TGR インタラプトイネーブルA

TSR のTGFA ビットが1 にセットされたとき、TGFA ビットによる割り込み要 求（TGIA）を許可または禁止します。 0：TGFA ビットによる割り込み要求（TGIA）を禁止 1：TGFA ビットによる割り込み要求（TGIA）を許可 12.3.5 タイマステータスレジスタ（TSR） TSR は、各チャネルのステータスの表示を行います。TPU には、各チャネルに1 本、計 6 本のTSR があり ます。 ビット ビット名 初期値 R/W 説 明

7 TCFD 1 R カウント方向フラグ

チャネル1、2、4、5 のTCNT のカウント方向を示すステータスフラグです。 チャネル0、3 ではリザーブビットです。リードすると常に1 がリードされま す。ライトは無効です。 0：TCNT はダウンカウント 1：TCNT はアップカウント 6 ― 1 ― リザーブビット リードすると常に1 がリードされます。ライトは無効です。

5 TCFU 0 R/(W) *1 アンダフローフラグ

チャネル1、2、4、5 が位相計数モードのとき、TCNT のアンダフローの発生 を示すステータスフラグです。 チャネル0、3 ではリザーブビットです。リードすると常に0 がリードされま す。ライトは無効です。 ［セット条件］

• TCNT の値がアンダフロー（H'0000→H'FFFF）したとき ［クリア条件］
• TCFU＝1 の状態でTCFU をリード後、TCFU に 0 をライトしたとき

4 TCFV 0 R/(W) *1 オーバフローフラグ（TCFV）

TCNT のオーバフローの発生を示すステータスフラグです。 ［セット条件］

• TCNT の値がオーバフローしたとき（H'FFFF→H'0000） ［クリア条件］
• TCFV＝1 の状態でTCFV をリード後、TCFV に 0 をライトしたとき

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-37 2012.09.14 ビット ビット名 初期値 R/W 説 明

3 TGFD 0 R/(W) *1 インプットキャプチャ／アウトプットコンペアフラグD

チャネル0、3 のTGRD のインプットキャプチャまたはコンペアマッチの発生を示 すステータスフラグです。 チャネル1、2、4、5 ではリザーブビットです。リードすると常に0 がリードされ ます。ライトは無効です。 ［セット条件］

• TGRD がアウトプットコンペアレジスタとして機能している場合、TCNT＝ TGRD になったとき
• TGRD がインプットキャプチャとして機能している場合、インプットキャプ チャ信号によりTCNT の値がTGRD に転送されたとき ［クリア条件］
• TGID 割り込みによりDTC が起動され、DTC のMRB のDISEL ビットが 0 のとき
• TGFD＝1 の状態でTGFD をリード後、TGFD に 0 をライトしたとき

2 TGFC 0 R/(W) *1 インプットキャプチャ／アウトプットコンペアフラグC

チャネル0、3 のTGRC のインプットキャプチャまたはコンペアマッチの発生を示 すステータスフラグです。 チャネル1、2、4、5 ではリザーブビットです。リードすると常に0 がリードされ ます。ライトは無効です。 ［セット条件］

• TGRC がアウトプットコンペアレジスタとして機能している場合、TCNT＝ TGRC になったとき
• TGRC がインプットキャプチャとして機能している場合、インプットキャプ チャ信号によりTCNT の値がTGRC に転送されたとき ［クリア条件］
• TGIC 割り込みによりDTC が起動され、DTC のMRB のDISEL ビットが 0 のとき
• TGFC＝1 の状態でTGFC をリード後、TGFC に 0 をライトしたとき

1 TGFB 0 R/(W) *1 インプットキャプチャ／アウトプットコンペアフラグB

TGRB のインプットキャプチャまたはコンペアマッチの発生を示すステータスフラ グです。 ［セット条件］

• TGRB がアウトプットコンペアレジスタとして機能している場合、TCNT＝ TGRB になったとき
• TGRB がインプットキャプチャとして機能している場合、インプットキャプ チャ信号によりTCNT の値がTGRB に転送されたとき ［クリア条件］
• TGIB 割り込みによりDTC が起動され、DTC のMRB のDISEL ビットが 0 のとき
• TGFB＝1 の状態でTGFB をリード後、TGFB に 0 をライトしたとき

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-38 2012.09.14 ビット ビット名 初期値 R/W 説 明

0 TGFA 0 R/(W) *1 インプットキャプチャ／アウトプットコンペアフラグA

TGRA のインプットキャプチャまたはコンペアマッチの発生を示すステータスフラ グです。 ［セット条件］

• TGRA がアウトプットコンペアレジスタとして機能している場合、TCNT＝ TGRA になったとき
• TGRA がインプットキャプチャとして機能している場合、インプットキャプ チャ信号によりTCNT の値がTGRA に転送されたとき ［クリア条件］
• TGIA 割り込みによりDTC が起動され、DTC のMRB のDISEL ビットが 0 のとき
• TGIA 割り込みによりDMAC が起動され、DMAC の DMABCR のDTE ビッ トが1 のとき*2
• TGFA＝1 の状態でTGFA をリード後、TGFA に 0 をライトしたとき 【注】 *1 フラグをクリアするための0 ライトのみ可能です。 *2 ユニット0 のみ可能です。 12.3.6 タイマカウンタ（TCNT） TCNT は 16 ビットのリード／ライト可能なカウンタです。 各チャネルに1 本、計 6 本のTCNT があります。 TCNT は、リセットまたはハードウェアスタンバイモード時にH'0000 に初期化されます。 TCNT の 8 ビット単位でのアクセスは禁止です。常に16 ビット単位でアクセスしてください。 12.3.7 タイマジェネラルレジスタ（TGR） TGR は 16 ビットのリード／ライト可能なアウトプットコンペア／インプットキャプチャ兼用のレジスタで す。チャネル0、3 に各4 本、チャネル1、2、4、5 に各 2 本、計16 本のジェネラルレジスタがあります。チ ャネル 0、3 の TGRC と TGRD は、バッファレジスタとして動作設定することができます。TGR の 8 ビット単 位でのアクセスは禁止です。常に16 ビット単位でアクセスしてください。TGR とバッファレジスタの組み合 わせは、TGRA－TGRC、TGRB－TGRD になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-39 2012.09.14 12.3.8 タイマスタートレジスタ（TSTR） TSTR は、チャネル0～5 の TCNT の動作／停止を選択します。TMDR へ動作モードを設定する場合やTCR へ TCNT のカウントクロックを設定する場合は、TCNT のカウンタ動作を停止してから行ってください。 ビット ビット名 初期値 R/W 説 明 リザーブビット ライト時は必ず0 としてください。 CST5 CST4 CST3 CST2 CST1 CST0 R/W R/W R/W R/W R/W R/W カウンタスタート5～0 TCNT の動作または停止を選択します。 TIOC 端子を出力状態で動作中に、CST ビットに0 をライトするとカウンタは 停止しますが、TIOC 端子のアウトプットコンペア出力レベルは保持されます。 CST ビットが0 の状態でTIOR へのライトを行うと、設定した初期出力値に端 子の出力レベルが更新されます。 0：TCNT_5～TCNT_0 のカウント動作は停止 1：TCNT_5～TCNT_0 はカウント動作 12.3.9 タイマシンクロレジスタ（TSYR） TSYR は、チャネル0～5 の TCNT の独立動作または同期動作を選択します。対応するビットを1 にセット したチャネルが同期動作を行います。 ビット ビット名 初期値 R/W 説 明 リザーブビット ライト時は必ず0 としてください。 SYNC5 SYNC4 SYNC3 SYNC2 SYNC1 SYNC0 R/W R/W R/W R/W R/W R/W タイマ同期5～0 他のチャネルとの独立動作または同期動作を選択します。 同期動作を選択すると、複数のTCNT の同期プリセットや、他チャネルのカウ ンタクリアによる同期クリアが可能となります。 同期動作の設定には、最低2 チャネルのSYNC ビットを1 にセットする必要が あります。同期クリアの設定には、SYNC ビットのほかにTCR のCCLR2～ CCLR0 ビットで、TCNT のクリア要因を設定する必要があります。 0：TCNT_5～TCNT_0 は独立動作（TCNT のプリセット／クリアは他チャネ ルと無関係） 1：TCNT_5～TCNT_0 は同期動作 TCNT の同期プリセット／同期クリアが可能

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-40 2012.09.14 12.3.10 タイマスタートレジスタ B（TSTRB） TSTRB は、 チャネル6～11 のTCNT の動作／停止を選択します。TMDR へ動作モードを設定する場合やTCR へ TCNT のカウントクロックを設定する場合は、TCNT のカウンタ動作を停止してから行ってください。 ビット ビット名 初期値 R/W 説 明 リザーブビット ライト時は必ず0 としてください。 CST11 CST10 CST9 CST8 CST7 CST6 R/W R/W R/W R/W R/W R/W カウンタスタート11～6 TCNT の動作または停止を選択します。 TIOC 端子を出力状態で動作中に、CST ビットに0 をライトするとカウンタは 停止しますが、TIOC 端子のアウトプットコンペア出力レベルは保持されます。 CST ビットが0 の状態でTIOR へのライトを行うと、設定した初期出力値に端 子の出力レベルが更新されます。 0：TCNT_11～TCNT_6 のカウント動作は停止 1：TCNT_11～TCNT_6 はカウント動作 12.3.11 タイマシンクロレジスタ B（TSYRB） TSYRB は、チャネル6～11 の TCNT の独立動作または同期動作を選択します。対応するビットを1 にセッ トしたチャネルが同期動作を行います。 ビット ビット名 初期値 R/W 説 明 リザーブビット ライト時は必ず0 としてください。 SYNC11 SYNC10 SYNC9 SYNC8 SYNC7 SYNC6 R/W R/W R/W R/W R/W R/W タイマ同期11～6 他のチャネルとの独立動作または同期動作を選択します。 同期動作を選択すると、複数のTCNT の同期プリセットや、他チャネルのカウ ンタクリアによる同期クリアが可能となります。 同期動作の設定には、最低2 チャネルのSYNC ビットを1 にセットする必要が あります。同期クリアの設定には、SYNC ビットのほかにTCR のCCLR2～ CCLR0 ビットで、TCNT のクリア要因を設定する必要があります。 0：TCNT_11～TCNT_6 は独立動作（TCNT のプリセット／クリアは他チャネ ルと無関係） 1：TCNT_11～TCNT_6 は同期動作 TCNT の同期プリセット／同期クリアが可能

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-41 2012.09.14 12.4 動作説明 12.4.1 基本動作 各チャネルには、TCNT とTGR があります。TCNT は、 アップカウント動作を行い、 フリーランニング動作、 周期カウント動作、または外部イベントカウント動作が可能です。 TGR は、 それぞれインプットキャプチャレジスタまたはアウトプットコンペアレジスタとして使用すること ができます。 (1) カウンタの動作 TSTR のCST0～CST5 ビットを1 にセットすると、 対応するチャネルのTCNT はカウント動作を開始します。 フリーランニングカウンタ動作、周期カウンタ動作などが可能です。 (a) カウント動作の設定手順例 カウント動作の設定手順例を図12.3 に示します。 േ૞ㆬᛯ ࠲ࡦ࠙ࠞ ๟ᦼ⸳ቯ േ૞㐿ᆎ ޜ࠲ࡦ࠙ࠞ 㨇1㨉 㨇2㨉 㨇4㨉 㨇3㨉 㨇5㨉 േ૞㐿ᆎ 㨇5㨉 㨇1㨉TCRߩTPSC2㨪TPSC0 ޕ޿ߐߛߊߡߒ ߦTCRߩCKEG1ޔ CKEG0ࠢ ߒ ޕ޿ߐߛߊߡ 㨇2႐ว TCRߩCCLR2㨪CCLR0 ߢ࠻࠶ࡆTCNTࠕ࡝ࠢߩ ࠆߔߣTGRߒ ޕ޿ߐߛߊߡ 㨇3㨉㨇2ߚߒTGRࠍ TIOR࠶ࡊ࠻࠙ࠕޔࠅࠃߦ ޕ޿ߐߛߊߡߒ 㨇4㨉 㨇2ߚߒTGR๟ ޕ޿ߐߛߊߡߒ 㨇5㨉TSTRߩCSTࠍ࠻࠶ࡆ1ߦ ޕ޿ߐߛߊߡߒ 図 12.3 カウンタ動作設定手順例

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-42 2012.09.14 (b) フリーランニングカウント動作と周期カウント動作 TPU の TCNT は、リセット直後はすべてフリーランニングカウンタの設定となっており、TSTR の対応する ビットを1 にセットするとフリーランニングカウンタとしてアップカウント動作を開始します。TCNT がオー バフロー(H'FFFF→H'0000)すると、TSR の TCFV ビットが1 にセットされます。このとき、対応するTIER の TCIEV ビットが 1 ならば、TPU は割り込みを要求します。TCNT はオーバフロー後、H'0000 からアップカウ ント動作を継続します。 フリーランニングカウンタの動作を図 12.4 に示します。 TCNT୯ H'FFFF H'0000 CST࠻࠶ࡆ TCFV 図 12.4 フリーランニングカウンタの動作 TCNT のクリア要因にコンペアマッチを選択したときは、対応するチャネルのTCNT は周期カウント動作を 行います。周期設定用のTGR をアウトプットコンペアレジスタに設定し、TCR の CCLR2～CCLR0 ビットに よりコンペアマッチによるカウンタクリアを選択します。設定後、TSTR の対応するビットを1 にセットする と、 周期カウンタとしてアップカウント動作を開始します。 カウント値がTGR の値と一致すると、TSR のTGF ビットが1 にセットされ、TCNT は H'0000 にクリアされます。 このとき対応するTIER のTGIE ビットが1 ならば、TPU は割り込みを要求します。TCNT はコンペアマッ チ後、H'0000 からアップカウント動作を継続します。 周期カウンタの動作を図 12.5 に示します。 TCNT୯ TGR H'0000 CST࠻࠶ࡆ TGF TGRߢ࠴࠶ࡑࠕࡍࡦࠦߩ ߪߚ߹ࠕࠚ࠙࠻ࡈ࠰DTC ࠕ࡝ࠢࠣ࡜ࡈࠆࠃߦ 図 12.5 周期カウンタの動作

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-43 2012.09.14 (2) コンペアマッチによる波形出力機能 TPU は、コンペアマッチにより対応する出力端子から 0 出力／1 出力／トグル出力を行うことができます。 (a) コンペアマッチによる波形出力動作の設定手順例 コンペアマッチによる波形出力動作の設定手順例を図 12.6 に示します。 ಴ജㆬᛯ േ૞㐿ᆎ ޜ 㨇1㨉 㨇2㨉 㨇3㨉 㨇1㨉 TIORߩ0಴ജ㧛1಴ ߩ0಴ ജ㧛1ߒ ࠶ࡑࠕࡍࡦࠦߩ ޔTIOC ߐ ޕߔ߹ࠇ 㨇2㨉 TGRߖߐ ߐߛߊߡߒ ߛߊߡߒ ޕ޿ߐ 図 12.6 コンペアマッチによる波形出力動作例

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-44 2012.09.14 (b) 波形出力動作例 0 出力／1 出力例を図 12.7 に示します。 TCNT をフリーランニングカウント動作とし、コンペアマッチA により 1 出力、コンペアマッチB により0 出力となるように設定した場合の例です。設定したレベルと端子のレベルが一致した場合には、端子のレベル は変化しません。 TCNT୯ H'FFFF H'0000 TIOCA TIOCB TGRA TGRB ࠎߖ߹ߒ ࠎߖ߹ߒ 1಴ജ 0಴ജ 図 12.7 0 出力／1 出力の動作例 トグル出力の例を図12.8 に示します。 TCNT を周期カウント動作（コンペアマッチB によりカウンタクリア）に、コンペアマッチA、B ともトグ ル出力となるように設定した場合の例です。 TCNT୯ H'FFFF H'0000 TIOCB TIOCA TGRB TGRA 図 12.8 トグル出力の動作例

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-45 2012.09.14 (3) インプットキャプチャ機能 TIOC 端子の入力エッジを検出してTCNT の値をTGR に転送することができます。 検出エッジは立ち上がりエッジ／立ち下がりエッジ／両エッジから選択できます。 また、 チャネル0、1、3、 4、6、7、9、10 は別のチャネルのカウンタ入力クロックやコンペアマッチ信号をインプットキャプチャの要因 とすることもできます。 【注】 チャネル0、3、6、9 で別のチャネルのカウンタ入力クロックをインプットキャプチャ入力とする場合は、イ ンプットキャプチャ入力とするカウンタ入力クロックにφ/1 を選択しないでください。φ/1 を選択した場合 は、インプットキャプチャは発生しません。 (a) インプットキャプチャ動作の設定手順例 インプットキャプチャ動作の設定手順例を図12.9 に示します。 ౉ജㆬᛯ േ૞㐿ᆎ ޜ 㨇1㨉 㨇2㨉 㨇1㨉TIORࠅࠃߦTGRࡖࠠ࠻࠶ࡊࡦࠗࠍ ࡦࠗޔߒ ౉ജାภ ㆬ ޕ޿ߐߛߊߡߒ ߐߛߊߡߒ 図 12.9 インプットキャプチャ動作の設定例

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-46 2012.09.14 (b) インプットキャプチャ動作例 インプットキャプチャ動作例を図12.10 に示します。 TIOCA 端子のインプットキャプチャ入力エッジは立ち上がり／立ち下がりの両エッジ、またTIOCB 端子の インプットキャプチャ入力エッジは立ち下がりエッジを選択し、TCNT は TGRB のインプットキャプチャでカ ウンタクリアされるように設定した場合の例です。 TCNT୯ H'0180 H'0000 TIOCA TGRA H'0010 H'0005 TIOCB㧕 H'0160 H'0005 H'0160 H'0010 TGRB H'0180 TIOCB 図 12.10 インプットキャプチャ動作例

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-47 2012.09.14 12.4.2 同期動作 同期動作は、複数のTCNT の値を同時に書き換えることができます（同期プリセット）。また、TCR の設定 により複数のTCNT を同時にクリアすることができます（同期クリア）。 同期動作により、1 つのタイムベースに対してTGR を増加することができます。 チャネル0～5、6～11 はすべて同期動作の設定が可能です。 (1) 同期動作の設定手順例 同期動作の設定手順例を図 12.11 に示します。 หᦼേ૞ㆬᛯ TCNT⸳ቯ ࠻࠶࠮࡝ࡊ ޜ࠻࠶࠮࡝ࡊ 㨇1㨉 㨇2㨉 ࠕ࡝ࠢ 㨇3㨉 㐿ᆎ 㨇5㨉 ޜࠕ࡝ࠢ 㨇4㨉 㐿ᆎ 㨇5㨉 ⷐ࿃⊒↢ 㧫 No Yes 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 ߩ߆ࠇߕ޿ߩ࡞ࡀࡖ࠴ߚߒTCNTߩTCNTหᤨ ޕߔ߹ࠇߐ࠻ࠗ࡜ߦ TCRߩCCLR2㨪CCLR0ߢߤߥࠕࡍࡦࠦ࠻࠶ࡊ࠻࠙ࠕTCNT ޕ޿ߐߛߊߡߒ TCRߩCCLR2㨪CCLR0ޕ޿ߐߛߊߡߒ ࠆߔTSTRߩCSTࠍ࠻࠶ࡆ1ߊߡߒ ޕ޿ߐߛ 図 12.11 同期動作の設定手順例

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-48 2012.09.14 (2) 同期動作の例 同期動作の例を図12.12 に示します。 チャネル0～2 を同期動作かつPWM モード1 に設定し、チャネル0 のカウンタクリア要因をTGRB_0 のコ ンペアマッチ、またチャネル1、2 のカウンタクリア要因を同期クリアに設定した場合の例です。 3 相の PWM 波形を TIOCA0、TIOCA1、TIOCA2 端子から出力します。このとき、チャネル0～2 の TCNT は同期プリセット、TGRB_0 のコンペアマッチによる同期クリアを行い、TGRB_0 に設定したデータがPWM 周期となります。 PWM モードについては、「12.4.5 PWM モード」を参照してください。 TCNT_0㨪TCNT_2୯ H'0000 TIOCA0 TIOCA1 TGRB_0 TGRB_0ࠕ࡝ࠢ TGRA_2 TGRA_1 TGRB_2 TGRA_0 TGRB_1 TIOCA2 図 12.12 同期動作の動作例

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-49 2012.09.14 12.4.3 バッファ動作 バッファ動作は、チャネル0、3、6、9 が持つ機能です。TGRC と TGRD をバッファレジスタとして使用す ることができます。 バッファ動作は、TGR をインプットキャプチャレジスタに設定した場合と、 コンペアマッチレジスタに設定 した場合のそれぞれで動作内容が異なります。 表 12.29 にバッファ動作時のレジスタの組み合わせを示します。 表 12.29 レジスタの組み合わせ ユニット チャネル タイマジェネラルレジスタ バッファレジスタ 0 0 TGRA_0 TGRC_0 TGRB_0 TGRD_0

3 TGRA_3 TGRC_3

TGRB_3 TGRD_3 1 6 TGRA_6 TGRC_6 TGRB_6 TGRD_6

9 TGRA_9 TGRC_9

TGRB_9 TGRD_9

• TGR がアウトプットコンペアレジスタの場合 コンペアマッチが発生すると、対応するチャネルのバッファレジスタの値がタイマジェネラルレジスタに転 送されます。この動作を図 12.13 に示します。 ࠔࡈ࠶ࡃ ࠲ࠬࠫ࡟ 図 12.13 コンペアマッチバッファ動作
• TGR がインプットキャプチャレジスタの場合 インプットキャプチャが発生すると、TCNT の値をTGR に転送すると同時に、 それまで格納されていたTGR の値をバッファレジスタに転送します。この動作を図 12.14 に示します。 ࠔࡈ࠶ࡃ ࠲ࠬࠫ࡟ ࠲ࠬࠫ࡟TCNT ࠻࠶ࡊࡦࠗ 図 12.14 インプットキャプチャバッファ動作

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-50 2012.09.14 (1) バッファ動作の設定手順例 バッファ動作の設定手順例を図12.15 に示します。 TGRㆬᛯ േ૞㐿ᆎ ޜ 㨇1㨉 㨇2㨉 㨇3㨉 ޕ޿ߐߛߊߡߒ 㨇2㨉TMDRߩBFAޔBFBޔࠅࠃߦ࠻࠶ࡆTGRࠍ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ 図 12.15 バッファ動作の設定手順例

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-51 2012.09.14 (2) バッファ動作例 (a) TGR がアウトプットコンペアレジスタの場合 チャネル0 を PWM モード1 に設定し、TGRA と TGRC をバッファ動作に設定した場合の動作例を図 12.16 に示します。TCNT はコンペアマッチB によりクリア、出力はコンペアマッチA で 1 出力、コンペアマッチB で 0 出力に設定した例です。 バッファ動作が設定されているため、コンペアマッチA が発生すると出力を変化させると同時に、バッファ レジスタTGRC の値がタイマジェネラルレジスタTGRA に転送されます。この動作は、コンペアマッチA が 発生するたびに繰り返されます。 PWM モードについては、「12.4.5 PWM モード」を参照してください。 TCNT୯ TGRB_0 H'0000 TGRC_0 TGRA_0 H'0200 H'0520 TIOCA H'0200 H'0450 H'0520 H'0450 TGRA_0 H'0450H'0200 ォㅍ 図 12.16 バッファ動作例（1 ）

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-52 2012.09.14 (b) TGR がインプットキャプチャレジスタの場合 TGRA をインプットキャプチャレジスタに設定し、TGRA と TGRC をバッファ動作に設定したときの動作例 を図 12.17 に示します。 TCNT は TGRA のインプットキャプチャでカウンタクリア、TIOCA 端子のインプットキャプチャ入力エッ ジは立ち上がりエッジ／立ち下がりエッジの両エッジが選択されています。 バッファ動作が設定されているため、インプットキャプチャA によりTCNT の値がTGRA に格納されると 同時に、それまでTGRA に格納されていた値がTGRC に転送されます。 TCNT୯ H'09FB H'0000 TGRC H'0532 TIOCA TGRA H'0F07H'0532 H'0F07 H'0532 H'0F07 H'09FB 図 12.17 バッファ動作例（2 ）

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-53 2012.09.14 12.4.4 カスケード接続動作 カスケード接続動作は、2 チャネルの16 ビットカウンタを接続して32 ビットカウンタとして動作させる機 能です。 この機能は、 チャネル1（チャネル4、 チャネル7、 チャネル10） のカウンタクロックをTCR の TPSC2～TPSC0 ビットでTCNT_2（TCNT_5、TCNT_8、TCNT_11）のオーバフロー／アンダフローでカウントに設定すること により動作します。 アンダフローが発生するのは、下位16 ビットのTCNT が位相計数モードのときのみです。 表 12.30 にカスケード接続の組み合わせを示します。 【注】 チャネル1、4、7、10 を位相計数モードに設定した場合は、カウンタクロックの設定は無効となり、独立し て位相計数モードで動作します。 表 12.30 カスケード接続組み合わせ 組み合わせ 上位16 ビット 下位16 ビット チャネル1 とチャネル2 TCNT_1 TCNT_2 チャネル4 とチャネル5 TCNT_4 TCNT_5 チャネル7 とチャネル8 TCNT_7 TCNT_8 チャネル10 とチャネル11 TCNT_10 TCNT_11 (1) カスケード接続動作の設定手順例 カスケード接続動作の設定手順例を図 12.18 に示します。 ធ⛯⸳ቯ ធ⛯േ૞ േ૞㐿ᆎ ޜ 㨇1㨉 㨇2㨉 㨇1࡞ࡀࡖ࠴1࡞ࡀࡖ࠴4ߩTCRߩ TPSC2㨪TPSC0ࠍ࠻࠶ࡆB'111ߦ ޔߡߒTCNT_2㧔TCNT_5ߩ ࠞߢ࡯ࡠࡈ࠳ࡦࠕ ޕ޿ߐߛߊߡߒ 㨇2ࠆߔ ߐߛߊߡߒ 図 12.18 カスケード接続動作設定手順

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-54 2012.09.14 (2) カスケード接続動作例 TCNT_1 は TCNT_2 のオーバフロー／アンダフローでカウント、TGRA_1 と TGRA_2 をインプットキャプチ ャレジスタに設定し、TIOC 端子の立ち上がりエッジを選択したときの動作を図 12.19 に示します。 TIOCA1 端子とTIOCA2 端子に立ち上がりエッジを同時に入力することにより、TGRA_1 に上位16 ビット、 TGRA_2 に下位16 ビットの32 ビットデータが転送されます。 TCNT_2 ࠢ࠶ࡠࠢ TCNT_2 H'FFFF H'0000 H'0001 TIOCA1, TIOCA2 TGRA_1 H'03A2 TGRA_2 H'0000 TCNT_1 ࠢ࠶ࡠࠢ TCNT_1 H'03A1 H'03A2 図 12.19 カスケード接続動作例（1 ） TCNT_1 は TCNT_2 のオーバフロー／アンダフローでカウント、チャネル2 を位相計数モードに設定したと きの動作を図 12.20 に示します。 TCNT_1 は、TCNT_2 のオーバフローでアップカウント、TCNT_2 のアンダフローでダウンカウントされま TCLKC TCNT_2 FFFD TCNT_1 0001 TCLKD FFFE FFFF 0000 0001 0002 0001 0000 FFFF 0000 0000 図 12.20 カスケード接続動作例（2 ）

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-55 2012.09.14

12.4.5 PWM モード

PWM モードは出力端子よりそれぞれPWM 波形を出力するモードです。 各TGR のコンペアマッチによる出 力レベルは0 出力／1 出力／トグル出力の中から選択可能です。 各 TGR の設定により、デューティ0～100%の PWM 波形が出力できます。 TGR のコンペアマッチをカウンタクリア要因とすることにより、 そのレジスタに周期を設定することができ ます。全チャネル独立にPWM モードに設定できます。同期動作も可能です。 PWM モードは次に示す2 種類あります。 (a) PWM モード 1 TGRA と TGRB、TGRC と TGRD をペアで使用して、TIOCA、TIOCC 端子からPWM 出力を生成します。 TIOCA、TIOCC 端子からコンペアマッチA、C によってTIOR の IOA3～IOA0、IOC3～IOC0 ビットで指定し た出力を、また、コンペアマッチB、D によってTIOR の IOB3～IOB0、IOD3～IOD0 ビットで指定した出力を 行います。初期出力値はTGRA、TGRC に設定した値になります。ペアで使用するTGR の設定値が同一の場 合、コンペアマッチが発生しても出力値は変化しません。 PWM モード1 では、最大8 相の PWM 出力が可能です。 (b) PWM モード 2 TGR の 1 本を周期レジスタ、他のTGR をデューティレジスタに使用してPWM 出力を生成します。コンペ アマッチによって、TIOR で指定した出力を行います。また、同期レジスタのコンペアマッチによるカウンタ のクリアで各端子の出力値はTIOR で設定した初期値が出力されます。周期レジスタとデューティレジスタの 設定値が同一の場合、コンペアマッチが発生しても出力値は変化しません。 PWM モード2 では、同期動作と併用することにより最大15 相のPWM 出力が可能です。 PWM 出力端子とレジスタの対応を表 12.31 に示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-56 2012.09.14 表 12.31 各 PWM 出力のレジスタと出力端子 出力端子 ユニット チャネル レジスタ PWM モード1 PWM モード2 0 0 TGRA_0 TIOCA0 TIOCA0 TGRB_0 TIOCB0 TGRC_0 TIOCC0 TIOCC0 TGRD_0 TIOCD0

1 TGRA_1 TIOCA1 TIOCA1

TGRB_1 TIOCB1

2 TGRA_2 TIOCA2 TIOCA2

TGRB_2 TIOCB2

3 TGRA_3 TIOCA3 TIOCA3

TGRB_3 TIOCB3 TGRC_3 TIOCC3 TIOCC3 TGRD_3 TIOCD3

4 TGRA_4 TIOCA4 TIOCA4

TGRB_4 TIOCB4

5 TGRA_5 TIOCA5 TIOCA5

TGRB_5 TIOCB5 1 6 TGRA_6 TIOCA6 TIOCA6 TGRB_6 TIOCB6 TGRC_6 TIOCC6 TIOCC6 TGRD_6 TIOCD6

7 TGRA_7 TIOCA7 TIOCA7

TGRB_7 TIOCB7

8 TGRA_8 TIOCA8 TIOCA8

TGRB_8 TIOCB8

9 TGRA_9 TIOCA9 TIOCA9

TGRB_9 TIOCB9 TGRC_9 TIOCC9 TIOCC9 TGRD_9 TIOCD9

10 TGRA_10 TIOCA10 TIOCA10

TGRB_10 TIOCB10

11 TGRA_11 TIOCA11 TIOCA11

TGRB_11 TIOCB11 【注】 PWM モード2 のとき、周期を設定したTGR のPWM 出力はできません。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-57 2012.09.14 (1) PWM モードの設定手順例 PWM モードの設定手順例を図12.21 に示します。 PWM࠼࡯ࡕ ޛPWMޜ࠼࡯ࡕ 㨇1㨉 㨇2㨉 㨇3㨉 TGR⸳ቯ 㨇4㨉 PWM⸳ቯ 㨇5㨉 േ૞㐿ᆎ 㨇6㨉 㨇1㨉TCRߩTPSC2㨪TPSC0ߢ࠻࠶ࡆ ߛߊߡߒ ߦTCRߩCKEG1ޔ CKEG0ߩࠢ࠶ࡠࠢ ޕ޿ߐߛߊߡߒ 㨇2㨉TCRߩCCLR2㨪CCLR0ߢ࠻࠶ࡆ TCNTࠆߔߣTGRࠍ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ 㨇4㨉 㨇2ߚߒTGR⸳ ߩTGRࠍࠖ࠹࡯ࡘ࠺ߦ ޕ޿ߐߛߊߡߒ 㨇5㨉TMDRߩMD3㨪MD0ߢ࠻࠶ࡆ PWMߐߛߊߡߒ ߐߛߊߡߒ 図 12.21 PWM モードの設定手順例 (2) PWM モードの動作例 PWM モード1 の動作例を図 12.22 に示します。 この図は、TCNT のクリア要因をTGRA のコンペアマッチとし、TGRA の初期出力値と出力値を0、TGRB の出力値を1 に設定した場合の例です。 この場合、TGRA に設定した値が周期となり、TGRB に設定した値がデューティになります。 TCNT୯ TGRA H'0000 TIOCA TGRB TGRAߢ࠴࠶ࡑࠕࡍࡦࠦߩ 図 12.22 PWM モードの動作例（1）

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-58 2012.09.14 PWM モード2 の動作例を図 12.23 に示します。 この図は、チャネル0 と 1 を同期動作させ、TCNT のクリア要因をTGRB_1 のコンペアマッチとし、他の TGR（TGRA_0～TGRD_0、TGRA_1）の初期出力値を0、出力値を1 に設定して5 相のPWM 波形を出力させ た場合の例です。 この場合、TGRB_1 に設定した値が周期となり、他のTGR に設定した値がデューティになります。 TCNT୯ TGRB_1 H'0000 TIOCA0 TGRB_1ߢ࠴࠶ࡑࠕࡍࡦࠦߩ TGRA_1 TGRD_0 TGRC_0 TGRB_0 TGRA_0 TIOCB0 TIOCC0 TIOCD0 TIOCA1 図 12.23 PWM モードの動作例（2） PWM モードで、デューテイ0％、デューテイ100％のPWM 波形を出力する例を図12.24 に示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-59 2012.09.14 TCNT୯ TGRA H'0000 TIOCA TGRB ࠖ࠹࡯ࡘ࠺0% TGRB߃ TGRB߃ TGRB߃ TCNT୯ TGRA H'0000 TIOCA TGRB ࠖ࠹࡯ࡘ࠺100% TGRB߃ TGRB߃ TGRB߃ ࠎߖ߹ߒ TCNT୯ TGRA H'0000 TIOCA TGRB ࠖ࠹࡯ࡘ࠺100% TGRB߃ TGRB߃ TGRB߃ ࠎߖ߹ߒ ࠖ࠹࡯ࡘ࠺0% 図 12.24 PWM モード動作例（3）

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-60 2012.09.14 12.4.6 位相計数モード 位相計数モードは、チャネル1、2、4、5、7、8、10、11 の設定により、2 本の外部クロック入力の位相差を 検出し、TCNT をアップ／ダウンカウントします。 位相計数モードに設定すると、TCR の TPSC2～TPSC0 ビット、CKEG1、CKEG0 ビットの設定にかかわらず カウンタ入力クロックは外部クロックを選択し、TCNT はアップ／ダウンカウンタとして動作します。 ただし、 TCR の CCLR1、CCLR0 ビット、TIOR、TIER、TGR の機能は有効ですので、インプットキャプチャ／コンペ アマッチ機能や割り込み機能は使用することができます。 2 相エンコーダパルスの入力として使用できます。 TCNT がアップカウント時、 オーバフローが発生するとするとTSR のTCFV フラグがセットされます。また、 ダウンカウント時にアンダフローが発生すると、TCFU フラグがセットされます。 TSR の TCFD ビットはカウント方向フラグです。TCFD フラグをリードすることにより、TCNT がアップカ ウントしているかダウンカウントしているかを確認することができます。 表 12.32 に外部クロック端子とチャネルの対応を示します。 表 12.32 位相計数モードクロック入力端子 外部クロック端子 ユニット チャネル A 相 B 相 0 チャネル1 または5 を位相計数モードとするとき TCLKA TCLKB チャネル2 または4 を位相計数モードとするとき TCLKC TCLKD 1 チャネル7 または11 を位相計数モードとするとき TCLKE TCLKF チャネル8 または10 を位相計数モードとするとき TCLKG TCLKH (1) 位相計数モードの設定手順例 位相計数モードの設定手順例を図12.25 に示します。 ࠼࡯ࡕ േ૞㐿ᆎ ޜ࠼࡯ࡕ 㨇1㨉 㨇2㨉 㨇1㨉TMDRߩMD3㨪MD0૏ ߐߛߊߡߒ ߊߡߒ ޕ޿ߐߛ 図 12.25 位相計数モードの設定手順例

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-61 2012.09.14 (2) 位相計数モードの動作例 位相計数モードでは、2 本の外部クロックの位相差でTCNT がアップ／ダウンカウントします。また、カウ ント条件により4 つのモードがあります。 (a) 位相計数モード 1 位相計数モード1 の動作例を図12.26 に、TCNT のアップ／ダウンカウント条件を表12.33 に示します。 TCNT୯ TCLKA࡞ࡀࡖ࠴1ޔ5㧕 TCLKC࡞ࡀࡖ࠴2ޔ4㧕 TCLKB࡞ࡀࡖ࠴1ޔ5㧕 TCLKD࡞ࡀࡖ࠴2ޔ4㧕 図 12.26 位相計数モード 1 の動作例 表 12.33 位相計数モード 1 のアップ／ダウンカウント条件 TCLKA（チャネル1、5） TCLKC（チャネル2、4） TCLKE（チャネル7、11） TCLKG（チャネル8、10） TCLKB（チャネル1、5） TCLKD（チャネル2、4） TCLKF（チャネル7、11） TCLKH（チャネル8、10） 動作内容 High レベル アップカウント Low レベル Low レベル High レベル High レベル ダウンカウント Low レベル High レベル Low レベル 【記号説明】 ：立ち上がりエッジ ：立ち下がりエッジ

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-62 2012.09.14 (b) 位相計数モード 2 位相計数モード2 の動作例を図12.27 に、TCNT のアップ／ダウンカウント条件を表12.34 に示します。 TCNT୯ TCLKA࡞ࡀࡖ࠴1ޔ5㧕 TCLKC࡞ࡀࡖ࠴2ޔ4㧕 TCLKB࡞ࡀࡖ࠴1ޔ5㧕 TCLKD࡞ࡀࡖ࠴2ޔ4㧕 図 12.27 位相計数モード 2 の動作例 表 12.34 位相計数モード 2 のアップ／ダウンカウント条件 TCLKA（チャネル1、5） TCLKC（チャネル2、4） TCLKE（チャネル7、11） TCLKG（チャネル8、10） TCLKB（チャネル1、5） TCLKD（チャネル2、4） TCLKF（チャネル7、11） TCLKH（チャネル8、10） 動作内容 High レベル Don't care Low レベル Don't care Low レベル Don't care High レベル アップカウント High レベル Don't care Low レベル Don't care High レベル Don't care Low レベル ダウンカウント 【記号説明】 ：立ち上がりエッジ ：立ち下がりエッジ

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-63 2012.09.14 (c) 位相計数モード 3 位相計数モード3 の動作例を図12.28 に、TCNT のアップ／ダウンカウント条件を表12.35 に示します。 TCNT୯ ࠻ࡦ࠙ࠞࡊ࠶ࠕ TCLKA࡞ࡀࡖ࠴1ޔ5㧕 TCLKC࡞ࡀࡖ࠴2ޔ4㧕 TCLKB࡞ࡀࡖ࠴1ޔ5㧕 TCLKD࡞ࡀࡖ࠴2ޔ4㧕 図 12.28 位相計数モード 3 の動作例 表 12.35 位相計数モード 3 のアップ／ダウンカウント条件 TCLKA（チャネル1、5） TCLKC（チャネル2、4） TCLKE（チャネル7、11） TCLKG（チャネル8、10） TCLKB（チャネル1、5） TCLKD（チャネル2、4） TCLKF（チャネル7、11） TCLKH（チャネル8、10） 動作内容 High レベル Don't care Low レベル Don't care Low レベル Don't care High レベル アップカウント High レベル ダウンカウント Low レベル Don't care High レベル Don't care Low レベル Don't care 【記号説明】 ：立ち上がりエッジ ：立ち下がりエッジ

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-64 2012.09.14 (d) 位相計数モード 4 位相計数モード4 の動作例を図12.29 に、TCNT のアップ／ダウンカウント条件を表12.36 に示します。 TCNT୯ TCLKA࡞ࡀࡖ࠴1ޔ5㧕 TCLKC࡞ࡀࡖ࠴2ޔ4㧕 TCLKB࡞ࡀࡖ࠴1ޔ5㧕 TCLKD࡞ࡀࡖ࠴2ޔ4㧕 図 12.29 位相計数モード 4 の動作例 表 12.36 位相計数モード 4 のアップ／ダウンカウント条件 TCLKA（チャネル1、5） TCLKC（チャネル2、4） TCLKE（チャネル7、11） TCLKG（チャネル8、10） TCLKB（チャネル1、5） TCLKD（チャネル2、4） TCLKF（チャネル7、11） TCLKH（チャネル8、10） 動作内容 High レベル Low レベル アップカウント Low レベル High レベル Don't care High レベル Low レベル ダウンカウント High レベル Low レベル Don't care 【記号説明】 ：立ち上がりエッジ ：立ち下がりエッジ

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-65 2012.09.14 (3) 位相計数モード応用例 チャネル1 を位相計数モードに設定し、チャネル0 と連携してサーボモータの2 相エンコーダパルスを入力 して位置または速度を検出する例を図 12.30 に示します。 チャネル1 は位相計数モード1 に設定し、TCLKA とTCLKB にエンコーダパルスのA 相、B 相を入力しま チャネル0 は TCNT を TGRC_0 のコンペアマッチでカウンタクリアとして動作させ、TGRA_0 と TGRC_0 はコンペアマッチ機能で使用して、速度制御周期と位置制御周期を設定します。TGRB_0 はインプットキャプ チャ機能で使用し、TGRB_0 と TGRD_0 をバッファ動作させます。TGRB_0 のインプットキャプチャ要因は、 チャネル1 のカウンタ入力クロックとし、2 相エンコーダの4 逓倍パルスのパルス幅を検出します。 チャネル1 の TGRA_1 と TGRB_1 は、インプットキャプチャ機能に設定し、インプットキャプチャ要因は チャネル0 の TGRA_0 と TGRC_0 のコンペアマッチを選択し、それぞれの制御周期時のアップ／ダウンカウ ンタの値を格納します。 これにより、正確な位置／速度検出を行うことができます。 TCNT_1 TCNT_0 ࡞ࡀࡖ࠴1 T G R A_1㧕 TGRA_0㧔ㅦᐲ೙ᓮ๟ᦼ㧕 T G R B_1㧕 TGRB _ 0㧕 TGRD_0േ૞㧕 ࡞ࡀࡖ࠴0 TCLKA TCLKB ࠫ࠶ࠛ ᬌ಴࿁〝 図 12.30 位相計数モードの応用例

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-66 2012.09.14 12.5 割り込み要因 TPU の割り込み要因には、TGR のインプットキャプチャ／コンペアマッチ、TCNT のオーバフロー、アンダ フローの3 種類があります。各割り込み要因は、それぞれ専用のステータスフラグと、許可／禁止ビットを持 っているため、割り込み要求信号の発生を独立に許可または禁止することができます。 割り込み要因が発生すると、TSR の対応するステータスフラグが1 にセットされます。このときTIER の対 応する許可／禁止ビットが1 にセットされていれば、割り込みを要求します。ステータスフラグを0 にクリア することで割り込み要求は解除されます。 チャネル間の優先順位は、割り込みコントローラにより変更可能です。チャネル内の優先順位は固定です。 詳細は「第6 章 割り込みコントローラ」を参照してください。 表 12.37 に TPU の割り込み要因の一覧を示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-67 2012.09.14 表 12.37 TPU 割り込み一覧 ユニット チャネル 名称 割り込み要因 割り込み フラグ DTC の起動 DMAC の起動 0 0 TGI0A TGRA_0 のインプットキャプチャ／コンペアマッチ TGFA_0 可 可 TGI0B TGRB_0 のインプットキャプチャ／コンペアマッチ TGFB_0 可 不可 TGI0C TGRC_0 のインプットキャプチャ／コンペアマッチ TGFC_0 可 不可 TGI0D TGRD_0 のインプットキャプチャ／コンペアマッチ TGFD_0 可 不可 TCI0V TCNT_0 のオーバフロー TCFV_0 不可 不可

1 TGI1A TGRA_1 のインプットキャプチャ／コンペアマッチ TGFA_1 可 可

TGI1B TGRB_1 のインプットキャプチャ／コンペアマッチ TGFB_1 可 不可 TCI1V TCNT_1 のオーバフロー TCFV_1 不可 不可 TCI1U TCNT_1 のアンダフロー TCFU_1 不可 不可

2 TGI2A TGRA_2 のインプットキャプチャ／コンペアマッチ TGFA_2 可 可

TGI2B TGRB_2 のインプットキャプチャ／コンペアマッチ TGFB_2 可 不可 TCI2V TCNT_2 のオーバフロー TCFV_2 不可 不可 TCI2U TCNT_2 のアンダフロー TCFU_2 不可 不可

3 TGI3A TGRA_3 のインプットキャプチャ／コンペアマッチ TGFA_3 可 可

TGI3B TGRB_3 のインプットキャプチャ／コンペアマッチ TGFB_3 可 不可 TGI3C TGRC_3 のインプットキャプチャ／コンペアマッチ TGFC_3 可 不可 TGI3D TGRD_3 のインプットキャプチャ／コンペアマッチ TGFD_3 可 不可 TCI3V TCNT_3 のオーバフロー TCFV_3 不可 不可

4 TGI4A TGRA_4 のインプットキャプチャ／コンペアマッチ TGFA_4 可 可

TGI4B TGRB_4 のインプットキャプチャ／コンペアマッチ TGFB_4 可 不可 TCI4V TCNT_4 のオーバフロー TCFV_4 不可 不可 TCI4U TCNT_4 のアンダフロー TCFU_4 不可 不可

5 TGI5A TGRA_5 のインプットキャプチャ／コンペアマッチ TGFA_5 可 可

TGI5B TGRB_5 のインプットキャプチャ／コンペアマッチ TGFB_5 可 不可 TCI5V TCNT_5 のオーバフロー TCFV_5 不可 不可 TCI5U TCNT_5 のアンダフロー TCFU_5 不可 不可 1 6 TGI6A TGRA_6 のインプットキャプチャ／コンペアマッチ TGFA_6 可 不可 TGI6B TGRB_6 のインプットキャプチャ／コンペアマッチ TGFB_6 可 不可 TGI6C TGRC_6 のインプットキャプチャ／コンペアマッチ TGFC_6 可 不可 TGI6D TGRD_6 のインプットキャプチャ／コンペアマッチ TGFD_6 可 不可 TCI6V TCNT_6 のオーバフロー TCFV_6 不可 不可

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-68 2012.09.14 ユニット チャネル 名称 割り込み要因 割り込み フラグ DTC の起動 DMAC の起動 1 7 TGI7A TGRA_7 のインプットキャプチャ／コンペアマッチ TGFA_7 可 不可 TGI7B TGRB_7 のインプットキャプチャ／コンペアマッチ TGFB_7 可 不可 TCI7V TCNT_7 のオーバフロー TCFV_7 不可 不可 TCI7U TCNT_7 のアンダフロー TCFU_7 不可 不可

8 TGI8A TGRA_8 のインプットキャプチャ／コンペアマッチ TGFA_8 可 不可

TGI8B TGRB_8 のインプットキャプチャ／コンペアマッチ TGFB_8 可 不可 TCI8V TCNT_8 のオーバフロー TCFV_8 不可 不可 TCI8U TCNT_8 のアンダフロー TCFU_8 不可 不可

9 TGI9A TGRA_9 のインプットキャプチャ／コンペアマッチ TGFA_9 可 不可

TGI9B TGRB_9 のインプットキャプチャ／コンペアマッチ TGFB_9 可 不可 TGI9C TGRC_9 のインプットキャプチャ／コンペアマッチ TGFC_9 可 不可 TGI9D TGRD_9 のインプットキャプチャ／コンペアマッチ TGFD_9 可 不可 TCI9V TCNT_9 のオーバフロー TCFV_9 不可 不可

10 TGI10A TGRA_10 のインプットキャプチャ／コンペアマッチ TGFA_10 可 不可

TGI10B TGRB_10 のインプットキャプチャ／コンペアマッチ TGFB_10 可 不可 TCI10V TCNT_10 のオーバフロー TCFV_10 不可 不可 TCI10U TCNT_10 のアンダフロー TCFU_10 不可 不可

11 TGI11A TGRA_11 のインプットキャプチャ／コンペアマッチ TGFA_11 可 不可

TGI11B TGRB_11 のインプットキャプチャ／コンペアマッチ TGFB_11 可 不可 TCI11V TCNT_11 のオーバフロー TCFV_11 不可 不可 TCI11U TCNT_11 のアンダフロー TCFU_11 不可 不可 【注】 リセット直後の初期状態について示しています。チャネル間の優先順位は割り込みコントローラにより変更可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-69 2012.09.14 (1) インプットキャプチャ／コンペアマッチ割り込み 各チャネルのTGR のインプットキャプチャ／コンペアマッチの発生により、TSR の TGF フラグが1 にセッ トされたとき、TIER の TGIE ビットが1 にセットされていれば、割り込みを要求します。TGF フラグを0 に クリアすることで割り込み要求は解除されます。TPU には、チャネル 0、3、6、9 に各 4 本、チャネル 1、2、 4、5、7、8、10、11 に各2 本、計 32 本のインプットキャプチャ／コンペアマッチ割り込みがあります。 (2) オーバフロー割り込み 各チャネルのTCNT のオーバフローの発生により、TSR の TCFV フラグが1 にセットされたとき、TIER の TCIEV ビットが 1 にセットされていれば、割り込みを要求します。TCFV フラグを0 にクリアすることで割り 込み要求は解除されます。TPU には、各チャネルに1 本、計 12 本のオーバフロー割り込みがあります。 (3) アンダフロー割り込み 各チャネルのTCNT のアンダフローの発生により、TSR の TCFU フラグが1 にセットされたとき、TIER の TCIEU ビットが 1 にセットされていれば、割り込みを要求します。TCFU フラグを0 にクリアすることで割り 込み要求は解除されます。TPU には、チャネル1、2、4、5、7、8、10、11 に各 1 本、計8 本のアンダフロー 割り込みがあります。

12.6 DTC の起動

各チャネルのTGR のインプットキャプチャ/コンペアマッチ割り込みによって、DTC を起動することができ ます。詳細は「第 10 章 データトランスファコントローラ（DTC ）」を参照してください。 プットキャプチャ／コンペアマッチ割り込みをDTC の起動要因とすることができます。

12.7 DMAC の起動

TPU のユニット0 では、 各チャネルのTGRA のインプットキャプチャ／コンペアマッチ割り込みによって、 DMAC を起動することができます。詳細は「第8 章 DMA コントローラ（DMAC）」を参照してください。 （ユニット1 では、DMAC を起動することはできません。） TPU のユニット0 では、各チャネルに1 本、計 6 本のTGRA のインプットキャプチャ／コンペアマッチ割 り込みをDMAC の起動要因とすることができます。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-70 2012.09.14

12.8 A/D 変換器の起動

各チャネルのTGRA のインプットキャプチャ／コンペアマッチによって、A/D 変換器を起動することができま 各チャネルのTGRA のインプットキャプチャ／コンペアマッチの発生により、TSR の TGFA フラグが1 に セットされたとき、TIER の TTGE ビットが1 にセットされていれば、A/D 変換器に対してA/D 変換の開始を 要求します。このときA/D 変換器側で、TPU の変換開始トリガが選択されていれば、A/D 変換が開始されま TPU では、各チャネル1 本、計12 本のTGRA のインプットキャプチャ／コンペアマッチ割り込みをA/D 変 換器の変換開始要因とすることができます。 12.9 動作タイミング 12.9.1 入出力タイミング (1) TCNT のカウントタイミング 内部クロック動作の場合のTCNT のカウントタイミングを図 12.31 に示します。また、外部クロック動作の 場合の TCNT のカウントタイミングを図 12.32 に示します。 Ǿ ࠢ࠶ࡠࠢ TCNTࠢ࠶ࡠࠢ TCNT N-1 N N+1 図 12.31 内部クロック動作時のカウントタイミング Ǿ ࠢ࠶ࡠࠢ TCNTࠢ࠶ࡠࠢ TCNT N-1 N N+1 図 12.32 外部クロック動作時のカウントタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-71 2012.09.14 (2) アウトプットコンペア出力タイミング コンペアマッチ信号は、TCNT と TGR が一致した最後のステート（TCNT が一致したカウント値を更新する タイミング）で発生します。コンペアマッチ信号が発生したとき、TIOR で設定した出力値がアウトプットコ ンペア出力端子（TIOC 端子）に出力されます。TCNT と TGR が一致した後、TCNT 入力クロックが発生する まで、コンペアマッチ信号は発生しません。 アウトプットコンペア出力タイミングを図 12.33 に示します。 Ǿ TCNTࠢ࠶ࡠࠢ TCNT TGR N N N+1 図 12.33 アウトプットコンペア出力タイミング (3) インプットキャプチャ信号タイミング インプットキャプチャのタイミングを図 12.34 に示します。 Ǿ TCNT N N+1 TGR N N+2 N+2 図 12.34 インプットキャプチャ入力信号タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-72 2012.09.14 (4) コンペアマッチ／インプットキャプチャによるカウンタクリアタイミング コンペアマッチの発生によるカウンタクリアを指定した場合のタイミングを図 12.35 に示します。 インプットキャプチャの発生によるカウンタクリアを指定した場合のタイミングを図12.36 に示します。 Ǿ TCNT TGR N N H'0000 図 12.35 カウンタクリアタイミング（コンペアマッチ） Ǿ TCNT TGR N N H'0000 図 12.36 カウンタクリアタイミング（インプットキャプチャ）

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-73 2012.09.14 (5) バッファ動作タイミング バッファ動作の場合のタイミングを図 12.37、図 12.38 に示します。 Ǿ TGRAޔTGRB TGRCޔTGRD N n N TCNT n n+1 図 12.37 バッファ動作タイミング（コンペアマッチ） Ǿ TGRAޔTGRB TGRCޔTGRD n n TCNT N N N N+1 N+1 図 12.38 バッファ動作タイミング（インプットキャプチャ）

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-74 2012.09.14 12.9.2 割り込み信号タイミング (1) コンペアマッチ時の TGF フラグのセットタイミング コンペアマッチの発生によるTSR の TGF フラグのセットタイミングと、TGI 割り込み要求信号のタイミン グを図 12.39 に示します。 Ǿ TCNTࠢ࠶ࡠࠢ TCNT TGR N N N+1 TGFࠣ࡜ࡈ TGIߺ 図 12.39 TGI 割り込みタイミング（コンペアマッチ） (2) インプットキャプチャ時の TGF フラグのセットタイミング インプットキャプチャの発生によるTSR の TGF フラグのセットタイミングと、TGI 割り込み要求信号のタ イミングを図 12.40 に示します。 Ǿ TCNT TGR N N TGFࠣ࡜ࡈ TGIߺ 図 12.40 TGI 割り込みタイミング（インプットキャプチャ）

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-75 2012.09.14 (3) TCFV フラグ／TCFU フラグのセットタイミング オーバフローの発生によるTSR の TCFV フラグのセットタイミングと、TCIV 割り込み要求信号のタイミン グを図 12.41 に示します。 アンダフローの発生によるTSR の TCFU フラグのセットタイミングと、TCIU 割り込み要求信号のタイミン グを図 12.42 に示します。 Ǿ TCNTࠢ࠶ࡠࠢ TCNT㧕 H'FFFF H'0000 TCFVࠣ࡜ࡈ TCIVߺ 図 12.41 TCIV 割り込みのセットタイミング Ǿ TCNTࠢ࠶ࡠࠢ TCNT㧕 H'0000 H'FFFF TCFUࠣ࡜ࡈ TCIUߺ 図 12.42 TCIU 割り込みのセットタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-76 2012.09.14 ステータスフラグのクリアタイミング ステータスフラグはCPU が 1 の状態をリードした後、0 をライトするとクリアされます。DTC または DMAC を起動する場合は、自動的にクリアすることもできます。CPU によるステータスフラグのクリアタイミングを 図 12.43 に、DTC またはDMAC によるステータスフラグのクリアのタイミングを図12.44 に示します。 ࠣ࡜ࡈ ࠬ࡟࠼ࠕ Ǿ TSRࠬ࡟࠼ࠕ ߺ ⷐ᳞ାภ T1 T2 図 12.43 CPU によるステータスフラグのクリアタイミング ߺ ⷐ᳞ାภ ࠣ࡜ࡈ ࠬ࡟࠼ࠕ Ǿ DTC/DMAC T1 T2 T1 T2 DTC/DMAC 図 12.44 DTC/DMAC の起動によるステータスフラグのクリアタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-77 2012.09.14 12.10 使用上の注意事項 12.10.1 モジュールストップ機能の設定 モジュールストップコントロールレジスタにより、TPU の動作禁止／許可を設定することが可能です。初期 値では、TPU の動作は停止します。モジュールストップ状態を解除することにより、レジスタのアクセスが可 能になります。詳細は、｢第25 章 低消費電力状態｣ を参照してください。 12.10.2 入力クロックの制限事項 入力クロックのパルス幅は、単エッジの場合は1.5 ステートクロック以上、両エッジの場合は2.5 ステート 以上が必要です。これ以下のパルス幅では正しく動作しませんのでご注意ください。 位相計数モードの場合は、2 本の入力クロックの位相差およびオーバラップはそれぞれ1.5 ステート以上、 パルス幅は2.5 ステート以上必要です。位相計数モードの入力クロックの条件を図 12.45 に示します。 ࡊ࠶࡜ࡃ࡯ࠝ TCLKA 㧔TCLKC㧕 TCLKB 㧔TCLKD㧕 ࡊ࠶࡜ࡃ࡯ࠝޔ 㧦1.5એ਄ 㧦2.5એ਄ ޤ 図 12.45 位相計数モード時の位相差、オーバラップ、およびパルス幅 12.10.3 周期設定上の注意事項 コンペアマッチによるカウンタクリアを設定した場合、TCNT はTGR の値と一致した最後のステート （TCNT が一致したカウント値を更新するタイミング）でクリアされます。このため、実際のカウンタの周波数は次の 式のようになります。 φ f = （N＋1） f ：カウンタ周波数 φ ：動作周波数 N ：TGR の設定値

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-78 2012.09.14

12.10.4 TCNT のライトとクリアの競合

TCNT のライトサイクル中のT2 ステートでカウンタクリア信号が発生すると、TCNT へのライトは行われず に TCNT のクリアが優先されます。このタイミングを図 12.46 に示します。 Ǿ TCNT ࠬ࡟࠼ࠕ T1 T2 N H'0000 図 12.46 TCNT のライトとクリアの競合

12.10.5 TCNT のライトとカウントアップの競合

TCNT のライトサイクル中のT2 ステートでカウントアップが発生してもカウントアップされず、TCNT への ライトが優先されます。このタイミングを図12.47 に示します。 Ǿ TCNTࠢ࠶ࡠࠢ TCNT ࠬ࡟࠼ࠕ T1 T2 NM 図 12.47 TCNT のライトとカウントアップの競合

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-79 2012.09.14

12.10.6 TGR のライトとコンペアマッチの競合

TGR のライトサイクル中のT2 ステートでコンペアマッチが発生してもTGR のライトが優先され、コンペア マッチ信号は禁止されます。前回と同じ値をライトした場合でもコンペアマッチは発生しません。 このタイミングを図12.48 に示します。 Ǿ TCNTࠢ࠶ࡠࠢ TCNT ࠬ࡟࠼ࠕ T1 T2 NN + 1 TGR N M ߔ߹ࠇߐ 図 12.48 TGR のライトとコンペアマッチの競合

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-80 2012.09.14 12.10.7 バッファレジスタのライトとコンペアマッチの競合 TGR のライトサイクル中のT2 ステートでコンペアマッチが発生すると、 バッファ動作によってTGR に転送 されるデータはライト前のデータとなります。 このタイミングを図12.49 に示します。 Ǿ ࠬ࡟࠼ࠕ T1 T2 NM TGR N 図 12.49 バッファレジスタのライトとコンペアマッチの競合

12.10.8 TGR のリードとインプットキャプチャの競合

TGR のリードサイクル中のT1 ステートでインプットキャプチャ信号が発生すると、リードされるデータは インプットキャプチャ転送前のデータとなります。 このタイミングを図12.50 に示します。 ࠻࠶ࡊࡦࠗ ࠬ࡟࠼ࠕ Ǿ TGRࠬ࡟࠼ࠕ TGR T1 T2 ࠬࡃ࠲࡯࠺ M N N 図 12.50 TGR のリードとインプットキャプチャの競合

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-81 2012.09.14

12.10.9 TGR のライトとインプットキャプチャの競合

TGR のライトサイクル中のT2 ステートでインプットキャプチャ信号が発生すると、TGR へのライトは行わ れず、インプットキャプチャが優先されます。このタイミングを図 12.51 に示します。 Ǿ TCNT ࠬ࡟࠼ࠕ T1 T2 N TGR N 図 12.51 TGR のライトとインプットキャプチャの競合 12.10.10 バッファレジスタのライトとインプットキャプチャの競合 バッファレジスタのライトサイクル中のT2 ステートでインプットキャプチャ信号が発生すると、バッファ レジスタへのライトは行われず、バッファ動作が優先されます。このタイミングを図12.52 に示します。 Ǿ TCNT ࠬ࡟࠼ࠕ T1 T2 N TGR NM 図 12.52 バッファレジスタのライトとインプットキャプチャの競合

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-82 2012.09.14 12.10.11 オーバフロー／アンダフローとカウンタクリアの競合 オーバフロー／アンダフローとカウンタクリアが同時に発生すると、TSR の TCFV/TCFU フラグはセットさ れ、TCNT のクリアも行われます。 TGR のコンペアマッチをクリア要因とし、TGR に H'FFFF を設定した場合の動作タイミングを図12.53 に示 します。 Ǿ TCNTࠢ࠶ࡠࠢ TCNT H'FFFF H'0000 TGFࠣ࡜ࡈ TCFVࠣ࡜ࡈ 図 12.53 オーバフローとカウンタクリアの競合

12.10.12 TCNT のライトとオーバフロー／アンダフローの競合

TCNT のライトサイクル中のT2 ステートでカウントアップ／カウントダウンが発生し、 オーバフロー／アン ダフローが発生してもTCNT へのライトが優先され、TSR の TCFV/TCFU フラグはセットされません。 TCNT のライトとオーバフロー競合時の動作タイミングを図12.54 に示します。 Ǿ TCFVࠣ࡜ࡈ ࠬ࡟࠼ࠕ T1 T2 TCNT N M 図 12.54 TCNT のライトとオーバフローの競合

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-83 2012.09.14 12.10.13 入出力端子の兼用 本 LSI では、TCLKA 入力とTIOCC0 入出力、TCLKB 入力と TIOCD0 入出力、TCLKC 入力とTIOCB1 入出 力、TCLKD 入力と TIOCB2 入出力の端子がそれぞれ兼用になっています。 外部クロックを入力する場合には、 兼用されている端子からコンペアマッチ出力を行わないでください。 12.10.14 モジュールストップ時の割り込み 割り込みが要求された状態でモジュールストップ状態にすると、CPU の割り込み要因、DMAC または DTC の起動要因のクリアができません。事前に割り込みをディスエーブルしてからモジュールストップモードとし てください。

H8S/2427、H8S/2427R、H8S/2425 グループ 12. 16 ビットタイマパルスユニット（TPU） R01UH0311JJ0300 Rev.3.00 12-84 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-1 2012.09.14 13. プログラマブルパルスジェネレータ（PPG） プログラマブルパルスジェネレータ（PPG）は16 ビットタイマパルスユニット（TPU）をタイムベースとし てパルスを出力します。PPG は 4 ビット単位のパルス出力グループ3～0 から構成されており、これらは同時 に動作させることも、独立に動作させることもできます。PPG のブロック図を図 13.1 に示します。 13.1 特長

• 出力データ16ビット
• 4系統の出力可能
• 出力トリガ信号を選択可能
• ノンオーバラップ動作可能
• データトランスファコントローラ（DTC）、DMAコントローラ（DMAC）との連携動作可能
• 反転出力の指定可能
• モジュールストップ状態への設定可能 PO15 PO14 PO13 PO12 PO11 PO10 PO9 PO8 PO7 PO6 PO5 PO4 PO3 PO2 PO1 PO0 ޤ PMR PCR NDERH NDERL NDRH NDRL PODRH PODRL ಴ജ┵ሶ ࡊ࡯࡞ࠣ3 ಴ജ┵ሶ ࡊ࡯࡞ࠣ2 ಴ജ┵ሶ ࡊ࡯࡞ࠣ1 ಴ജ┵ሶ ࡊ࡯࡞ࠣ0 PODRH PODRL NDRH NDRL NDERH PMR NDERL PCR ㇱ 㨨 ࡃ NDRHHޔ NDRHL) (NDRLHޔ NDRLL) 図 13.1 PPG のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-2 2012.09.14 13.2 入出力端子 PPG には表 13.1 の入出力端子があります。 表 13.1 PPG の入出力端子 端子名 入出力 機 能 PO15 出力 パルス出力グループ3 のパルス出力 PO14 出力 PO13 出力 PO12 出力 PO11 出力 パルス出力グループ2 のパルス出力 PO10 出力 PO9 出力 PO8 出力 PO7 出力 パルス出力グループ1 のパルス出力 PO6 出力 PO5 出力 PO4 出力 PO3 出力 パルス出力グループ0 のパルス出力 PO2 出力 PO1 出力 PO0 出力

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-3 2012.09.14 13.3 レジスタの説明 PPG には以下のレジスタがあります。

• ネクストデータイネーブルレジスタH（NDERH）
• ネクストデータイネーブルレジスタL（NDERL）
• アウトプットデータレジスタH（PODRH）
• アウトプットデータレジスタL（PODRL）
• ネクストデータレジスタH（NDRH）
• ネクストデータレジスタL（NDRL）
• PPG 出力コントロールレジスタ（PCR）
• PPG 出力モードレジスタ（PMR） 13.3.1 ネクストデータイネーブルレジスタ H、L（NDERH、NDERL） NDERH、NDERL は、PPG によるパルス出力端子をビット単位で選択します。PPG によってパルスを出力す るためにはこのほかに対応するDDR を 1 にセットする必要があります。
• NDERH ビット ビット名 初期値 R/W 説 明 NDER15 NDER14 NDER13 NDER12 NDER11 NDER10 NDER9 NDER8 R/W R/W R/W R/W R/W R/W R/W R/W ネクストデータイネーブル15～8 1 にセットすると選択された出力トリガによってNDRH の対応するビットから PODRH へデータが転送されます。クリアされているビットはNDRH から PODRH へのデータ転送は行われません。

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-4 2012.09.14

• NDERL ビット ビット名 初期値 R/W 説 明 NDER7 NDER6 NDER5 NDER4 NDER3 NDER2 NDER1 NDER0 R/W R/W R/W R/W R/W R/W R/W R/W ネクストデータイネーブル7～0 1 にセットすると選択された出力トリガによってNDRL の対応するビットから PODRL へデータが転送されます。クリアされているビットはNDRL から PODRL へのデータ転送は行われません。 13.3.2 アウトプットデータレジスタ H、L（PODRH、PODRL） PODRH、PODRL は、パルス出力値が格納されます。NDER によりパルス出力に設定されたビットはリード 専用となり、ライトできません。
• PODRH ビット ビット名 初期値 R/W 説 明 POD15 POD14 POD13 POD12 POD11 POD10 POD9 POD8 R/W R/W R/W R/W R/W R/W R/W R/W アウトプットデータレジスタ15～8 NDERH によりパルス出力に設定されたビットはPPG 動作中、出力トリガによ ってNDRH の値がこのレジスタに転送されます。NDERH が1 にセットされて いる期間CPU からはライトできません。NDERH がクリアされている状態では パルスの初期出力値を設定することができます。
• PODRL ビット ビット名 初期値 R/W 説 明 POD7 POD6 POD5 POD4 POD3 POD2 POD1 POD0 R/W R/W R/W R/W R/W R/W R/W R/W アウトプットデータレジスタ7～0 NDERL によりパルス出力に設定されたビットはPPG 動作中、出力トリガによ ってNDRL の値がこのレジスタに転送されます。NDERL が1 にセットされて いる期間CPU からはライトできません。NDERL がクリアされている状態では パルスの初期出力値を設定することができます。

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-5 2012.09.14 13.3.3 ネクストデータレジスタ H、L（NDRH、NDRL） NDRH、NDRL は、パルス出力の次のデータを格納します。NDR のアドレスは、パルス出力グループの出力 トリガを同一に設定した場合と、異なる出力トリガを選択した場合とで異なります。 パルス出力グループ2、3 の出力トリガを同一にすると、以下のように8 ビットすべて同一アドレスにマッ ピングされ、8 ビット同時にアクセスできます。 ビット ビット名 初期値 R/W 説 明 NDR15 NDR14 NDR13 NDR12 NDR11 NDR10 NDR9 NDR8 R/W R/W R/W R/W R/W R/W R/W R/W ネクストデータレジスタタ15～8 PCR で指定した出力トリガにより、このレジスタの内容がPODRH の対応する ビットに転送されます。 パルス出力グループ2 とパルス出力グループ3 で異なる出力トリガを選択すると、以下のように上位4 ビッ トと下位4 ビットは異なるアドレスにマッピングされます。

• NDRHH * ビット ビット名 初期値 R/W 説 明 NDR15 NDR14 NDR13 NDR12 R/W R/W R/W R/W ネクストデータレジスタ15～12 PCR で指定した出力トリガにより、このレジスタの内容がPODRH の対応する ビットに転送されます。 3～0 － すべて1 － リザーブビット リードすると常に1 が読み出されます。ライトは無効です。
• NDRHL * ビット ビット名 初期値 R/W 説 明 7～4 － すべて1 － リザーブビット リードすると常に1 が読み出されます。ライトは無効です。 NDR11 NDR10 NDR9 NDR8 R/W R/W R/W R/W ネクストデータレジスタ11～8 PCR で指定した出力トリガにより、このレジスタの内容がPODRH の対応する ビットに転送されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-6 2012.09.14 パルス出力グループ0、1 の出力トリガを同一にすると、以下のように8 ビットすべて同一アドレスにマッ ピングされ、8 ビット同時にアクセスできます。 ビット ビット名 初期値 R/W 説 明 NDR7 NDR6 NDR5 NDR4 NDR3 NDR2 NDR1 NDR0 R/W R/W R/W R/W R/W R/W R/W R/W ネクストデータレジスタタ7～0 PCR で指定した出力トリガにより、このレジスタの内容がPODRL の対応する ビットに転送されます。 パルス出力グループ0 とパルス出力グループ1 で異なる出力トリガを選択すると、以下のように上位4 ビッ トと下位4 ビットは異なるアドレスにマッピングされます。

• NDRLH * ビット ビット名 初期値 R/W 説 明 NDR7 NDR6 NDR5 NDR4 R/W R/W R/W R/W ネクストデータレジスタ7～4 PCR で指定した出力トリガにより、このレジスタの内容がPODRL の対応する ビットに転送されます。 3～0 － すべて1 － リザーブビット リードすると常に1 が読み出されます。ライトは無効です。
• NDRLL* ビット ビット名 初期値 R/W 説 明 7～4 － すべて1 － リザーブビット リードすると常に1 が読み出されます。ライトは無効です。 NDR3 NDR2 NDR1 NDR0 R/W R/W R/W R/W ネクストデータレジスタ3～0 PCR で指定した出力トリガにより、このレジスタの内容がPODRL の対応する ビットに転送されます。 【注】 * PCR の設定により、パルス出力グループ2 とパルス出力グループ3 の出力トリガが同一の場合は、NDRH のアドレ スはH'FF4C となり、出力トリガが異なる場合は、グループ2 に対応するNDRH のアドレスはNDRHL（H'FF4E）、 グループ3 に対応するNDRH のアドレスはNDRHH（H'FF4C）となります。同様に、PCR の設定によりパルス出力 グループ0 とパルス出力グループ1 の出力トリガが同一の場合は、NDRL のアドレスはH'FF4D となり、出力トリガ が異なる場合は、グループ0 に対するNDRL のアドレスはNDRLL（H'FF4F）、グループ1 に対するNDRL のアド レスはNDRLH（H'FF4D）となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-7 2012.09.14

13.3.4 PPG 出力コントロールレジスタ（PCR）

PCR は、パルス出力トリガ信号をグループ単位で選択します。出力トリガの選択については「13.3.5 PPG 出力モードレジスタ（PMR）」をあわせて参照してください。 ビット ビット名 初期値 R/W 説 明 G3CMS1 G3CMS0 R/W R/W グループ3 コンペアマッチセレクト1、0 パルス出力グループ3 の出力トリガを選択します。 00：TPU チャネル0 のコンペアマッチ 01：TPU チャネル1 のコンペアマッチ 10：TPU チャネル2 のコンペアマッチ 11：TPU チャネル3 のコンペアマッチ G2CMS1 G2CMS0 R/W R/W グループ2 コンペアマッチセレクト1、0 パルス出力グループ2 の出力トリガを選択します。 00：TPU チャネル0 のコンペアマッチ 01：TPU チャネル1 のコンペアマッチ 10：TPU チャネル2 のコンペアマッチ 11：TPU チャネル3 のコンペアマッチ G1CMS1 G1CMS0 R/W R/W グループ1 コンペアマッチセレクト1、0 パルス出力グループ1 の出力トリガを選択します。 00：TPU チャネル0 のコンペアマッチ 01：TPU チャネル1 のコンペアマッチ 10：TPU チャネル2 のコンペアマッチ 11：TPU チャネル3 のコンペアマッチ G0CMS1 G0CMS0 R/W R/W グループ0 コンペアマッチセレクト1、0 パルス出力グループ0 の出力トリガを選択します。 00：TPU チャネル0 のコンペアマッチ 01：TPU チャネル1 のコンペアマッチ 10：TPU チャネル2 のコンペアマッチ 11：TPU チャネル3 のコンペアマッチ

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-8 2012.09.14

13.3.5 PPG 出力モードレジスタ（PMR）

PMR は、PPG のパルス出力モードをグループ単位で設定します。反転出力に設定するとPODRH の値が 1 のとき端子にLow レベルを、PODRH の値が 0 のとき端子にHigh レベルを出力します。また、ノンオーバラ ップ動作に設定するとPPG は、出力トリガとなるTPU のコンペアマッチA、B で出力値を更新します。詳細 は、「13.4.4 パルス出力ノンオーバラップ動作」を参照してください。 ビット ビット名 初期値 R/W 説 明

7 G3INV 1 R/W グループ3 インバート

パルス出力グループ3 を直接出力させるか反転出力させるかを選択します。 0：反転出力 1：直接出力

6 G2INV 1 R/W グループ2 インバート

パルス出力グループ2 を直接出力させるか反転出力させるかを選択します。 0：反転出力 1：直接出力

5 G1INV 1 R/W グループ1 インバート

パルス出力グループ1 を直接出力させるか反転出力させるかを選択します。 0：反転出力 1：直接出力

4 G0INV 1 R/W グループ0 インバート

パルス出力グループ0 を直接出力させるか反転出力させるかを選択します。 0：反転出力 1：直接出力

3 G3NOV 0 R/W グループ3 ノンオーバラップ

パルス出力グループ3 を通常動作させるか、ノンオーバラップ動作させるかを 選択します。 0：通常動作（選択されたTPU のコンペアマッチA で出力値を更新） 1：ノンオーバラップ動作（選択されたTPU のコンペアマッチA、B で出力 値を更新）

2 G2NOV 0 R/W グループ2 ノンオーバラップ

パルス出力グループ2 を通常動作させるか、ノンオーバラップ動作させるかを 選択します。 0：通常動作（選択されたTPU のコンペアマッチA で出力値を更新） 1：ノンオーバラップ動作（選択されたTPU のコンペアマッチA、B で出力 値を更新）

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-9 2012.09.14 ビット ビット名 初期値 R/W 説 明

1 G1NOV 0 R/W グループ1 ノンオーバラップ

パルス出力グループ1 を通常動作させるか、ノンオーバラップ動作させるかを 選択します。 0：通常動作（選択されたTPU のコンペアマッチA で出力値を更新） 1：ノンオーバラップ動作（選択されたTPU のコンペアマッチA、B で出力 値を更新）

0 G0NOV 0 R/W グループ0 ノンオーバラップ

パルス出力グループ0 を通常動作させるか、ノンオーバラップ動作させるかを 選択します。 0：通常動作（選択されたTPU のコンペアマッチA で出力値を更新） 1：ノンオーバラップ動作（選択されたTPU のコンペアマッチA、B で出力 値を更新） 13.4 動作説明 PPG 概要図を図 13.2 に示します。PPG は、P1DDR、P2DDR、NDER の対応するビットをそれぞれ1 にセッ トすることによりパルス出力状態となります。初期出力値は対応するPODR の初期設定値により決まります。 その後、PCR で指定したコンペアマッチが発生すると、対応するNDR の値がそれぞれPODR に転送されて出 力値が更新されます。次のコンペアマッチが発生するまでにNDR に出力データをライトすることにより、コ ンペアマッチのたびに最大16 ビットのデータを順次出力することができます。 ಴ജ┵ሶ ࠬࡃ࠲࡯࠺ ㅢᏱ಴ജ㧛෻ォ಴ജ C PODRQD NDER Q NDRQ D DDR 図 13.2 PPG 概要図

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-10 2012.09.14 13.4.1 出力タイミング パルス出力許可状態で指定されたコンペアマッチが発生すると、NDR の内容がPODR に転送され、出力さ れます。このタイミングを図 13.3 に示します。コンペアマッチA により、グループ2、3 で通常出力を行った 場合の例です。 TCNT NN 㧗1 Ǿ TGRA N ࠴࠶ࡑࠕࡍࡦࠦAାภ NDRH mnPODRH PO8㨪PO15 n m n 図 13.3 NDR の内容が転送・出力されるタイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-11 2012.09.14 13.4.2 通常動作のパルス出力設定手順例 パルス出力通常動作の設定手順例を図 13.4 に示します。 TGRᯏ⢻ㆬᛯ 㨇1㨉 TGRA⸳ቯ ޓ ಴ജ⸵น⸳ቯ ߩ േ૞㐿ᆎ ߩ PPG಴ജㅢᏱേ૞ No Yes TPU⸳ቯ ޔ࠻࡯ࡐ PPG⸳ቯ TPU⸳ቯ 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 㨇8㨉 㨇9㨉 㨇10㨉 ࠴࠶ࡑࠕࡍࡦࠦ TIORߢTGRA࠻࠶ࡊ࠻࠙ࠕࠍ 㧔಴ജ⑌ᱛ㧕 ޕ޿ߐߛߊߡߒ PPG⸳ ޕ޿ߐߛߊߡߒ TCRߩTPSC2㨪TPSC0࠻࠶ࡆ ߡߒ ޔߚ߹ޕ޿ߐߛߊCCLR2㨪 ޕ޿ߐߛߊߡߒ TIERߢTGIAߒ ޕ޿ߐߛߊߡDTCߪߚ߹DMAC ࠆࠃߦNDRߔ ޕߔ߹߈ߢ߽ߣߎࠆ PODRߡߒ ޕ޿ߐߛߊ DDRޔNDER࠶ࡆ߁ PCRࠆߥߣࠟ࡝࠻TPU ޕߔ NDR⸳ ޕ޿ߐߛߊߡߒ TSTRߩCSTࠍ࠻࠶ࡆ1࠶࠮ߦ ߡߒ࠻TCNTࠍ ޕ޿ߐߛߊߡߒ TGIAߣߏࠆߔ ࠍNDRߒ ޕ޿ߐߛߊߡ 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 㨇8㨉 㨇9㨉 㨇10㨉 図 13.4 パルス出力通常動作の設定手順例

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-12 2012.09.14 13.4.3 パルス出力通常動作例（5 相パルス出力例） パルス出力を使用して一定周期で5 相パルスを出力させた例を図 13.5 に示します。 TCNT୯ TCNT TGRA H'0000 NDRH 00 80 C0 40 60 20 30 10 18 08 88PODRH PO15 PO14 PO13 PO12 PO11 ࠴࠶ࡑࠕࡍࡦࠦ C080 C080 40 60 20 30 10 18 08 88 80 C0 40 図 13.5 パルス出力通常動作例（5 相パルス出力例） 1. 出力トリガとするTPUのTGRAをアウトプットコンペアレジスタに設定します。TGRAには周期を設定し、 コンペアマッチAによるカウンタクリアを選択します。また、TIERのTGIEAビットを1にセットして、コ ンペアマッチ／インプットキャプチャA（TGIA）割り込みを許可します。 2. P1DDR、NDERHにH'F8をライトし、PCRのG3CMS1、G3CMS0ビットおよびG2CMS1、G2CMS0ビットに より、1で選択したTPUのコンペアマッチに出力トリガを設定します。NDRHに出力データH'80をライトし ます。 3. TPU当該チャネルの動作を開始しコンペアマッチAが発生すると、NDRHの内容がPODRHに転送され出力 されます。TGIA割り込み処理でNDRHに次の出力データH'C0をライトします。 4. 以後、TGIA割り込みで順次H'40、H'60、H'20、H'30、H'10、H'18、H'08、H'88…をライトすることで、5 相の1－2相パ ルス出力を行うことができます。 TGIA 割り込みでDTC または DMAC を起動するように設定すれば、CPU の負荷なくパルス出力を行うこ とができます。

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-13 2012.09.14 13.4.4 パルス出力ノンオーバラップ動作 ノンオーバラップ動作時のNDR からPODR への転送は以下のようになっています。

• コンペアマッチAではNDRの内容を常にPODRへ転送します。
• コンペアマッチBではNDRの転送するビットの内容が0のときのみ転送を行います。1のときは転送を行い ません。 ノンオーバラップ時のパルス出力動作を図 13.6 に示します。 ࠴࠶ࡑࠕࡍࡦࠦA ࠴࠶ࡑࠕࡍࡦࠦB ࠬ࡞ࡄ ಴ജ┵ሶ ࠬࡃ࠲࡯࠺ ㅢᏱ಴ജ㧛෻ォ಴ജ C PODRQD NDER Q NDRQ D DDR 図 13.6 パルス出力ノンオーバラップ動作 したがって、コンペアマッチB をコンペアマッチA よりも先に発生させることにより、0 データの転送を1 データの転送に先立って行うことが可能です。 この場合、コンペアマッチB が発生した後、コンペアマッチA が発生するまで（ノンオーバラップ期間） の間、NDR の内容を変更しないようにしてください。 これは TGIA 割り込みの割り込み処理ルーチンでNDR に次のデータをライトすることによって実現できま す。また、TGIA 割り込みでDTC または DMAC を起動することもできます。ただし、このライトは次のコン ペアマッチB が発生する前に行ってください。 このタイミングを図13.7 に示します。 0/1಴ജ0಴ജ 0/1಴ജ0಴ജ NDR࠻ࠗ࡜ ⑌ᱛᦼ㑆 NDRᦼ㑆 ࠴࠶ࡑࠕࡍࡦࠦA ࠴࠶ࡑࠕࡍࡦࠦB NDR PODR NDR࠻ࠗ࡜ ⑌ᱛᦼ㑆 NDRᦼ㑆 図 13.7 ノンオーバラップ動作と NDR ライトタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-14 2012.09.14 13.4.5 ノンオーバラップ動作のパルス出力設定手順例 パルス出力ノンオーバラップ動作の設定手順例を図 13.8 に示します。 TGRᯏ⢻ㆬᛯ 㨇1㨉 TGR⸳ቯ ޓ ಴ജ⸵น⸳ቯ ߩ േ૞㐿ᆎ ߩ ࠴࠶ࡑࠕࡍࡦࠦA No Yes TPU⸳ቯ PPG⸳ቯ TPU⸳ቯ 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 㨇8㨉 㨇9㨉 㨇10㨉 㨇11㨉 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 㨇8㨉 㨇9㨉 㨇10㨉 㨇11㨉 ߡߒ ޕ޿ߐߛߊ TGRBޔࠍTGRAߦ ޕ޿ߐߛߊߡߒ TCRߩTPSC2㨪TPSC0ࡦ࠙ࠞߢ࠻࠶ࡆ ޔߚ߹ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߒ TIERߢTGIAޕ޿ߐߛߊߡߒ DTCߪߚ߹DMACࠆࠃߦNDRࠍ ޕߔ߹߈ߢ߽ߣߎࠆߔ PODRޕ޿ߐߛߊߡߒ DDRޔNDER࠻࠶ࡆ߁ ࠍ1ޕ޿ߐߛߊߡߒ࠻࠶࠮ߦ PCRࠆߥߣࠟ࡝࠻TPUࠕࡍࡦࠦߩ ޕߔ߹ߒ PMR࡯࡞ࠣ߁ ޕߔ߹ߒ NDRߒ ޕ޿ߐߛߊߡ TCNTޕ޿ߐߛߊߡߒ TGIA಴ ࠍNDRޕ޿ߐߛߊߡߒ 図 13.8 パルス出力ノンオーバラップ動作の設定手順例

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-15 2012.09.14 13.4.6 パルス出力ノンオーバラップ動作例（4 相の相補ノンオーバラップ出力例） パルス出力を使用して4 相の相補ノンオーバラップのパルスを出力させた例を図 13.9 に示します。 TCNT୯ TCNT TGRB TGRA H'0000 NDRH 95 65 59 56 95 65 00 95 05 65 41 59 50 56 14 95 05 65PODRH PO15 PO14 PO13 PO12 PO11 PO10 PO9 PO8 ࡦࡁ ᦼ㑆 図 13.9 パルス出力ノンオーバラップ動作例（4 相の相補ノンオーバラップ出力）

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-16 2012.09.14 1. 出力トリガとするTPUのTGRA、TGRBをアウトプットコンペアレジスタに設定します。TGRBには周期、 TGRAにはノンオーバラップ期間を設定し、コンペアマッチBによるカウンタクリアを選択します。また、 TIERのTGIEAビットを1にセットして、TGIA割り込みを許可します。 2. P1DDR、NDERHにH'FFをライトし、PCRのG3CMS1、G3CMS0ビットおよびG2CMS1、G2CMS0ビットに より、1で選択したTPUのコンペアマッチに出力トリガを設定します。 PMR の G3NOV、G2NOV ビットをそれぞれ1 にセットして、ノンオーバラップ動作を設定します。 NDRH に出力データH'95 をライトします。 3. TPU当該チャネルの動作を開始すると、TGRBのコンペアマッチで1出力→0出力の変化、TGRAのコンペア マッチで0出力→1出力の変化を行います（0出力→1出力の変化はTGRAの設定値分遅延することになりま す）。 TGIA 割り込み処理でNDRH に次の出力データH'65 をライトします。 4. 以後、TGIA割り込みで順次H'59、H'56、H' 95 …をライトすることで、4相の相補ノンオーバラップ出力を 発生することができます。 TGIA 割り込みでDTC または DMAC を起動するように設定すれば、CPU の負荷なくパルス出力を行うこ とができます。

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-17 2012.09.14 13.4.7 パルス反転出力 PMR の G3INV、G2INV、G1INV および G0INV を0 に設定すると、PODR の内容に対する反転値を端子出 力することができます。 図 13.9 の設定で、さらにG3INV、G2INV を 0 にしたときの端子出力の様子を図13.10 に示します。 TCNT୯ TCNT TGRB TGRA H'0000 NDRH 95 65 59 56 95 65 00 95 05 65 41 59 50 56 14 95 05 65PODRL PO15 PO14 PO13 PO12 PO11 PO10 PO9 PO8 図 13.10 パルス反転出力例

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-18 2012.09.14 13.4.8 インプットキャプチャによるパルス出力 パルス出力は、TPU のコンペアマッチだけでなく、インプットキャプチャによっても可能です。PCR によ って選択されたTPU の TGRA がインプットキャプチャレジスタとして機能しているとき、インプットキャプ チャ信号によりパルス出力を行います。 このタイミングを図13.11 に示します。 Ǿ N MN TIOC┵ሶ ࠻࠶ࡊࡦࠗ NDR PODR MNPO 図 13.11 インプットキャプチャによるパルス出力例

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-19 2012.09.14 13.5 使用上の注意事項 13.5.1 モジュールストップ機能の設定 モジュールストップコントロールレジスタにより、PPG の動作禁止／許可を設定することが可能です。初期 値では、PPG の動作は停止します。モジュールストップ状態を解除することにより、レジスタのアクセスが可 能になります。詳細は、｢第25 章 低消費電力状態｣ を参照してください。 13.5.2 パルス出力端子の動作 PO0～PO15 は TPU などの他の周辺機能の端子と兼用になっています。これらの端子は、他の周辺機能が出 力許可状態になっているときには、パルス出力を行うことができません。ただし、NDR からPODR への転送 は、端子の状態にかかわらず常に行うことが可能です。 端子機能の変更は、出力トリガが発生しない状態で行ってください。

H8S/2427、H8S/2427R、H8S/2425 グループ 13. プログラマブルパルスジェネレータ（PPG ） R01UH0311JJ0300 Rev.3.00 13-20 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-1 2012.09.14 14. 8 ビットタイマ（TMR） 本 LSI は、8 ビットのカウンタをベースにした2 チャネルの8 ビットタイマを内蔵しています。外部のイベ ントのカウントが可能なほか、2 本のレジスタとのコンペアマッチ信号により、カウンタのリセット、割り込 み要求、任意のデューティ比のパルス出力など、多機能タイマとして種々の応用が可能です。 14.1 特長

• 7種類のクロックを選択可能 6 種類の内部クロック（φ/2、φ/8、φ/32、φ/64、φ/1024、φ/8192）と外部クロックのうちから選択で きます。
• カウンタのクリア指定が可能 コンペアマッチA、コンペアマッチB、または外部リセット信号（立ち上がりエッジ、立ち上がり／立ち 下がり両エッジ、立ち下がりエッジ、ローレベル、ハイレベル）のうちから選択できます。
• 2つのコンペアマッチ信号の組み合わせでタイマ出力を制御 独立に動作可能な2 つのコンペアマッチ信号の組み合わせによって、任意のデューティのパルス出力や PWM 出力など種々の応用が可能です。
• 2チャネルのカスケード接続が可能（TMR_0、TMR_1） TMR_0 を上位、TMR_1 を下位とする16 ビットタイマとして動作可能です （16ビットカウントモード） 。 TMR_1 は TMR_0 のコンペアマッチをカウント可能です（コンペアマッチカウントモード）。
• 複数の割り込み要因 コンペアマッチA、コンペアマッチB、オーバフローの3 種類があります。
• A/D変換器の変換開始トリガを生成可能

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-2 2012.09.14 8 ビットタイマ（TMR_0、TMR_1）のブロック図を図14.1 に示します。 ࠢ࠶ࡠࠢ Ǿ㧛2 Ǿ㧛8 Ǿ㧛32 Ǿ㧛64 Ǿ㧛1024 Ǿ㧛8192 ࠴࠶ࡑࠕࡍࡦࠦA1 ࠴࠶ࡑࠕࡍࡦࠦA0 CMIA0 CMIB0 OVI0 CMIA1 CMIB1 OVI1 TMO0 TMRI0 TCORA_0 ᲧセེA_0 ᲧセེB_0 TCORB_0 TCSR_0 TCR_0 TCORA_1 ᲧセེA_1 TCNT_1 ᲧセེB_1 TCORB_1 TCSR_1 TCR_1 TMCI0 TMCI1 TCNT_0 ࡯ࡠࡈࡃ࡯ࠝ1 ࡯ࡠࡈࡃ࡯ࠝ0 ࠴࠶ࡑࠕࡍࡦࠦB1 ࠴࠶ࡑࠕࡍࡦࠦB0 TMO1 TMRI1 ࡞࡯ࡠ࠻ࡦࠦ ࠢ࠶ࠫࡠ ࡞ࡀࡖ࠴1ޓ 㧔TMR_1㧕 A/Dᄌ឵㐿ᆎ ⷐ᳞ାภ TCCR_0 TCCR_1 ࡞ࡀࡖ࠴0ޓ 㧔TMR_0㧕 ޤ TCORA_0 TCNT_0 TCORB_0 TCSR_0 TCR_0 TCCR_0 TCORA_1 TCNT_1 TCORB_1 TCSR_1 TCR_1 TCCR_1 図 14.1 入出力端子

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-3 2012.09.14 TMR の端子構成を表 14.1 に示します。 表 14.1 端子構成 チャネル 名称 略称 入出力 機能 0 タイマ出力端子 TMO0 出力 コンペアマッチ出力 タイマクロック入力端子 TMCI0 入力 カウンタ外部クロック入力 タイマリセット入力端子 TMRI0 入力 カウンタ外部リセット入力 1 タイマ出力端子 TMO1 出力 コンペアマッチ出力 タイマクロック入力端子 TMCI1 入力 カウンタ外部クロック入力 タイマリセット入力端子 TMRI1 入力 カウンタ外部リセット入力 14.2 レジスタの説明 TMR には以下のレジスタがあります。モジュールストップコントロールレジスタについては「25.1.2 モ ジ ュールストップコントロールレジスタH、L（MSTPCRH、MSTPCRL）」を参照してください。

• タイムコンスタントレジスタA_0（TCORA_0）
• タイムコンスタントレジスタB_0（TCORB_0）
• タイマコントロール／ステータスレジスタ_0（TCSR_0）
• タイマカウンタコントロールレジスタ_0（TCCR_0）
• タイムコンスタントレジスタA_1（TCORA_1）
• タイムコンスタントレジスタB_1（TCORB_1）
• タイマコントロール／ステータスレジスタ_1（TCSR_1）
• タイマカ ウンタコントロールレジスタ_1（TCCR_1）

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-4 2012.09.14 14.2.1 タイマカウンタ（TCNT） TCNT は 8 ビットのアップカウンタです。TCNT_0、TCNT_1 を 16 ビットレジスタとしてワードアクセスす ることも可能です。クロックは、TCR の CKS2～CKS0 ビットにより選択します。TCNT は、外部リセット入 力信号またはコンペアマッチA 信号、コンペアマッチB 信号によりクリアすることができます。いずれの信 号でクリアするかは、TCR の CCLR1、CCLR0 ビットにより選択します。また、TCNT がオーバフロー（H'FF →H'00）すると、TCSR のOVF が 1 にセットされます。TCNT の初期値はH'00 です。 14.2.2 タイムコンスタントレジスタ A（TCORA） TCORA は 8 ビットのリード／ライト可能なレジスタです。TCORA_0、TCORA_1 を 16 ビットレジスタとし てワードアクセスすることも可能です。TCORA の値は TCNT と常に比較され、一致するとTCSR の CMFA が 1 にセットされます。 ただし、TCORA へのライトサイクルのT2 ステートでの比較は禁止されています。 また、 この一致信号（コンペアマッチA）とTCSR の OS1、OS0 ビットの設定により、TMO 端子からのタイマ出力 を制御することができます。TCORA の初期値はH'FF です。 14.2.3 タイムコンスタントレジスタ B（TCORB） TCORB は 8 ビットのリード／ライト可能なレジスタです。TCORB_0、TCORB_1 を 16 ビットレジスタとし てワードアクセスすることも可能です。TCORB の値は TCNT と常に比較され、一致するとTCSR の CMFB が 1 にセットされます。 ただし、TCOBR へのライトサイクルのT2 ステートでの比較は禁止されています。 また、 この一致信号（コンペアマッチB）と TCSR の OS3、OS2 ビットの設定により、TMO 端子からのタイマ出力 を制御することができます。TCORB の初期値はH'FF です。

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-5 2012.09.14 14.2.4 タイマコントロールレジスタ（TCR） TCR は TCNT の入力クロックの選択、TCNT のクリア条件指定、各割り込み要求の制御を行います。 ビット ビット名 初期値 R/W 説 明

7 CMIEB 0 R/W コンペアマッチインタラプトイネーブルB

TCSR のCMFB が1 にセットされたとき、CMFB による割り込み要求（CMIB） の許可または禁止を選択します。 0：CMFB による割り込み要求（CMIB）を禁止 1：CMFB による割り込み要求（CMIB）を許可

6 CMIEA 0 R/W コンペアマッチインタラプトイネーブルA

TCSR のCMFA が1 にセットされたとき、CMFA による割り込み要求（CMIA） の許可または禁止を選択します。 0：CMFA による割り込み要求（CMIA）を禁止 1：CMFA による割り込み要求（CMIA）を許可

5 OVIE 0 R/W タイマオーバフローインタラプトイネーブル

TCSR のOVF が1 にセットされたとき、OVF による割り込み要求（OVI）の許 可または禁止を選択します。 0：OVF による割り込み要求（OVI）を禁止 1：OVF による割り込み要求（OVI）を許可 CCLR1 CCLR0 R/W R/W カウンタクリア1、0 CCLR1、CCLR0 はTCCR のTMRIS ビットと組み合わせて、TCNT のクリア条 件を指定します。表14.2 を参照してください。 CKS2 CKS1 CKS0 R/W R/W R/W クロックセレクト2～0 CKS2～CKS0 ビットはTCCR のICKS1、ICKS0 ビットと組み合わせてTCNT に入力するクロックとカウント条件を選択します。 表14.3 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-6 2012.09.14 14.2.5 タイマカウンタコントロールレジスタ（TCCR） TCCR は TCNT の内部クロックの選択、外部リセット入力の制御を行います。 ビット ビット名 初期値 R/W 説 明 7～4 ― すべて0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

3 TMRIS 0 R/W タイマリセット入力セレクト

TMRIS は、TCR のCCLR1、CCLR0 ビットと組み合わせて、外部リセット入力 を選択します。表14.2 を参照してください 2 ― 0 R リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 ICKS1 ICKS0 R/W R/W インターナルクロックセレクト1、0 ICKS1、ICKS0 ビットはTCR のCKS2～CKS0 ビットと組み合わせて内部クロ ックを選択します。表14.3 を参照してください。 表 14.2 TCNT に入力するリセットとクリア条件 TCR TCCR ビット1 ビット0 ビット3 CCLR1 CCLR0 TMRIS 説 明 0 0 0 クリアを禁止 0 1 0 コンペアマッチA によりクリア 1 0 0 コンペアマッチB によりクリア 1 1 0 外部リセット入力の立ち上がりエッジによりクリア 0 0 1 外部リセット入力の立ち上がり／立ち下がり両エッジによりクリア 0 1 1 外部リセット入力の立ち下がりエッジによりクリア 1 0 1 外部リセット入力のロウレベルによりクリア 1 1 1 外部リセット入力のハイレベルによりクリア

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-7 2012.09.14 表 14.3 TCNT に入力するクロックとカウント条件 チャネル TCR TCCR 説 明 ビット2 ビット1 ビット0 ビット1 ビット0 CKS2 CKS1 CKS0 ICKS1 ICKS0 TMR_0 0 0 0 － － クロック入力を禁止 0 0 1 0 0 内部クロックφ/8 立ち上がりエッジでカウント 0 1 内部クロックφ/2 立ち上がりエッジでカウント 1 0 内部クロックφ/8 立ち下がりエッジでカウント 1 1 内部クロックφ/2 立ち下がりエッジでカウント 0 1 0 0 0 内部クロックφ/64 立ち上がりエッジでカウント 0 1 内部クロックφ/32 立ち上がりエッジでカウント 1 0 内部クロックφ/64 立ち下がりエッジでカウント 1 1 内部クロックφ/32 立ち下がりエッジでカウント 0 1 1 0 0 内部クロックφ/8192 立ち上がりエッジでカウント 0 1 内部クロックφ/1024 立ち上がりエッジでカウント 1 0 内部クロックφ/8192 立ち下がりエッジでカウント 1 1 内部クロックφ/1024 立ち下がりエッジでカウント 1 0 0 － － TCNT_1 のオーバフロー信号でカウント* TMR_1 0 0 0 － － クロック入力を禁止 0 0 1 0 0 内部クロックφ/8 立ち上がりエッジでカウント 0 1 内部クロックφ/2 立ち上がりエッジでカウント 1 0 内部クロックφ/8 立ち下がりエッジでカウント 1 1 内部クロックφ/2 立ち下がりエッジでカウント 0 1 0 0 0 内部クロックφ/64 立ち上がりエッジでカウント 0 1 内部クロックφ/32 立ち上がりエッジでカウント 1 0 内部クロックφ/64 立ち下がりエッジでカウント 1 1 内部クロックφ/32 立ち下がりエッジでカウント 0 1 1 0 0 内部クロックφ/8192 立ち上がりエッジでカウント 0 1 内部クロックφ/1024 立ち上がりエッジでカウント 1 0 内部クロックφ/8192 立ち下がりエッジでカウント 1 1 内部クロックφ/1024 立ち下がりエッジでカウント 1 0 0 － － TCNT_0 のコンペアマッチA でカウント* 共通 1 0 1 － － 外部クロックの立ち上がりエッジでカウント 1 1 0 － － 外部クロックの立ち下がりエッジでカウント 1 1 1 － － 外部クロックの立ち上がり／立ち下がり両エッジでカ ウント 【注】 * TMR_0 のクロック入力をTCNT_1 のオーバフロー信号とし、TMR_1 のクロック入力をTCNT_0 のコンペアマッチ 信号とするとカウントアップクロックが発生しません。この設定は行わないでください。

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-8 2012.09.14 14.2.6 タイマコントロール／ステータスレジスタ（TCSR） TCSR はステータスフラグの表示およびコンペアマッチによる出力制御を行います。

• TCSR_0 ビット ビット名 初期値 R/W 説 明

7 CMFB 0 R/(W) * コンペアマッチフラグB

［セット条件］ TCNT の値とTCORB の値が一致したとき ［クリア条件］ CMFB＝1 の状態でCMFB をリードした後、CMFB に0 をライトしたとき CMIB 割り込みにより、DTC が起動され、DTC のMRB のDISEL ビットが0 のとき

6 CMFA 0 R/(W) * コンペアマッチフラグA

［セット条件］ TCNT の値とTCORA の値が一致したとき ［クリア条件］ CMFA＝1 の状態でCMFA をリードした後、CMFA に0 をライトしたとき CMIA 割り込みにより、DTC が起動され、DTC のMRB のDISEL ビットが0 のとき

5 OVF 0 R/(W) * タイマオーバフローフラグ

［セット条件］ TCNT の値がH'FF からH'00 にオーバフローしたとき ［クリア条件］ OVF＝1 の状態でOVF をリードした後、OVF に0 をライトしたとき

4 ADTE 0 R/W A/D トリガイネーブル

コンペアマッチA によるA/D 変換開始要求の許可または禁止を選択します。 0：コンペアマッチA によるA/D 変換開始要求を禁止 1：コンペアマッチA によるA/D 変換開始要求を許可 OS3 OS2 R/W R/W アウトプットセレクト3、2 TCORB とTCNT のコンペアマッチB によるTMO 端子の出力方法を選択します。 00：変化しない 01：0 出力 10：1 出力 11：反転出力（トグル出力） OS1 OS0 R/W R/W アウトプットセレクト1、0 TCORA とTCNT のコンペアマッチA によるTMO 端子の出力方法を選択します。 00：変化しない 01：0 出力 10：1 出力 11：反転出力（トグル出力） 【注】 * フラグをクリアするための0 ライトのみ可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-9 2012.09.14

• TCSR_1 ビット ビット名 初期値 R/W 説 明

［セット条件］ TCNT の値とTCORB の値が一致したとき ［クリア条件］ CMFB＝1 の状態でCMFB をリードした後、CMFB に0 をライトしたとき CMIB 割り込みにより、DTC が起動され、DTC のMRB のDISEL ビットが0 のとき ［セット条件］ TCNT の値とTCORA の値が一致したとき ［クリア条件］ CMFA＝1 の状態でCMFA をリードした後、CMFA に0 をライトしたとき CMIA 割り込みにより、DTC が起動され、DTC のMRB のDISEL ビットが0 のとき ［セット条件］ TCNT の値がH'FF からH'00 にオーバフローしたとき ［クリア条件］ OVF＝1 の状態でOVF をリードした後、OVF に0 をライトしたとき 4 ― 1 R リザーブビット リードすると常に1 が読み出されます。ライトは無効です。 OS3 OS2 R/W R/W アウトプットセレクト3、2 TCORB とTCNT のコンペアマッチB によるTMO 端子の出力方法を選択します。 00：変化しない 01：0 出力 10：1 出力 11：反転出力（トグル出力） OS1 OS0 R/W R/W アウトプットセレクト1、0 TCORA とTCNT のコンペアマッチA によるTMO 端子の出力方法を選択します。 00：変化しない 01：0 出力 10：1 出力 11：反転出力（トグル出力） 【注】 * フラグをクリアするための0 ライトのみ可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-10 2012.09.14 14.3 動作説明 14.3.1 パルス出力 任意のデューティパルスを出力させる例を図14.2 に示します。 1. TCORAのコンペアマッチによりTCNTがクリアされるようにTCRのCCLR1ビットを0にクリア、CCLR0ビ ットを1にセットします。 2. TCORAのコンペアマッチにより1出力、TCORBのコンペアマッチにより0出力になるようにTCSRのOS3～ OS0ビットをB'0110に設定します。 以上の設定により周期がTCORA、パルス幅がTCORB の波形をソフトウェアの介在なしに出力できます。 TCNT TCORA TCORB H'00 TMO 図 14.2 パルス出力例

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-11 2012.09.14 14.3.2 リセット入力 TMRI 入力に対する任意の遅延時間のパルスを出力させる例を図 14.3 に示します。 1. TMRI入力のハイレベルでTCNTがクリアされるように、TCRのCCLR0ビットを1にセットし、TCCRの TMRISビットを1にセットします。 2. TCORAのコンペアマッチにより1出力、TCORBのコンペアマッチにより0出力になるようにTCSRのOS3～ OS0ビットをB'0110に設定します。 以上の設定によりTMRI 入力からの遅延がTCORA、 パルス幅が （TCORB-TCORA） の波形を出力できます。 TCORB TCORA H'00 TMRI TMO TCNT 図 14.3 リセット入力例

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-12 2012.09.14 14.4 動作タイミング

14.4.1 TCNT のカウントタイミング

内部クロック動作の場合のTCNT のカウントタイミングを図 14.4 に示します。また、外部クロック動作の 場合の TCNT のカウントタイミングを図 14.5 に示します。なお外部クロックのパルス幅は、単エッジの場合 は 1.5 ステート以上、両エッジの場合は2.5 ステート以上必要です。これ以下のパルス幅では正しく動作しま せんので注意してください。 Ǿ ࠢ࠶ࡠࠢ TCNT౉ജ ࠢ࠶ࡠࠢ TCNT N㧙1N N㧗1 図 14.4 内部クロック動作時のカウントタイミング Ǿ ࠢ࠶ࡠࠢ ౉ജ┵ሶ TCNT౉ജ ࠢ࠶ࡠࠢ TCNT N㧙1N N㧗1 図 14.5 外部クロック動作時のカウントタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-13 2012.09.14 14.4.2 コンペアマッチ時の CMFA、CMFB フラグのセットタイミング TCSR の CMFA、CMFB フラグは、TCOR と TCNT の値が一致したとき出力されるコンペアマッチ信号によ り 1 にセットされます。コンペアマッチ信号は、一致した最後のステート（TCNTが一致したカウント値を更 新するタイミング）で発生します。したがって、TCNT と TCOR の値が一致した後、TCNT 入力クロックが発 生するまでコンペアマッチ信号は発生しません。CMF フラグのセットタイミングを図14.6 に示します。 Ǿ TCNT N N㧗1 TCOR N CMF 図 14.6 コンペアマッチ時の CMF フラグのセットタイミング 14.4.3 コンペアマッチ時のタイマ出力タイミング コンペアマッチ信号が発生したとき、TCSR の OS3～OS0 ビットで設定される出力値がタイマ出力端子に出 力されます。コンペアマッチA 信号によるトグル出力の場合のタイマ出力タイミングを図 14.7 に示します。 Ǿ ࠴࠶ࡑࠕࡍࡦࠦA ಴ജ┵ሶ 図 14.7 コンペアマッチ A 信号によるトグル出力のタイマ出力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-14 2012.09.14 14.4.4 コンペアマッチによるカウンタクリアタイミング TCNT は、TCR の CCLR1、CCLR0 ビット、TCCR の TMRIS ビットの選択によりコンペアマッチA または コンペアマッチB でクリアされます。 コンペアマッチによるカウンタクリアタイミングを図14.8 に示します。 Ǿ N H'00 TCNT 図 14.8 コンペアマッチによるカウンタクリアタイミング

14.4.5 TCNT の外部リセットタイミング

TCNT は、TCR の CCLR1、CCLR0 ビット、TCCR の TMRIS ビットの選択により外部リセット入力の立ち上 がり立ち下がりエッジまたはロウ／ハイレベルでクリアされます。 クリアまでのパルス幅は単エッジの場合は 1.5 ステート以上、 両エッジの場合は2.5 ステート以上必要となります。 外部リセット入力によるクリアタイミ ングを図 14.9 に示します。 Ǿ ࠻࠶࠮࡝ ౉ജ┵ሶ TCNT N H'00N㧙1 図 14.9 外部リセット入力によるクリアタイミング 14.4.6 オーバフローフラグ（OVF）のセットタイミング TCSR の OVF は、TCNT がオーバフロー（H'FF→H'00）したとき出力されるオーバフロー信号により1 にセ ットされます。OVF フラグのセットタイミングを図 14.10 に示します。 Ǿ OVF TCNT H'FF H'00 図 14.10 OVF フラグのセットタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-15 2012.09.14 14.5 カスケード接続時の動作 TCR_0、TCR_1 のいずれか一方のCKS2～CKS0 ビットをB'100 に設定すると、2 チャネルの8 ビットタイマ はカスケード接続されます。この場合、1 本の 16 ビットタイマとして使用する16 ビットカウントモードか、 またはチャネル0 の8 ビットタイマのコンペアマッチをチャネル1 のタイマでカウントするコンペアマッチカ ウントモードにすることができます。 14.5.1 16 ビットカウントモード TCR_0 の CKS2～CKS0 ビットがB'100 のとき、タイマはチャネル0 を上位8 ビット、チャネル1 を下位8 ビットとする1 チャネルの16 ビットタイマとして動作します。 (1) コンペアマッチフラグのセット

• TCSR_0のCMFフラグは、16ビットのコンペアマッチが発生したとき1にセットされます。
• TCSR_1のCMFフラグは、下位8ビットのコンペアマッチが発生したとき1にセットされます。 (2) カウンタクリア指定
• TCR_0のCCLR1、CCLR0ビットでコンペアマッチによるカウンタクリアを設定した場合、16ビットのコン ペアマッチが発生したとき16ビットカウンタ （TCNT_0、TCNT_1の両方） がクリアされます。 また、TMRI0 端子によるカウンタクリアを設定した場合も、16ビットカウンタ（TCNT_0、TCNT_1の両方）がクリアさ れます。
• TCR_1のCCLR1、CCLR0ビットの設定は無効になります。下位8ビットのみのカウンタクリアはできませ (3) 端子出力
• TCSR_0のOS3～OS0ビットによるTMO0端子の出力制御は16ビットのコンペアマッチ条件に従います。
• TCSR_1のOS3～OS0ビットによるTMO1端子の出力制御は下位8ビットのコンペアマッチ条件に従います。 14.5.2 コンペアマッチカウントモード TCR_1 の CKS2～CKS0 ビットがB'100 のとき、TCNT_1 はチャネル0 のコンペアマッチA をカウントしま す。チャネル0、1 の制御はそれぞれ独立に行われます。CMF フラグのセット、割り込みの発生、TMO 端子 の出力、カウンタクリアなどは各チャネルの設定に従います。

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-16 2012.09.14 14.6 割り込み要因 14.6.1 割り込み要因とDTC 起動 8 ビットタイマTMR_0、TMR_1 の割り込み要因は、CMIA、CMIB、OVI の 3 種類があります。表 14.4 に各 割り込み要因と優先順位を示します。各割り込み要因は、TCR または TCSR の各割り込みイネーブルビットに より許可または禁止が設定され、それぞれ独立に割り込みコントローラに送られます。また、CMIA、CMIB 割り込みによりDTC を起動することができます。 表 14.4 8 ビットタイマTMR_0、TMR_1 の割り込み要因 名称 割り込み要因 割り込みフラグ DTC の起動 優先順位 CMIA0 TCORA_0 のコンペアマッチ CMFA 可 高 CMIB0 TCORB_0 のコンペアマッチ CMFB 可 OVI0 TCNT_0 のオーバフロー OVF 不可 低 CMIA1 TCORA_1 のコンペアマッチ CMFA 可 高 CMIB1 TCORB_1 のコンペアマッチ CMFB 可 OVI1 TCNT_1 のオーバフロー OVF 不可 低

14.6.2 A/D 変換器の起動

TMR_0 のコンペアマッチA により、A/D 変換器を起動することができます。TMR_0 のコンペアマッチA の 発生によりTCSR_0 の CMFA フラグが1 にセットされたとき、ADTE ビットが1 にセットされていれば、A/D 変換器に対してA/D 変換の開始を要求します。このときA/D 変換器で、8 ビットタイマの変換トリガが選択さ れていれば、A/D 変換が開始されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-17 2012.09.14 14.7 使用上の注意事項

14.7.1 TCNT のライトとカウンタクリアの競合

図 14.11 のようにTCNT のライトサイクル中のT2 ステートでカウンタクリアが発生すると、カウンタへの ライトは行われずクリアが優先されます。 Ǿ TCNT N H'00 T1 T2 図 14.11 TCNT のライトとクリアの競合

14.7.2 TCNT のライトとカウントアップの競合

図 14.12 のようにTCNT のライトサイクル中のT2 ステートでカウントアップが発生しても、カウントアッ プされずカウンタライトが優先されます。 Ǿ TCNTࠢ࠶ࡠࠢ TCNT N M T1 T2 図 14.12 TCNT のライトとカウントアップの競合

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-18 2012.09.14

14.7.3 TCOR のライトとコンペアマッチの競合

図 14.13 のようにTCOR のライトサイクル中のT2 ステートでコンペアマッチが発生しても、TCOR のライ トが優先されコンペアマッチ信号は禁止されます。 Ǿ TCNT TCOR N M T1 T2 NN 㧗1 ߔ߹ࠇߐ 図 14.13 TCOR のライトとコンペアマッチの競合 14.7.4 コンペアマッチ A、B の競合 コンペアマッチA、コンペアマッチB が同時に発生すると、コンペアマッチA に対して設定されている出 力状態と、コンペアマッチB に対して設定されている出力状態のうち、表 14.5 に示すタイマ出力の優先順位 に従って動作します。 表 14.5 タイマ出力の優先順位 出力設定 優先順位 トグル出力 高 1 出力 0 出力 変化しない 低

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-19 2012.09.14 14.7.5 内部クロックの切り替えと TCNT の動作 内部クロックを切り替えるタイミングによっては、TCNT がカウントアップされてしまう場合があります。 内部クロックの切り替えタイミング（CKS1、CKS0、ICKS1、ICKS0 ビットの書き換え）とTCNT 動作の関係 を表 14.6 に示します。 内部クロックからTCNT クロックを生成する場合、 内部クロックの立ち上がりエッジまたは立ち下がりエッ ジで検出しています。そのため、たとえば立ち下がりエッジを選択している場合、表 14.6 の No.3 のように、 High→Low レベルになるようなクロックの切り替えを行うと、 切り替えタイミングを立ち下がりエッジとみな して TCNT クロックが発生し、TCNT がカウントアップされてしまいます。立ち上がりエッジを選択している 場合も同様です。 また、内部クロックの立ち上がりエッジと立ち下がりエッジを切り替えるとき、および内部クロックと外部 クロックを切り替えるときも、TCNT がカウントアップされることがあります。 表 14.6 内部クロックの切り替えと TCNT の動作 No CKS1 、CKS0 ビット、 ICKS1、ICKS0 ビット 書き換えタイミング TCNT クロックの動作

1 Low →Low レベル*1

の切り替え ߩ ࠢ࠶ࡠࠢ ߩ ࠢ࠶ࡠࠢ TCNT ࠢ࠶ࡠࠢ TCNT CKS߃ NN 㧗1

2 Low →High レベル*2

の切り替え ߩ ࠢ࠶ࡠࠢ ߩ ࠢ࠶ࡠࠢ TCNT ࠢ࠶ࡠࠢ TCNT CKS߃ N N㧗1 N㧗2

H8S/2427、H8S/2427R、H8S/2425 グループ 14. 8 ビットタイマ（TMR） R01UH0311JJ0300 Rev.3.00 14-20 2012.09.14 No CKS1 、CKS0 ビットビット、 ICKS1、ICKS0 書き換えタイミング TCNT クロックの動作

3 High→Low レベル*3

の切り替え ߩ ࠢ࠶ࡠࠢ ߩ ࠢ࠶ࡠࠢ TCNT ࠢ࠶ࡠࠢ TCNT CKS߃ N N㧗1 N㧗2

4 High→ High レベル

の切り替え ߩ ࠢ࠶ࡠࠢ ߩ ࠢ࠶ࡠࠢ TCNT ࠢ࠶ࡠࠢ TCNT CKS߃ N N㧗1 N㧗2 【注】 *1 Low レベル→停止、および停止→Low レベルの場合を含みます。 *2 停止→High レベルの場合を含みます。 *3 High レベル→停止を含みます。 *4 切り替えのタイミングを立ち下がりエッジとみなすために発生し、TCNT はカウントアップされてしまいます。 14.7.6 カスケード接続時のモード設定 16 ビットカウンタモードとコンペアマッチカウントモードを同時に設定した場合、TCNT_0、TCNT_1 の入 力クロックが発生しなくなるためカウンタが停止して動作しません。この設定は行わないでください。 14.7.7 モジュールストップの設定 モジュールストップコントロールレジスタにより、TMR の動作禁止／許可を設定することが可能です。初 期値では、TMR の動作は停止します。モジュールストップ状態を解除することにより、レジスタのアクセス が可能になります。詳細は、「第25 章 低消費電力状態」を参照してください。 14.7.8 モジュールストップ状態時の割り込み 割り込みが要求された状態でモジュールストップ状態にすると、CPU の割り込み要因、またはDTC、DMAC の起動要因のクリアができません。事前に割り込みをディスエーブルにするなどしてから、モジュールストッ プ状態にしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 15. ウォッチドッグタイマ（WDT ） R01UH0311JJ0300 Rev.3.00 15-1 2012.09.14 15. ウォッチドッグタイマ（WDT） ウォッチドッグタイマ（WDT）は 8 ビットのタイマで、システムの暴走などによりカウンタの値が書き換 えられずにオーバフローすると外部にオーバフロー信号（WDTOVF）を出力します。同時に、本LSI 内部を リセットすることができます。 ウォッチドッグタイマとして使用しない場合は、インターバルタイマとして使用することもできます。イン ターバルタイマとして使用する場合は、 カウンタがオーバフローするごとにインターバルタイマ割り込みを発 生します。WDT のブロック図を図 15.1 に示します。 15.1 特長

• 8種類のカウンタ入力クロックを選択可能
• ウォッチドッグタイマモードとインターバルタイマモードを切り替え可能 ウォッチドッグタイマモード
• カウンタがオーバフローすると、外部にWDTOVF信号を出力、このとき同時に本LSI内部をリセットする かしないかを選択可能 インターバルタイマモード
• カウンタがオーバフローすると、インターバルタイマ割り込み（WOVI）を発生

H8S/2427、H8S/2427R、H8S/2425 グループ 15. ウォッチドッグタイマ（WDT ） R01UH0311JJ0300 Rev.3.00 15-2 2012.09.14 ࡯ࡠࡈࡃ࡯ࠝ ߺ ࡞࡯ࡠ࠻ࡦࠦWOVI ⷐ᳞ାภ㧕 ାภ* WDTOVF࠻࠶࠮࡝ ࡞࡯ࡠ࠻ࡦࠦ RSTCSR TCNT TCSR Ǿ㧛2 Ǿ㧛64 Ǿ㧛128 Ǿ㧛512 Ǿ㧛2048 Ǿ㧛8192 Ǿ㧛32768 Ǿ㧛131072 ࠢ࠶ࡠࠢ TCSR TCNT RSTCSR ޕߔ߹߈ߢ߇ߣߎࠆߖߐ WDT ޤ 図 15.1 WDT のブロック図 15.2 入出力端子 WDT の端子構成を表 15.1 に示します。 表 15.1 端子構成 名 称 記号 入出力 機 能 ウォッチドッグタイマオーバフロー WDTOVF 出力 ウォッチドッグタイマモード時のカウンタ オーバフロー信号出力 15.3 レジスタの説明 WDT には、以下のレジスタがあります。TCNT、TCSR、RSTCSR は容易に書き換えられないように、ライ ト方法が一般のレジスタと異なっています。詳細は、｢15.6.1 レジスタアクセス時の注意｣ を参照してくださ

• タイマカウンタ（TCNT）
• タイマコントロール／ステータスレジスタ（TCSR）
• リセットコントロール／ステータスレジスタ（RSTCSR） 15.3.1 タイマカウンタ（TCNT） TCNT は、リード／ライト可能な8 ビットのアップカウンタです。TCNT は、タイマコントロール/ステータ スレジスタ（TCSR）の TME ビットが０のとき、H'00 に初期化されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 15. ウォッチドッグタイマ（WDT ） R01UH0311JJ0300 Rev.3.00 15-3 2012.09.14 15.3.2 タイマコントロール／ステータスレジスタ（TCSR） TCSR は、TCNT に入力するクロック、モードの選択などを行います。 ビット ビット名 初期値 R/W 説 明

7 OVF 0 R/(W) * オーバフローフラグ

インターバルタイマモードでTCNT がオーバフローしたことを示します。 フラグ をクリアするための0 クリアのみ可能です。 [セット条件] インターバルタイマモードでTCNT がオーバフロー(H'FF→H'00)したとき ただし、ウォッチドッグタイマモードで、内部リセット要求を選択した場合は、 セット後、内部リセットにより自動的にクリアされます。 [クリア条件] OVF=1 の状態で、TCSR をリード後、OVF に0 をライトしたとき

6 WT/ IT 0 R/W タイマモードセレクト

ウォッチドッグタイマとして使用するか、インターバルタイマとして使用するか を選択します。 0：インターバルタイマモード TCNT がオーバフローしたとき、CPU インターバルタイマ割り込み （WOVI） を要求します。 1：ウォッチドッグタイマモード TCNT がオーバフローしたとき、外部へWDTOVF を出力します。

5 TME 0 R/W タイマイネーブル

このビットを1 にセットするとTCNT がカウントを開始します。クリアすると TCNT はカウント動作を停止し、H'00 に初期化されます。 リザーブビット リードすると常に1 が読み出されます。ライトは無効です。 CKS2 CKS1 CKS0 R/W R/W R/W クロックセレクト2～0 TCNT に入力するクロックを選択します。（ ）内はφ＝20MHz のときのオーバ フロー周期を表します。 000：クロックφ/２（周期25.6μs） 001：クロックφ/64（周期819.2μs） 010：クロックφ/128（周期1.6ms） 011：クロックφ/512（周期6.6ms） 100：クロックφ/2048（周期26.2ms） 101：クロックφ/8192（周期104.9ms） 110：クロックφ/32768（周期419.4ms） 111：クロックφ/131072（周期1.68s） 【注】 * フラグをクリアするための0 ライトのみ可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 15. ウォッチドッグタイマ（WDT ） R01UH0311JJ0300 Rev.3.00 15-4 2012.09.14 15.3.3 リセットコントロール／ステータスレジスタ（RSTCSR） RSTCSR は、TCNT のオーバフローによる内部リセット信号の発生を制御し、内部リセット信号の種類を選 択します。RSTCSR は、RES 端子からのリセット信号でH'1F に初期化されます。WDT のオーバフローによる 内部リセット信号では初期化されません。 ビット ビット名 初期値 R/W 説 明

7 WOVF 0 R/(W) * ウォッチドッグタイマオーバフローフラグ

ウォッチドッグタイマモードで、TCNT がオーバフローするとセットされます。 インターバルタイマモードではセットされません。0 ライトのみ可能です。 [セット条件] ウォッチドッグタイマモードでTCNT がオーバフロー(H'FF→H'00)したとき [クリア条件] 1 の状態をリードした後、0 をライトしたとき

6 RSTE 0 R/W リセットイネーブル

ウォッチドッグタイマモードでTCNT のオーバフローによりLSI 内部をリセット するかどうかを選択します。 0：TCNT がオーバフローしても、内部はリセットされません。 （本LSI 内部はリセットされませんが、WDT 内のTCNT、TCSR はリセッ トされます。） 1：TCNT がオーバフローすると内部がリセットされます。 5 － 0 R/W リザーブビット リード／ライト可能ですが、動作に影響を与えません。 4～0 ― すべて1 ― リザーブビット リードすると常に1 が読み出されます。ライトは無効です。 【注】 * フラグをクリアするための0 ライトのみ可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 15. ウォッチドッグタイマ（WDT ） R01UH0311JJ0300 Rev.3.00 15-5 2012.09.14 15.4 動作説明 15.4.1 ウォッチドッグタイマモード ウォッチドッグタイマモードとして使用するときは、TCSR の WT/IT ビット＝1 に、TME ビット＝1 に設定 してください。 ウォッチドッグタイマとして動作しているとき、 システムの暴走などによりTCNT の値が書き換えられずオ ーバフローすると、WDTOVF 信号が出力されます。 システムが正常に動作している間は、TCNT のオーバフローは発生しません。TCNT がオーバフローする前 に必ず TCNT の値を書き換えて（通常はH'00 をライトする）、オーバフローを発生させないようにプログラ ムしてください。さらに、ウォッチドッグタイマモード時には、WDTOVF 信号を用いてLSI 内部をリセット することができます。 RSTCSR の RSTE ビットを1 にセットしておくと、TCNT がオーバフローしたときに、WDTOVF 信号と同 時に、本LSI の内部をリセットする信号が発生します。RES 端子からの入力信号によるリセットとWDT のオ ーバフローによるリセットが同時に発生したときは、RES 端子によるリセットが優先され、RSTCSR の WOVF ビットは0 にクリアされます。 WDTOVF 信号は、RSTCSR の RSTE ビット＝1 のとき132 ステート、RSTE ビット＝0 のとき130 ステート の間出力されます。内部リセット信号は、518 ステートの間出力されます。 ウォッチドッグタイマモードでTCNT がオーバフローすると、RSTCSR の WOVF ビットが 1 にセットされ ます。また、RSTCSR の RSTE ビットが1 にセットしてあると、TCNT がオー バフローしたとき、本LSI 全体 に対して内部リセット信号を発生します。 TCNT୯ H'00 ᤨ㑆 H'FF WT/IT㧩1 TME㧩1 TCNTߦH'00 ߺ WT/IT㧩1 TME㧩1 TCNTߦH'00 ߺ 132࠻࡯࠹ࠬ 518࠻࡯࠹ࠬ WDTOVFାภ ାภ*1 ޤ*1 ࡯ࡠࡈࡃ࡯ࠝ WDTOVFౝㇱ WOVF㧩1 ޕߔ߹ߒ 図 15.2 ウォッチドッグタイマモード時の動作

H8S/2427、H8S/2427R、H8S/2425 グループ 15. ウォッチドッグタイマ（WDT ） R01UH0311JJ0300 Rev.3.00 15-6 2012.09.14 15.4.2 インターバルタイマモード時 インターバルタイマとして使用するときは、TCSR のWT/IT ビット＝0 に、TME ビット＝1 に設定してくだ さい。 インターバルタイマとして動作しているときは、TCNT がオーバフローするごとにインターバルタイマ割り 込み（WOVI）が発生します。したがって、一定時間ごとに割り込みを発生させることができます。 インターバルタイマモードでTCNT がオーバフローすると、TCSR の OVF ビットが 1 にセットされ、同時 にインターバルタイマ割り込み（WOVI）が要求されます。 TCNT୯ H'00 ᤨ㑆 H'FF WT/IT㧩0 TME㧩1 WOVI WOVIⷐ᳞⊒↢ WOVI WOVI WOVI 図 15.3 インターバルタイマモード時の動作 15.5 割り込み要因 インターバルタイマモード時、オーバフローによりインターバルタイマ割り込み（WOVI）を発生します。 インターバルタイマ割り込みは、TCSR の OVF フラグが 1 にセットされると常に要求されます。 割り込み処理 ルーチンで必ずOVF を 0 にクリアしてください。 表 15.2 WDT の割り込み要因 名称 割り込み要因 割り込みフラグ DTC の起動 WOVI TCNT のオーバフロー OVF 不可

H8S/2427、H8S/2427R、H8S/2425 グループ 15. ウォッチドッグタイマ（WDT ） R01UH0311JJ0300 Rev.3.00 15-7 2012.09.14 15.6 使用上の注意事項 15.6.1 レジスタアクセス時の注意 TCNT、TCSR、RSTCSR は、容易に書き換えられないように、ライト方法が一般のレジスタと異なっていま す。次の方法で、リード／ライトを行ってください。 (1) TCNT 、TCSR、RSTCSR へのライト TCNT、TCSR へライトするときは、必ずワード転送命令を使用してください。バイト転送命令では、ライ トできません。 ライト時は、TCNT と TCSR が同一アドレスに割り当てられています。このため、図15.4 に示すようにし てデータを転送してください。転送すると、下位バイトのデータがTCNT またはTCSR へライトされます。 RSTCSR へライトするときは、アドレスH'FFBE に対してワード転送を行ってください。バイト転送命令で は、ライトできません。 WOVF ビットへ 0 をライトする場合と、RSTE ビットにライトする場合では、ライトの方法が異なります。 このため、図 15.4 に示すようにしてデータを転送してください。 転送すると、WOVF ビットが 0 にクリアされます。このとき、RSTE ビットは影響を受けません。RSTE ビ ットにライトするときは、図 15.4 に示すようにしてデータを転送してください。転送すると、下位バイトの ビット 6 の値がRSTE ビットにライトされます。このとき、WOVF ビットは影響を受けません。 <TCNTᤨ> ߪߚ߹ 㧦 TCSRᤨ> H'FFBC 㧔TCNT㧕 H'5A 15 8 7 0 H'FFBE㧔RSTCSR㧕 㧦 H'FFBC 㧔TCSR㧕 H'A5 15 8 7 0 㧦 H'FFBE 㧔RSTCSR㧕 H'A5 H'00 15 8 7 0 㧦 H'FFBE 㧔RSTCSR㧕 H'5A 15 8 7 0 図 15.4 TCNT、TCSR、RSTCSR へのライト (2) TCNT 、TCSR、RSTCSR からのリード リードは、一般のレジスタと同様の方法で行うことができます。TCSR はアドレスH'FFBC に、TCNT はア ドレス H'FFBD に、RSTCSR はアドレスH'FFBF にそれぞれ割り当てられています。

H8S/2427、H8S/2427R、H8S/2425 グループ 15. ウォッチドッグタイマ（WDT ） R01UH0311JJ0300 Rev.3.00 15-8 2012.09.14 15.6.2 タイマカウンタ（TCNT）のライトとカウントアップの競合 TCNT のライトサイクル中のT2 ステートでカウントアップが発生しても、カウントアップされずにTCNT へのカウンタライトが優先されます。これを図15.5 に示します。 ࠬ࡟࠼ࠕ Ǿ TCNTࠢ࠶ࡠࠢ TCNT N M T1 T2 図 15.5 TCNT のライトとカウントアップの競合

15.6.3 CKS2 ～CKS0 ビットの書き換え

WDT の動作中にTCSR の CKS2～CKS0 ビットを書き換えると、カウントアップが正しく行われない場合が あります。CKS2～CKS0 ビットを書き換えるときは、必ずWDT を停止させてから（TME ビットを0 にクリ アしてから）行ってください。 15.6.4 ウォッチドッグタイマモードとインターバルタイマモードの切り替え WDT の動作中にウォッチドッグタイマモードとインターバルタイマモードを切り替えると、正しい動作が 行われない場合があります。タイマモードの切り替えは、必ずWDT を停止させてから（TMEビットを 0 にク リアしてから）行ってください。 15.6.5 ウォッチドッグタイマモードでの内部リセット ウォッチドッグタイマモード時にRSTE ビットを0 にしておくと、TCNT がオーバフローしても本LSI 内部 をリセットしませんが、WDT の TCNT、TCSR はリセットされます。 WDTOVF 信号が Low レベルを出力している期間は、TCNT、TCSR、RSTCSR へのライトはできません。ま た、この期間はWOVF フラグのリードも認識されません。そのため、WOVF フラグのクリアは、WDTOVF 信 号が High レベルになってから、TCSR をリードした後、WOVF フラグに0 をライトしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 15. ウォッチドッグタイマ（WDT ） R01UH0311JJ0300 Rev.3.00 15-9 2012.09.14

15.6.6 WDTOVF 信号によるシステムのリセット

WDTOVF 信号を RES 端子に入力すると、本LSI を正しく初期化できません。WDTOVF 信号は、本LSI の RES 端子に論理的に入力しないようにしてください。WDTOVF 信号でシステム全体をリセットするときは、 図 15.6 の示すような回路で行ってください。 ᧄLSI RES WDTOVF 図 15.6 WDTOVF 信号によるシステムのリセット回路例

H8S/2427、H8S/2427R、H8S/2425 グループ 15. ウォッチドッグタイマ（WDT ） R01UH0311JJ0300 Rev.3.00 15-10 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-1 2012.09.14 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） 本 LSI は独立した5 チャネルのシリアルコミュニケーションインタフェース（SCI：Serial Communication Interface）を備えています。SCI は、調歩同期式とクロック同期式の2 方式のシリアル通信が可能です。調歩 同期方式ではUniversal Asynchronous Receiver/Transmitter（UART）や、Asynchronous Communications Interface Adapter（ACIA）などの標準の調歩同期式通信用LSI とのシリアル通信ができます。調歩同期式モードでは複 数のプロセッサ間のシリアル通信機能（マルチプロセッサ通信機能）を備えています。このほか、調歩同期式 モードの拡張機能として、ISO/IEC 7816-3（Identification Card）に準拠したスマートカード（IC カード）イン タフェースをサポートしています。また、5 チャネルのうち1 チャネル（SCI_0）は、IrDA 規格バージョン1.0 に基づくIrDA 通信波形の生成が可能です。 SCI の拡張機能として、データ転送の信頼性を高めるCRC（Cyclic Redundancy Check）演算器を内蔵してい ます。CRC 演算器はSCI と接続されておらず、レジスタにデータをライトすることで演算を行います。SCI のブロック図を図16.1 に示します。 16.1 特長

• シリアルデータ通信モードを調歩同期式またはクロック同期式に設定可能
• 全二重通信が可能 独立した送信部と受信部を備えているので、送信と受信を同時に行うことができます。また、送信部と受 信部はともにダブルバッファ構造になっていますので、連続送受信が可能です。
• 内蔵ボーレートジェネレータで任意のビットレートを選択可能 送受信クロックソースとして外部クロックの選択も可能です（スマートカードインタフェースを除く）。
• LSBファースト／MSBファースト選択可能（調歩同期式7ビットデータを除く）
• 割り込み要因：4種類 送信終了、送信データエンプティ、受信データフル、受信エラーの割り込み要因があります。また、送信 データエンプティ、受信データフル割り込み要因により DTC または DMAC を起動することができます。
• モジュールストップ状態への設定可能 調歩同期式モード
• データ長：7ビット／8ビット選択可能
• ストップビット長：1ビット／2ビット選択可能
• パリティ：偶数パリティ／奇数パリティ／パリティなしから選択可能
• 受信エラーの検出：パリティエラー、オーバランエラー、フレーミングエラー
• ブレークの検出：フレーミングエラー発生時RxD端子のレベルを直接リードすることでブレークを検出可 能
• 平均転送レートジェネレータ：10.667MHz動作時に115.152kbps/ 460.606kbps 16MHz 動作時に115.196kbps/460.784kbps/720kbps 32MHz 動作時に720kbps を選択可能 クロック同期式モード
• データ長：8ビット
• 受信エラ ーの検出：オーバランエラー

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-2 2012.09.14 スマートカードインタフェース

• 受信時パリティエラーを検出するとエラーシグナルを自動送出
• 送信時エラーシグナルを受信するとデータを自動再送信
• ダイレクトコンベンション／インバースコンベンションの両方をサポート RxD TxD SCK ࠢ࠶ࡠࠢ ࠢ࠶ࡠࠢ Ǿ Ǿ㧛4 Ǿ㧛16 Ǿ㧛64 TEI TXI RXI ERI RSR RDR TSR TDR SMR SCR SSR SCMR BRR SEMR SCMR SSR SCR SMR SEMR ޓޓޓ ࡞࡯ࡠ࠻ࡦࠦ ࠻࡯࡟࡯ࡏ ࠲࡯࡟ࡀࠚࠫ BRR RDR TSRRSR ޤ TDR ࡃ ࡦ ࡈ ࠚ 㨨 ㇱ 㨨 ࡃ ࠻࡯࡟ ࠲࡯࡟ࡀࠚࠫ 10.667MHzേ૞ᤨ ࡮115.152kbps ࡮460.606kbps 16MHzേ૞ᤨ ࡮115.196kbps ࡮460.784kbps ࡮720kbps 32MHzേ૞ᤨ ࡮720kbps 図 16.1 SCI のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-3 2012.09.14 16.2 入出力端子 SCI には、表16.1 ͷ入出力端子があります。 表 16.1 端子構成 チャネル 端子名* 入出力 機 能

0 SCK0 入出力 チャネル0 のクロック入出力端子

RxD0/IrRxD 入力 チャネル0 の受信データ入力端子（通常/IrDA） TxD0/IrTxD 出力 チャネル0 の送信データ出力端子（通常/IrDA）

1 SCK1 入出力 チャネル1 のクロック入出力端子

RxD1 入力 チャネル1 の受信データ入力端子 TxD1 出力 チャネル1 の送信データ出力端子

2 SCK2 入出力 チャネル2 のクロック入出力端子

RxD2 入力 チャネル2 の受信データ入力端子 TxD2 出力 チャネル2 の送信データ出力端子

3 SCK3 入出力 チャネル3 のクロック入出力端子

RxD3 入力 チャネル3 の受信データ入力端子 TxD3 出力 チャネル3 の送信データ出力端子

4 SCK4 入出力 チャネル4 のクロック入出力端子

RxD4 入力 チャネル4 の受信データ入力端子 TxD4 出力 チャネル4 の送信データ出力端子 【注】 * 本文中ではチャネルを省略し、それぞれSCK、RxD、TxD と略称します。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-4 2012.09.14 16.3 レジスタの説明 SCI には以下のレジスタがあります。また、シリアルモードレジスタ（SMR）、シリアルステータスレジス タ（SSR）、シリアルコントロールレジスタ（SCR）は通常のシリアルコミュニケーションインタフェースモ ードとスマートカードインタフェースモードで一部のビットの機能が異なるため、別々に記載してあります。

• トランスミットシフトレジスタ_0（TSR_0）
• トランスミットデータレジスタ_0（TDR_0）
• シリアルコントロールレジスタ_0（SCR_0）
• スマートカードモードレジスタ_0（SCMR_0）
• シリアル拡張モードレジスタ_0（SEMR_0）
• IrDA コントロールレジスタ_0（IrCR_0）
• レシーブ シフトレジスタ_1（RSR_1）
• トランスミットシフトレジスタ_1（TSR_1）
• トランスミットデータレジスタ_1（TDR_1）
• シリアルコントロールレジスタ_1（SCR_1）
• スマートカードモードレジスタ_1（SCMR_1）
• シリアル拡張モードレジスタ_1（SEMR_1）
• トランスミットシフトレジスタ_2（TSR_2）
• トランスミットデータレジスタ_2（TDR_2）
• シリアルコントロールレジスタ_2（SCR_2）
• スマートカードモードレジスタ_2（SCMR_2）
• シリアル拡張モードレジスタ_2（SEMR_2）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-5 2012.09.14

• トランスミットシフトレジスタ_3（TSR_3）
• トランスミットデータレジスタ_3（TDR_3）
• シリアルコントロールレジスタ_3（SCR_3）
• スマートカードモードレジスタ_3（SCMR_3）
• シリアル拡張モードレジスタ_3（SEMR_3）
• トランスミットシフトレジスタ_4（TSR_4）
• トランスミットデータレジスタ_4（TDR_4）
• シリアル モードレジスタ_4（SMR_4）
• シリアルコントロールレジスタ_4（SCR_4）
• スマートカードモードレジスタ_4（SCMR_4）
• シリアル拡張モードレジスタ_4（SEMR_4）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-6 2012.09.14 16.3.1 レシーブシフトレジスタ（RSR） RSR は RxD 端子から入力されたシリアルデータをパラレル変換するための受信用シフトレジスタです。1 フレーム分のデータを受信すると、データは自動的にRDR へ転送されます。CPU から直接アクセスすること はできません。 16.3.2 レシーブデータレジスタ（RDR） RDR は受信データを格納するための8 ビットのレジスタです。1 フレーム分のデータを受信するとRSR か ら受信データがこのレジスタへ転送され、RSR は次のデータを受信可能となります。RSR と RDR はダブルバ ッファ構造になっているため連続受信動作が可能です。RDR のリードはSSR の RDRF が 1 にセットされてい ることを確認して行ってください。RDR は CPU からライトできません。 16.3.3 トランスミットデータレジスタ（TDR） TDR は送信データを格納するための8 ビットのレジスタです。TSR に空きを検出するとTDR にライトされ た送信データはTSR に転送されて送信を開始します。TDR と TSR はダブルバッファ構造になっているため連 続送信動作が可能です。1 フレーム分のデータを送信したときTDR につぎの送信データがライトされていれば TSR へ転送して送信を継続します。TDR は CPU から常にリード／ライト可能ですが、TDR への送信データの ライトは必ずSSR の TDRE が 1 にセットされていることを確認して行ってください。 16.3.4 トランスミットシフトレジスタ（TSR） TSR はシリアルデータを送信するためのシフトレジスタです。TDR にライトされた送信データは自動的に TSR に転送され、TxD 端子に送出することでシリアルデータの送信を行います。CPU からは直接アクセスす ることはできません。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-7 2012.09.14 16.3.5 シリアルモードレジスタ（SMR） SMR は通信フォーマットと内蔵ボーレートジェネレータのクロックソースを選択するためのレジスタです。 SMR は通常モードとスマートカードインタフェースモードで一部のビットの機能が異なります。

• 通常のシリアルコミュニケーションインタフェースモード（SCMR の SMIF＝0 のとき） ビット ビット名 初期値 R/W 説 明

7 C/ A 0 R/W* コミュニケーションモード

0：調歩同期式モードで動作します。 1：クロック同期式モードで動作します。

6 CHR 0 R/W * キャラクタレングス（調歩同期式モードのみ有効）

0：データ長8 ビットで送受信します。 1：データ長7 ビットで送受信します。LSB ファースト固定となり、 送 信 で はTDR のMSB（ビット7）は送信されません。 クロック同期式モードではデータ長は8 ビット固定です。

5 PE 0 R/W * パリティイネーブル（調歩同期式モードのみ有効）

このビットが1 のとき、送信時はパリティビットを付加し、受信時はパリティチ ェックを行います。 マルチプロセッサフォーマットではこのビットの設定にかかわらずパリティビッ トの付加、チェックは行いません。

4 O/ E 0 R/W * パリティモード（調歩同期式モードでPE＝１のときのみ有効）

0：偶数パリティで送受信します。 1：奇数パリティで送受信します。

3 STOP 0 R/W* ストップビットレングス（調歩同期式モードのみ有効）

送信時のストップビットの長さを選択します。 0：1 ストップビット 1：2 ストップビット 受信時はこのビットの設定にかかわらずストップビットの1 ビット目のみチェッ クし、2 ビット目が0 の場合は次の送信フレームのスタートビットと見なします。

2 MP 0 R/W * マルチプロセッサモード（調歩同期式モードのみ有効）

このビットが1 のとき、マルチプロセッサ通信機能がイネーブルになります。 マルチプロセッサモードではPE、O/E ビットの設定は無効です。 CKS1 CKS0 R/W* R/W* クロックセレクト1、0 内蔵ボーレートジェネレータのクロックソースを選択します。 00：φクロック（n＝0） 01：φ/4 クロック（n＝1） 10：φ/16 クロック（n＝2） 11：φ/64 クロック（n＝3） このビットの設定値とボーレートの関係については、「16.3.9 ビットレート レジスタ（BRR）」を参照してください。n は設定値の10 進表示で、 「16.3.9 ビ ットレートレジスタ（BRR）」中のn の値を表します。 【注】 * TE=RE=0 の場合のみライト可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-8 2012.09.14

• スマートカードインタフェース（SCMR の SMIF＝1 のとき） ビット ビット名 初期値 R/W 説 明

7 GM 0 R/W * GSM モード

このビットを1 にセットするとGSM モードで動作します。GSM モードでは TEND のセットタイミングが先頭から11.0etu に前倒しされ、クロック出力制御 機能が追加されます。詳細は「16.7.8 クロック出力制御」を参照してください。

6 BLK 0 R/W * このビットを1 にセットするとブロック転送モードで動作します。ブロック転送

モードについての詳細は「16.7.3 ブロック転送モード」を参照してください。

5 PE 0 R/W * パリティイネーブル

このビットが1 のとき、送信時はパリティビットを付加し、受信時はパリティチ ェックを行います。スマートカードインタフェースではこのビットは1 にセット して使用してください。

4 O/ E 0 R/W* パリティモード

0：偶数パリティで送受信します。 1：奇数パリティで送受信します。 スマートカードインタフェースにおけるこのビットの使用方法については 「16.7.2 データフォーマット（ブロック転送モード時を除く）」を参照してく ださい。 BCP1 BCP0 R/W* R/W* 基本クロックパルス1、0 スマートカードインタフェースモードにおいて1 ビット転送期間中の基本クロッ ク数を、SCMR のBCP2 ビットと組み合わせて選択します。 BCP2、BCP1、BCP0 の設定値 000：93 クロック（S＝93） 001：128 クロック（S＝128） 010：186 クロック（S＝186） 011：512 クロック（S＝512） 101：64 クロック（S＝64） 110：372 クロック（S＝372） 111：256 クロック（S＝256） 詳細は、 「16.7.4 受信データサンプリングタイミングと受信マージン」を参照 してください。S は「16.3.9 ビットレートレジスタ（BRR ）」中のS の値を表 します。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-9 2012.09.14 ビット ビット名 初期値 R/W 説 明 CKS1 CKS0 R/W* R/W* クロックセレクト1、0 内蔵ボーレートジェネレータのクロックソースを選択します。 00：φクロック（n＝0） 01：φ/4 クロック（n＝1） 10：φ/16 クロック（n＝2） 11：φ/64 クロック（n＝3） このビットの設定値とボーレートの関係については、「16.3.9 ビットレート レジスタ（BRR）」を参照してください。n は設定値の10 進表示で、「16.3.9 ビットレートレジスタ（BRR）」中のn の値を表します。 【注】 * TE=RE=0 の場合のみライト可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-10 2012.09.14 16.3.6 シリアルコントロールレジスタ（SCR） SCR は以下の送受信制御と割り込み制御、送受信クロックソースの選択を行うためのレジスタです。各割り 込み要求については｢16.9 割り込み要因｣ を参照してください。SCR は通常モードとスマートカードインタフ ェースモードで一部のビットの機能が異なります。

• 通常のシリアルコミュニケーションインタフェースモード（SCMR の SMIF＝0 のとき） ビット ビット名 初期値 R/W 説 明

7 TIE 0 R/W トランスミットインタラプトイネーブル

このビットを1 にセットすると、TXI 割り込み要求がイネーブルになります。 TXI 割り込み要求の解除は、TDRE フラグから1 をリードした後、0 にクリアす るか、TIE ビットを0 にクリアすることで行うことができます。

6 RIE 0 R/W レシーブインタラプトイネーブル

このビットを1 にセットすると、RXI およびERI 割り込み要求がイネーブルにな ります。 RXI およびERI 割り込み要求の解除は、RDRF、またはFER、PER、ORER の各 フラグから1 をリードした後、0 にクリアするか、RIE ビットを0 にクリアする ことで行うことができます。

5 TE 0 R/W* 1 トランスミットイネーブル

このビットを1 にセットすると、送信動作が可能になります。この状態で、TDR に送信データをライトして、SSR のTDRE フラグを0 にクリアするとシリアル 送信を開始します。なお、TE ビットを1 にセットする前に必ずSMR の設定を行 い、送信フォーマットを決定してください。 このビットを0 にして、送信動作を禁止すると、SSR のTDRE フラグは1 に固 定されます。

4 RE 0 R/W *1 レシーブイネーブル

このビットを1 にセットすると、受信動作が可能になります。この状態で調歩同 期式モードの場合はスタートビットを、クロック同期式モードの場合は同期クロ ック入力をそれぞれ検出するとシリアル受信を開始します。なお、RE ビットを1 にセットする前に必ずSMR の設定を行い、受信フォーマットを決定してくださ このビットを0 にして、 受信動作を禁止してもRDRF、 またはFER、PER、ORER の各フラグは影響を受けず、状態を保持します。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-11 2012.09.14 ビット ビット名 初期値 R/W 説 明

3 MPIE 0 R/W マルチプロセッサインタラプトイネーブル（調歩同期式モードでSMR のMP＝1

のとき有効） このビットを1 にセットすると、マルチプロセッサビットが0 の受信データは読 みとばし、SSR のRDRF、FER、ORER の各フラグのセットを禁止します。マ ルチプロセッサビットが1 のデータを受信すると、このビットは自動的にクリア され通常の受信動作に戻ります。詳細は｢16.5 マルチプロセッサ通信機能｣を参 照してください。 SSR のMPB＝0 を含む受信データを受信しているときは、RSR からRDR への 受信データの転送、および受信エラーの検出とSSR のRDRF、FER、ORER の 各フラグのセットは行いません。MPB＝1 を含む受信データを受信すると、SSR のMPB を1 にセットし、MPIE ビットを自動的に0 クリアし、RXI、ERI 割り込 み要求（SCR のRIE ビットが1 にセットされている場合）とFER、ORER フラ グのセットが許可されます。 マルチプロセッサ通信機能を使用しない場合は、このビットには0 をライトして 使用してください。

2 TEIE 0 R/W トランスミットエンドインタラプトイネーブル

このビットを1 セットするとTEI 割り込み要求がイネーブルになります。TEI 割 り込み要求の解除は、TDRE フラグから1 をリードした後、0 にクリアしてTEND フラグを0 にクリアするか、TEIE ビットを0 にクリアすることで行うことがで きます。 CKE1 CKE0 R/W* R/W*2 クロックイネーブル1、0 クロックソースおよびSCK 端子の機能を選択します。 調歩同期式の場合 00：内蔵ボーレートジェネレータ （SCK 端子は入出力ポートとして使用できます） 01：内蔵ボーレートジェネレータ （SCK 端子からビットレートと同じ周波数のクロックを出力します） 1X：外部クロック （SCK 端子からビットレートの16 倍の周波数のクロックを入力してく ださい。） クロック同期式の場合 0X：内部クロック（SCK 端子はクロック出力端子となります。） 1X：外部クロック（SCK 端子はクロック入力端子となります。） 【記号説明】X：Don't care 【注】 *1 TE=RE=0 の場合のみ、1 をライト可能です。 いったん、TE、RE ビットのいずれかを1 にセットした後は、TE=RE=0 のライトのみ可能になります。 *2 TE=RE=0 の場合のみライト可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-12 2012.09.14

• スマートカードインタフェース（SCMR の SMIF＝1 のとき） ビット ビット名 初期値 R/W 説 明

このビットを1 にセットすると、TXI 割り込み要求がイネーブルになります。 TXI 割り込み要求の解除は、TDRE フラグから1 をリードした後、0 にクリアす るか、TIE ビットを0 にクリアすることで行うことができます。 このビットを1 にセットすると、RXI およびERI 割り込み要求がイネーブルにな ります。 RXI およびERI 割り込み要求の解除は、RDRF、またはFER、PER、ORER の各 フラグから1 をリードした後、0 にクリアするか、RIE ビットを0 にクリアする ことで行うことができます。 このビットを1 にセットすると、送信動作が可能になります。この状態で、TDR に送信データをライトして、SSR のTDRE フラグを0 にクリアするとシリアル 送信を開始します。なお、TE ビットを1 にセットする前に必ずSMR の設定を行 い、送信フォーマットを決定してください。 このビットを0 にして、送信動作を禁止すると、SSR のTDRE フラグは1 に固 定されます。 このビットを1 にセットすると、受信動作が可能になります。この状態でスター トビットを、検出するとシリアル受信を開始します。なお、RE ビットを1 にセ ットする前に必ずSMR の設定を行い、受信フォーマットを決定してください。 このビットを0 にして、受信動作を禁止してもRDRF、またはPER、ORER の 各フラグは影響を受けず、状態を保持します。 のとき有効） スマートカードインタフェースではこのビットには0 をライトして使用してくだ さい。 スマートカードインタフェースではこのビットには0 をライトして使用してくだ さい。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-13 2012.09.14 ビット ビット名 初期値 R/W 説 明 CKE1 CKE0 R/W* R/W*2 クロックイネーブル1、0 SCK 端子からのクロック出力を制御します。GSM モードではクロックの出力を ダイナミックに切り替えることができます。詳細は｢16.7.8 クロック出力制御｣ を参照してください。 SMR のGM＝0 の場合 00：出力ディスエーブル（SCK 端子は入出力ポートとして使用可） 01：クロック出力 1X：リザーブ SMR のGM＝1 の場合 00：Low 出力固定 01：クロック出力 10：High 出力固定 11：クロック出力 【記号説明】X：Don't care 【注】 *1 TE=RE=0 の場合のみ、1 をライト可能です。 いったん、TE、RE ビットのいずれかを1 にセットした後は、TE=RE=0 のライトのみ可能になります。 *2 TE=RE=0 の場合のみライト可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-14 2012.09.14 16.3.7 シリアルステータスレジスタ（SSR） SSR は SCI のステータスフラグと送受信マルチプロセッサビットで構成されます。TDRE 、RDRF、ORER、 PER、FER はクリアのみ可能です。SSR は通常モードとスマートカードインタフェースモードで一部のビット の機能が異なります。

• 通常のシリアルコミュニケーションインタフェースモード（SCMR の SMIF＝0 のとき） ビット ビット名 初期値 R/W 説 明

7 TDRE 1 R/(W) * トランスミットデータレジスタエンプティ

TDR 内の送信データの有無を表示します。 ［セット条件］

• SCR のTE が0 のとき
• TDR からTSR にデータが転送され、TDR にデータライトが可能になった とき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき
• TXI 割り込み要求によりDMAC またはDTC でTDR へ送信データを転送し たとき

6 RDRF 0 R/(W) * レシーブデータレジスタフル

RDR 内の受信データの有無を表示します。 ［セット条件］

• 受信が正常終了し、RSR から RDR へ受信データが転送されたとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき
• RXI 割り込みにより DMAC またはDTC で RDR からデータを転送したと き SCR のRE をクリアしてもRDRF は影響を受けず状態を保持します。 RDRF フラグが1 にセットされたまま次のデータを受信完了するとオーバランエ ラーを発生し、受信データが失われますので注意してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-15 2012.09.14 ビット ビット名 初期値 R/W 説 明

5 ORER 0 R/(W) * オーバランエラー

受信時にオーバランエラーが発生して異常終了したことを表示します。 ［セット条件］

• RDRF＝1 の状態で次のデータを受信したとき RDR ではオーバランエラーが発生する前の受信データを保持し、 後から受 信したデータが失われます。ORER フラグに 1 がセットされた状態では、 以降のシリアル受信を続けることはできません。なお、クロック同期式モ ードでは、シリアル送信も続けることはできません。 ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき SCR のRE をクリアしても、ORER は影響を受けず以前の状態を保持しま

4 FER 0 R/(W) * フレーミングエラー

調歩同期式モードで受信時にフレーミングエラーが発生して異常終了したこと を表示します。 ［セット条件］

• ストップビットが0 のとき 2 ストップモードのときは、1 ビット目のストップビットが1 であるかど うかのみを判定し、2 ビット目のストップビットはチェックしません。な お、フレーミングエラーが発生したときの受信データはRDR に転送され ますが、RDRF フラグはセットされません。さらに、FER フラグが 1 にセ ットされた状態では、以降のシリアル受信を続けることはできません。ク ロック同期式モードでは、シリアル送信も続けることはできません。 ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき SCR のRE をクリアしても、FER は影響を受けず以前の状態を保持します。

3 PER 0 R/(W) * パリティエラー

調歩同期式モードで受信時にパリティエラーが発生して異常終了したことを表 示します。 ［セット条件］

• 受信中にパリティエラーを検出したとき パリティエラーが発生したときの受信データはRDR に転送されますが、 RDRF フラグはセットされません。なお、PER フラグが 1 にセットされた 状態では、以降のシリアル受信を続けることはできません。クロック同期 式モードでは、シリアル送信も続けることはできません。 ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき SCR のRE をクリアしても、PER は影響を受けず以前の状態を保持しま

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-16 2012.09.14 ビット ビット名 初期値 R/W 説 明

2 TEND 1 R トランスミットエンド

［セット条件］

• SCR のTE が0 のとき
• 送信キャラクタの最後尾ビットの送信時、TDRE が1 のとき ［クリア条件］
• TDRE＝1 の状態をリードした後、TDRE フラグに0 をライトしたとき
• TXI 割り込み要求によりDMAC またはDTC でTDR へ送信データをライト したとき

1 MPB 0 R マルチプロセッサビット

受信フレーム中のマルチプロセッサビットの値が格納されます。SCR のRE が0 のときは変化しません。

0 MPBT 0 R/W マルチプロセッサビットトランスファ

送信フレームに付加するマルチプロセッサビットの値を設定します。 【注】 * フラグをクリアするための0 ライトのみ可能です。

• スマートカードインタフェース（SCMR の SMIF＝1 のとき） ビット ビット名 初期値 R/W 説 明

TDR 内の送信データの有無を表示します。 ［セット条件］

• SCR のTE が0 のとき
• TDR からTSR にデータが転送され、TDR にデータライトが可能になった とき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき
• TXI 割り込み要求によりDMAC またはDTC でTDR へ送信データを転送し たとき

RDR 内の受信データの有無を表示します。 ［セット条件］

• 受信が正常終了し、RSR から RDR へ受信データが転送されたとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき
• RXI 割り込みにより DMAC またはDTC で RDR からデータを転送したと き SCR のRE をクリアしてもRDRF は影響を受けず状態を保持します。 RDRF フラグが1 にセットされたまま次のデータを受信完了するとオーバランエ ラーを発生し、受信データが失われますので注意してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-17 2012.09.14 ビット ビット名 初期値 R/W 説 明 受信時にオーバランエラーが発生して異常終了したことを表示します。 ［セット条件］

• RDRF＝1 の状態で次のデータを受信したとき
• RDR ではオーバランエラーが発生する前の受信データを保持し、 後から受 信したデータが失われます。ORER フラグに 1 がセットされた状態では、 以降のシリアル受信を続けることはできません。 ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき SCR のRE をクリアしても、ORER は影響を受けず状態を保持します。

4 ERS 0 R/(W) * エラーシグナルステータス

［セット条件］

• エラーシグナルLow をサンプリングしたとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき

調歩同期式モードで受信時にパリティエラーが発生して異常終了したことを表示 します。 ［セット条件］

• 受信中にパリティエラーを検出したとき パリティエラーが発生したときの受信データはRDR に転送されますが、 RDRF フラグはセットされません。なお、PER フラグが 1 にセットされた 状態では、以降のシリアル受信を続けることはできません。 ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき SCR のRE をクリアしても、PER は影響を受けず以前の状態を保持しま

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-18 2012.09.14 ビット ビット名 初期値 R/W 説 明 受信側からのエラーシグナルの応答がなく、次の送信データをTDR に転送可能 になったときセットされます。 ［セット条件］

• SCR のTE＝0 のとき
• 1 バイトのデータを送信して一定期間後、ERS＝0 かつ TDRE＝1 のとき。 セットされるタイミングはレジスタの設定により以下のように異なります。 GM＝0、BLK＝0 のとき、送信開始から 12.5etu 後 GM＝0、BLK＝1 のとき、送信開始から 11.5etu 後 GM＝1、BLK＝0 のとき、送信開始から 11.0etu 後 GM＝1、BLK＝1 のとき、送信開始から 11.0etu 後 ［クリア条件］
• TDRE＝1 の状態をリードした後、TDRE フラグに0 をライトしたとき。
• TXI 割り込み要求によりDMAC またはDTC でTDR へ送信データをライト したとき

スマートカードインタフェースでは使用しません。 スマートカードインタフェースではこのビットには0 をライトして使用してくだ さい。 【注】 * フラグをクリアするための0 ライトのみ可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-19 2012.09.14 16.3.8 スマートカードモードレジスタ（SCMR） SCMR はスマートカードインタフェースおよびそのフォーマットを選択するためのレジスタです。 ビット ビット名 初期値 R/W 説 明

7 BCP2 1 R/W * 基本クロックパルス2

スマートカードインタフェースモードにおいて1 ビット転送期間中の基本クロ ック数を、SMR のBCP1、BCP0 ビットと組み合わせて選択します。 設定値は「16.3.5 シリアルモードレジスタ（ SMR）」を参照してください。 6～4 ― すべて1 ― リザーブビット リードすると常に1 が読み出されます。

3 SDIR 0 R/W* シリアルデータトランスファディレクション

シリアル/パラレル変換の方向を選択します。 0：LSB ファーストで送受信 1：MSB ファーストで送受信 送受信フォーマットが8 ビットデータの場合のみ有効です。7 ビットデータの場 合はLSB ファーストに固定されます。

2 SINV 0 R/W* シリアルデータインバート

送受信データのロジックレベルを反転します。SINV ビットは、パリティビット のロジックレベルには影響しません。パリティビットを反転させる場合はSMR のO/E ビットを反転してください。 0：TDR の内容をそのまま送信、受信データをそのままRDR に格納 1：TDR の内容を反転して送信、受信データを反転してRDR に格納 1 ― 1 ― リザーブビット リードすると常に1 が読み出されます。

0 SMIF 0 R/W * スマートカードインタフェースモードセレクト

スマートカードインタフェースモードで動作させるとき1 をセットします。 0：通常の調歩同期式またはクロック同期式モード 1：スマートカードインタフェースモード 【注】 * TE=RE=0 の場合のみライト可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-20 2012.09.14 16.3.9 ビットレートレジスタ（BRR） BRR はビットレートを調整するための8 ビットのレジスタです。SCI はチャネルごとにボーレートジェネレ ータが独立しているため、異なるビットレートを設定できます。通常の調歩同期式モード、クロック同期式モ ード、スマートカードインタフェースモードにおけるBRR の設定値 N とビットレートB の関係を表 16.2 に 示します。BRR の初期値はH'FF で、CPU から常にリード／ライト可能です。 表 16.2 BRR の設定値N とビットレートB の関係 モード ABCSビット BRRの設定値 誤 差

0 N = 㧙1

Ǿ˜106 64 ˜ 2 ˜B2n-1 ⺋Ꮕ㧔㧑㧕㧩 B ˜64 ˜2 ˜㧔N+1㧕 -1 ˜1002n-1 Ǿ˜106 㨩 調歩同期式 1 㧙1N = Ǿ˜106 32 ˜ 2 ˜B 2n-1 ⺋Ꮕ㧔㧑㧕㧩 -1 ˜100 Ǿ˜106 B ˜32 ˜2 ˜㧔N+1㧕 2n-1㨩 クロック同期式 㧙1 Ǿ˜106 N = 8 ˜ 2 ˜B 2n-1 スマートカード インタフェース 㧙1Ǿ˜106 N = S ˜ 2 ˜B2n+1 -1 ˜100⺋Ꮕ㧔㧑㧕㧩 B ˜S ˜2 ˜㧔N+1㧕 2n+1 Ǿ˜106 㨩 N ：ボーレートジェネレータのBRR の設定値（0≦N≦255） φ：動作周波数（MHz） n とS：下表のとおりSMR の設定値によって決まります。 SMR の設定値 n SCMR の設定値 SMR の設定値 S CKS1 CKS0 BCP2 BCP1 BCP0 0 0 0 0 0 0 93 0 1 1 0 0 1 128 1 0 2 0 1 0 186 1 1 3 0 1 1 512 1 0 0 32 1 0 1 64 1 1 0 372 1 1 1 256 通常の調歩同期式モードにおけるBRR の値Ｎの設定例を表16.3 に、各動作周波数における設定可能な最大 ビットレートを表16.4 に示します。また、クロック同期式モードにおけるBRR の値Ｎの設定例を表 16.6 に、 スマートカードインタフェースにおけるBRR の値Ｎの設定例を表 16.8 に示します。スマートカードインタフ ェースでは1 ビット転送期間の基本クロック数S を選択できます。詳細は「16.7.4 受信データサンプリング タイミングと受信マージン」を参照してください。また、表16.5、表 16.7 に外部クロック入力時の最大ビッ トレートを示します。 調歩同期モードでSCI シリアル拡張モードレジスタ（SEMR）のABCS ビットを 1 にセットした時のビット レートは表16.3 の 2 倍になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-21 2012.09.14 表 16.3 ビットレートに対する BRR の設定例（調歩同期式モード） ビットレート 動作周波数φ（MHz） （bit/s） 8 9.8304 10 12 12.288 n N 誤差 （%） n N 誤差 （%） nN 誤差 （%） nN 誤差 （%） n N 誤差 （%） 38400 － － － 0 70 . 0 0 0 71 . 7 3 0 9 －2.34 0 9 0.00 ビットレート 動作周波数φ（MHz） （bit/s） 14 14.7456 16 17.2032 110 2 248 －0.17 3 64 0.69 3 70 0.03 3 75 0.48 150 2 181 0.16 2 191 0.00 2 207 0.16 2 223 0.00 300 2 90 0.16 2 95 0.00 2 103 0.16 2 111 0.00 600 1 181 0.16 1 191 0.00 1 207 0.16 1 223 0.00 1200 1 90 0.16 1 95 0.00 1 103 0.16 1 111 0.00 2400 0 181 0.16 0 191 0.00 0 207 0.16 0 223 0.00 4800 0 90 0.16 0 95 0.00 0 103 0.16 0 111 0.00 9600 0 45 1.73 0 47 0.00 0 51 0.16 0 55 0.00 19200 0 22 1.73 0 23 0.00 0 25 0.16 0 27 0.00 31250 0 13 0.00 0 14 －1.70 0 15 0.00 0 16 1.20 38400 － － － 0 11 0.00 0 12 0.16 0 13 0.00 【注】 SEMR のABCS=0 のときの例です。ABCS=1 に設定した時は、ビットレートが2 倍になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-22 2012.09.14 ビットレート 動作周波数φ（MHz） （bit/s） 18 19.6608 20 25 110 3 79 －0.12 3 86 0.31 3 88 －0.25 3 110 －0.02 150 2 233 0.16 2 255 0.00 3 64 0.16 3 80 0.47 300 2 116 0.16 2 127 0.00 2 129 0.16 2 162 －0.15 600 1 233 0.16 1 255 0.00 2 64 0.16 2 80 0.47 1200 1 116 0.16 1 127 0.00 1 129 0.16 1 162 －0.15 2400 0 233 0.16 0 255 0.00 1 64 0.16 1 80 0.47 4800 0 116 0.16 0 127 0.00 0 129 0.16 0 162 －0.15 9600 0 58 －0.69 0 63 0.00 0 64 0.16 0 80 0.47 19200 0 28 1.01 0 31 0.00 0 32 －1.36 0 40 －0.76 31250 0 17 0.00 0 19 －1.70 0 19 0.00 0 24 0.00 38400 0 14 －2.34 0 15 0.00 0 15 1.73 0 19 1.73 ビットレート 動作周波数φ（MHz） （bit/s） 30 33 n N 誤差（%） nN 誤差（%） 110 3 132 0.13 3 145 0.33 150 3 97 －0.35 3 106 0.39 300 2 194 0.16 2 214 －0.07 600 2 97 －0.35 2 106 0.39 1200 1 194 0.16 1 214 －0.07 2400 1 97 －0.35 1 106 0.39 4800 0 194 0.16 0 214 －0.07 9600 0 97 －0.35 0 106 0.39 19200 0 48 －0.35 0 53 －0.54 31250 0 29 0.00 0 32 0.00 38400 0 23 1.73 0 26 －0.54 【注】 SEMR のABCS＝0 のときの例です。ABCS＝1 に設定した時は、ビットレートが2 倍になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-23 2012.09.14 表 16.4 各動作周波数における最大ビットレート（調歩同期式モード） φ（MHz） 最大ビットレート（bit/s） n N 8 250000 0 0 9.8304 307200 0 0 10 312500 0 0 12 375000 0 0 12.288 384000 0 0 14 437500 0 0 14.7456 460800 0 0 16 500000 0 0 17.2032 537600 0 0 18 562500 0 0 19.6608 614400 0 0 20 625000 0 0 25 781250 0 0 30 937500 0 0 33 1031250 0 0 【注】 SEMR のABCS＝0 のときの例です。ABCS＝1 に設定した時は、ビットレートが2 倍になります。 表 16.5 外部クロック入力時の最大ビットレート（調歩同期式モード） φ（MHz） 外部入力クロック（MHz） 最大ビットレート（bit/s） 8 2.0000 125000 9.8304 2.4576 153600 10 2.5000 156250 12 3.0000 187500 12.288 3.0720 192000 14 3.5000 218750 14.7456 3.6864 230400 16 4.0000 250000 17.2032 4.3008 268800 18 4.5000 281250 19.6608 4.9152 307200 20 5.0000 312500 25 6.2500 390625 30 7.5000 468750 33 8.2500 515625 【注】 SEMR のABCS＝0 のときの例です。ABCS＝1 に設定した時は、ビットレートが2 倍になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-24 2012.09.14 表 16.6 ビットレートに対する BRR の設定例（クロック同期式モード） ビット 動作周波数φ（MHz） レート 8 10 16 20 25 30 33 （bit/s） n N n N n N n N n N n N n N 110 250 3 124 － － 3 249 500 2 249 － － 3 124 － － 3 233 1k 2 124 － － 2 249 － － 3 97 3 116 3 128 2.5k 1 199 1 249 2 99 2 124 2 155 2 187 2 205 5k 1 99 1 124 1 199 1 249 2 77 2 93 2 102 10k 0 199 0 249 1 99 1 124 1 155 1 187 1 205 25k 0 79 0 99 0 159 0 199 0 249 1 74 1 82 50k 0 39 0 49 0 79 0 99 0 124 0 149 0 164 100k 0 19 0 24 0 39 0 49 0 62 0 74 0 82 250k 0 7 0 9 0 15 0 19 0 24 0 29 0 32 500k 0 3 0 4 0 7 0 9 － － 0 14 － － 2.5M 0 0* 0 1 － － 0 2 － － 【記号説明】 空欄 ：設定できません。 － ：設定可能ですが誤差がでます。 * ：連続送信／連続受信はできません。 表 16.7 外部クロック入力時の最大ビットレート（クロック同期式モード） φ（MHz） 外部入力クロック （MHz） 最大ビットレート （bit/s） φ（MHz） 外部入力クロック （MHz） 最大ビットレート （bit/s） 8 1.3333 1333333.3 18 3.0000 3000000.0 10 1.6667 1666666.7 20 3.3333 3333333.3 12 2.0000 2000000.0 25 4.1667 4166666.7 14 2.3333 2333333.3 30 5.0000 5000000.0 16 2.6667 2666666.7 33 5.5000 5500000.0

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-25 2012.09.14 表 16.8 ビットレートに対する BRR の設定例 （スマートカードインタフェースモードでn＝0、S＝372 のとき） ビットレート 動作周波数φ（MHz） （bit/s） 10.00 10.7136 13.00 9600 0 1 30.00 0 1 25.00 0 1 8.99 ビットレート 動作周波数φ（MHz） （bit/s） 14.2848 16.00 18.00 9600 0 1 0.00 0 1 12.01 0 2 15.99 ビットレート 動作周波数φ（MHz） （bit/s） 20.00 25.00 30.00 9600 0 2 6.66 0 3 12.49 0 3 5.01 ビットレート 動作周波数φ（MHz） （bit/s） 33.00 n N 誤差（%） 9600 0 4 7.59 表 16.9 各動作周波数における最大ビットレート（スマートカードインタフェースモードで S＝372 のとき） φ（MHz） 最大ビットレート （bit/s） n N φ（MHz） 最大ビットレート （bit/s） n N 10.00 13441 0 0 18.00 24194 0 0 10.7136 14400 0 0 20.00 26882 0 0 13.00 17473 0 0 25.00 33602 0 0 14.2848 19200 0 0 30.00 40323 0 0 16.00 21505 0 0 33.00 44355 0 0

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-26 2012.09.14

16.3.10 IrDA コントロールレジスタ（IrCR）

IrCR は、SCI_0 の機能の選択を行います。 ビット ビット名 初期値 R/W 説 明

7 IrE 0 R/W IrDA イネーブル

SCI_0 の入出力を通常のSCI かIrDA かに設定します。 0：TxD0/IrTxD、RxD0/IrRxD 端子はTxD0、RxD0 として動作 1：TxD0/IrTxD、RxD0/IrRxD 端子はIrTxD、IrRxD として動作 IrCKS2 IrCKS1 IrCKS0 R/W R/W R/W IrDA クロックセレクト2～0 IrDA 機能をイネーブルにしたとき、IrTxD 出力パルスエンコード時のHigh パル ス幅を設定します。 000：パルス幅＝B×3/16（ビットレートの16 分の3） 001：パルス幅＝φ/2 010：パルス幅＝φ/4 011：パルス幅＝φ/8 100：パルス幅＝φ/16 101：パルス幅＝φ/32 110：パルス幅＝φ/64 111：パルス幅＝φ/128

3 IrTxINV 0 R/W IrTx データインバート

IrTxD 出力のロジックレベルの反転を指定します。反転したときビット6～4 で 指定したHigh パルス幅はLow パルス幅となります。 0：送信データをそのままIrTxD 出力 1：送信データを反転してIrTxD 出力

2 IrRxINV 0 R/W IrRx データインバート

IrRxD 入力のロジックレベルの反転を指定します。反転したときビット6～4 で指定したHigh パルス幅はLow パルス幅となります。 0：IrRxD 入力をそのまま受信データとして使用 1：IrRxD 入力を反転して受信データとして使用 1、0 － すべて0 － リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-27 2012.09.14 16.3.11 シリアル拡張モードレジスタ（SEMR） SEMR は、調歩同期式モード時のクロックソースを選択するためのレジスタです。 平均転送レートの選択により基本クロックが自動設定できます。 ビット ビット名 初期値 R/W 説 明 － 0 R R リザーブビット リードすると0 が読み出されます。ライトは無効です。 5 － 0 R/W * リザーブビット 初期値を変更しないでください。 4 － 0 R リザーブビット リードすると0 が読み出されます。ライトは無効です。

3 ABCS 0 R/W * 調歩同期基本クロックセレクト（調歩同期式モードのみ有効）

1 ビット期間の基本クロックを選択します。 0：転送レートの16 倍の周波数の基本クロックで動作 1：転送レートの8 倍の周波数の基本クロックで動作 ACS2 ACS1 ACS0 R/W* R/W* R/W* 調歩同期クロックソースセレクト（調歩同期式モードでCKE1＝1 のときのみ有効） 平均転送レートのクロックソースを選択します。平均転送レート選択時は、ABCS ビットの値に関係なく基本クロックが自動設定されます。 000：外部クロック入力 001：φ＝10.667MHz 専用の平均転送レート115.152kbps を選択 （転送レートの16 倍の周波数の基本クロックで動作） 010：φ＝10.667MHz 専用の平均転送レート460.606kbps を選択 （転送レートの8 倍の周波数の基本クロックで動作） 011：φ＝32MHz 専用の平均転送レート720kbps を選択 （転送レートの16 倍の周波数の基本クロックで動作） 100：設定禁止 101：φ＝16MHz 専用の平均転送レート115.196kbps を選択 （転送レートの16 倍の周波数の基本クロックで動作） 110：φ＝16MHz 専用の平均転送レート460.784kbps を選択 （転送レートの16 倍の周波数の基本クロックで動作） 111：φ＝16MHz 専用の平均転送レート720kbps を選択 （転送レートの8 倍の周波数の基本クロックで動作） 平均転送レートは、10.667MHz、16MHz または32MHz の 動作周波数以外には対応 していません。 【注】 * TE=RE=0 の場合のみライト可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-28 2012.09.14 16.4 調歩同期式モードの動作 調歩同期式シリアル通信の一般的なフォーマットを図 16.2 に示します。1 フレームは、 スタートビット （Low レベル）から始まり送受信データ、パリティビット、ストップビット（High レベル）の順で構成されます。調 歩同期式シリアル通信では、通信回線は通常マーク状態（Highレベル）に保たれています。SCI は通信回線を 監視し、スペース（Low レベル）を検出するとスタートビットとみなしてシリアル通信を開始します。SCI 内 部では、送信部と受信部は独立していますので、全二重通信を行うことができます。また、送信部と受信部が 共にダブルバッファ構造になっていますので、送信および受信中にデータのリード／ライトができ、連続送受 信が可能です。 LSB ࠻࡯࠲ࠬ ࠻࠶ࡆ MSB ᘒ ᘒ㧕 ࡊ࠶࠻ࠬ ࠻࠶ࡆ ࠲࡯࠺ D0 D1 D2 D3 D4 D5 D6 D7 0/1 1 1 1 1 ࡞ࠕ࡝ࠪ ࠲࡯࠺ ࠖ࠹࡝ࡄ ࠻࠶ࡆ 1࠻࠶ࡆ1࠻࠶ࡆ ޓߪߚ߹ 2࠻࠶ࡆ ࠻࠶ࡆ ߪߚ߹ ߒߥ ߩ࠲࡯࠺1㧕 図 16.2 調歩同式通信のデータフォーマット（8 ビットデータ／パリティあり／2 ストップビットの例）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-29 2012.09.14 16.4.1 送受信フォーマット 調歩同期式モードで設定できる送受信フォーマットを、表 16.10 に示します。フォーマットは12 種類あり、 SMR の選定により選択できます。マルチプロセッサビットについては｢16.5 マルチプロセッサ通信機能｣ を 参照してください。 表 16.10 シリアル送信 /受信フォーマット（調歩同期式モード） PE 㧙 㧙 㧙 㧙 CHR MP STOP SMR⸳ቯ 123456789 1 0 1 1 1 2 㐳 【記号説明】 S ：スタートビット STOP ：ストップビット P ：パリティビット MPB ：マルチプロセッサビット

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-30 2012.09.14 16.4.2 調歩同期式モードの受信データサンプリングタイミングと受信マージン 調歩同期式モードでは、SCI はビットレートの16 倍の周波数の基本クロックで動作します。受信時はスタ ートビットの立ち下がりを基本クロックでサンプリングして内部を同期化します。また、図 16.3 に示すよう に受信データを基本クロックの8 番目の立ち上がりエッジでサンプリングすることで、 各ビットの中央でデー タを取り込みます。したがって、調歩同期式モードでの受信マージンは式（1）のように表すことができます。 M㧩㨧㧔0.5㧙 㧕㧙㧔L㧙0.5㧕F㧙 㧔1+F㧕㨩˜100㨯㨯㨯ᑼ㧔1㧕2N N |D㧙0.5| M：受信マージン N：クロックに対するビットレートの比（N＝16） F：クロック周波数の偏差の絶対値 となります。ただし、この値はあくまでも計算上の値ですので、システム設計の際には20～30％の余裕を持 たせてください。 ౝㇱၮᧄ ࠢ࠶ࡠࠢ 16ࠢ࠶ࡠࠢ 8ࠢ࠶ࡠࠢ ࠲࡯࠺ 㧔RxD㧕 หᦼൻ ࠣࡦ࡝ࡊࡦࠨ ࠣࡦࡒࠗ࠲ ࠲࡯࠺ ࠣࡦ࡝ࡊࡦࠨ ࠣࡦࡒࠗ࠲ 15 0 7 15 00 7 図 16.3 調歩同期式モードの受信データサンプリングタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-31 2012.09.14 16.4.3 クロック SCI の送受信クロックは、SMR の C/A ビットとSCR の CKE1、CKE0 ビットの設定により、内蔵ボーレート ジェネレータの生成する内部クロックまたはSCK 端子から入力される外部クロックのいずれかを選択できま す。外部クロックを使用する場合は、SCK 端子にビットレートの16 倍の周波数のクロックを入力してくださ 内部クロックで動作させるときはSCK 端子からクロックを出力することができます。このとき出力される クロックの周波数はビットレートと等しく、送信時の位相は図 16.4 に示すように送信データの中央でクロッ クが立ち上がります。 1ࡓ࡯࡟ࡈ D0 D1 D2 D3 D4 D5 D6 D7 0/1 1 1 SCK TxD 図 16.4 出力クロックと送信データの位相関係（調歩同期式モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-32 2012.09.14

16.4.4 SCI の初期化（調歩同期式）

データの送受信前に、SCR の TE、RE ビットをクリアした後、図 16.5 のフローチャートの例に従って初期 化してください。動作モードの変更、通信フォーマットの変更などの場合も必ず、TE ビットおよびRE ビット を 0 にクリアしてから変更を行ってください。TE を 0 にクリアすると、TDRE は 1 にセットされますが、RE を 0 にクリアしても、RDRF、PER、FER、ORER の各フラグ、およびRDR は初期化されませんので注意して ください。調歩同期式モードで外部クロックを使用する場合は、初期化の期間も含めてクロックを供給してく ださい。 Wait ޜ ᆎ SMRޔSCMRㅍା㧛 㨇1㨉SCRߩCKE1ޔCKE0⸳ቯ 㧔TEޔREߪ࠻࠶ࡆ0㧕 No Yes BRR⸳ቯ SCRߩTEޔREࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ 㨇2㨉 㨇3㨉 ޔ߮ࠃ߅RIEޔTIEޔTEIEޔMPIE࠻࠶ࡆ 㨇4㨉 1ᦼ㑆⚻ㆊ 㨇1㨉 SCRߐߛߊߡߒ ޔ߅ߥRIEޔTIEޔTEIEޔMPIE߮ࠃ߅ޔ TEޔREߕ0ߊߡߒࠕ࡝ࠢߦ ޕ޿ߐߛ ߒ ޔߪߦSCR಴ ޕߔ߹ࠇߐ 㨇2㨉 SMRޔSCMR࠻࠶ࡑ࡯ࠜࡈ ޕߔ߹ߒ 㨇3㨉 BRRࠗ࡜ࠍ ޕࠎߖ߹ࠅ޽ 㨇4߽ߣߊߥ1ޔࠄ߆ߡߞ ޔߚ߹ޕߔ߹ߒ࠻RIEޔTIEޔTEIEޔ MPIEޕ޿ߐߛߊߡߒ TEޔREࠅࠃߦߣߎࠆߔTxDޔ RxDޕߔ߹ࠅߥߣ 図 16.5 SCI の初期化フローチャートの例

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-33 2012.09.14 16.4.5 データ送信（調歩同期式） 図 16.6 に調歩同期式モードの送信時の動作例を示します。データ送信時SCI は以下のように動作します。 1. SCIはSSRのTDREを監視し、クリアされるとTDRにデータが書き込まれたと認識してTDRからTSRにデー タを転送します。 2. TDRからTSRにデータを転送すると、TDREを1にセットして送信を開始します。このとき、SCRのTIEが1 にセットされているとTXI割り込み要求を発生します。このTXI割り込みルーチンで、前に転送したデー タの送信が終了するまでにTDRに次の送信データを書き込むことで連続送信が可能です。 3. TxD端子からスタートビット、送信データ、パリティビットまたはマルチプロセッサビット（フォーマッ トによってはない場合もあります）、ストップビットの順に送り出します。 4. ストップビットを送り出すタイミングでTDREをチェックします。 5. TDREが0であると次の送信データをTDRからTSRにデータを転送し、ストップビット送出後、次のフレー ムの送信を開始します。 6. TDREが1であるとSSRのTENDを1をセットし、ストップビット送出後、1を出力してマーク状態になりま す。このときSCRのTEIEが1にセットされているとTEIを発生します。 図 16.7 にデータ送信のフローチャートの例を示します。 TDRE TEND 1ࡓ࡯࡟ࡈ D0 D1 D7 0/1 1 0 D0 D1 D7 0/1 1 1 1 ࠻࠶ࡆ ࠖ࠹࡝ࡄ ࠻࠶ࡆ ࡊ࠶࠻ࠬ ࠻࠶ࡆ ࠻࡯࠲ࠬ ࠻࠶ࡆ ࠻࠶ࡆ ࡊ࠶࠻ࠬ ࠻࠶ࡆ TXIߺ TXIಣℂ ߢࡦ࠴࡯࡞TDRߦ TDREࠍࠣ࡜ࡈ0ߦ ࠕ࡝ࠢ TEIߺ ᘒ ᘒ㧕 TXIߺ 図 16.6 調歩同期式モードの送信時の動作例（8 ビットデータ／パリティあり／1 ストップビットの例）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-34 2012.09.14 No ޜ 㨇1㨉 Yes ൻ ᆎ SSRߩTDRE㨇2㨉 SSRߩTDREࠍࠣ࡜ࡈ0ࠕ࡝ࠢߦ No Yes No Yes 㨇3㨉 No Yes 㨇4㨉 DRࠍ0ޔࠕ࡝ࠢߦ DDRࠍ1࠻࠶࠮ߦ SCRߩTEࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ TDRE㧩1 TEND㧩1 㨇1㨉SCIೋᦼൻ㧦 TxDߥߦ ޕߔ߹ࠅ TEࠍ࠻࠶ࡆ1ޔ1ߩ 1ޕߔ߹ࠅߥߦ 㨇2㨉SCI㧦 㨇3⛮⛯ᚻ㗅㧦 ޔߪߦ߈ߣࠆߌTDRE࡜ࡈ ߩࠣ1⏕ ߦTDRߡ޿ 㧔TXI㧕ⷐ ߢDMACߪߚ߹DTCޔߒTDR࡯࠺ߦ ޔߪߦTDRE࠶ࠚ࠴ߩࠣ࡜ࡈ ޕߔ߹ࠇࠊ 㨇4಴ജ㧦 ޔߪߦ߈ߣࠆߔ TxDߩ࠻࡯ࡐࠆߔDRࠍ0ޔࠕ࡝ࠢߦ DDRࠍ1ߦSCRߩTEࠍ࠻࠶ࡆ 0ޕߔ߹ߒࠕ࡝ࠢߦ 図 16.7 シリアル送信のフローチャートの例

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-35 2012.09.14 16.4.6 シリアルデータ受信（調歩同期式） 図 16.8 に調歩同期式モードの受信時の動作例を示します。データ受信時SCI は以下のように動作します。 1. 通信回線を監視し、スタートビットを検出すると内部を同期化して受信データをRSRに取り込み、パリテ ィビットとストップビットをチェックします。 2. オーバランエラーが発生したとき（SSRのRDRFが1にセットされたまま次のデータを受信完了したとき） はSSRのORERをセットします。 このときSCRのRIEが1にセットされているとERI割り込み要求を発生しま す。受信データはRDRに転送しません。RDRFは1にセットされた状態を保持します。 3. パリティエラーを検出した場合はSSRのPERをセットし、受信データをRDRに転送します。このときSCR のRIEが1にセットされているとERI割り込み要求を発生します。 4. フレーミングエラー（ストップビットが0のとき）を検出した場合はSSRのFERをセットし、受信データを RDRに転送します。このときSCRのRIEが1にセットされているとERI割り込み要求を発生します。 5. 正常に受信したときはSSRのRDRFをセットし、受信データをRDRに転送します。このときSCRのRIEが1 にセットされているとRXI割り込み要求を発生します。このRXI割り込み処理ルーチンでRDRに転送さ れ た受信データを次のデータ受信完了までにリードすることで連続受信が可能です。 RDRF FER 1ࡓ࡯࡟ࡈ D0 D1 D7 0/1 1 0 D0 D1 D7 0/1 0 1 1 ࠻࠶ࡆ ࠖ࠹࡝ࡄ ࠻࠶ࡆ ࡊ࠶࠻ࠬ ࠻࠶ࡆ ࠻࡯࠲ࠬ ࠻࠶ࡆ ࠻࠶ࡆ ࡊ࠶࠻ࠬ ߢ࡯࡜ࠛERI ᘒ ᘒ㧕 RXIಣℂ ߢࡦ࠴࡯࡞RDRߩ RDRFࠍࠣ࡜ࡈ0ߦ ࠕ࡝ࠢ RXIߺ 図 16.8 SCI の受信時の動作例（8 ビットデータ／パリティあり／1 ストップビットの例） 受信エラーを検出した場合のSSR の各ステータスフラグの状態と受信データの処理を表16.11 に示します。 受信エラーを検出すると、RDRF はデータを受信する前の状態を保ちます。受信エラーフラグがセットされ た状態では以後の受信動作ができません。したがって、受信を継続する前に必ずORER、FER、PER、および RDRF の各フラグを0 にクリアしてください。図16.9 にデータ受信のためのフローチャートの例を示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-36 2012.09.14 表 16.11 SSR のステータスフラグの状態と受信データの処理 SSR のステータスフラグ RDRF* ORER FER PER 受信データ 受信エラーの状態 1 1 0 0 消失 オーバランエラー 0 0 1 0 RDR へ転送 フレーミングエラー 0 0 0 1 RDR へ転送 パリティエラー 1 1 1 0 消失 オーバランエラー＋フレーミングエラー 1 1 0 1 消失 オーバランエラー＋パリティエラー 0 0 1 1 RDR へ転送 フレーミングエラー＋パリティエラー 1 1 1 1 消失 オーバランエラー＋フレーミングエラー＋パリティエラー 【注】 * RDRF は、データ受信前の状態を保持します。 Yes ޜ 㨇1㨉 No ൻ ᆎ 㨇2㨉 No Yes SSRߩRDRF㨇4㨉 㨇5㨉 SCRߩREࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ SSRߩORERޔPERޔ ಣℂ 㧕 㨇3㨉 RDRFࠍࠣ࡜ࡈ0ޓޓޓޓࠕ࡝ࠢߦ No Yes PERщFERщORER㧩1 RDRF㧩1 ోᢙฃା 㨇1㨉SCIೋᦼൻ㧦 RxDߦ ޕߔ߹ࠅߥ 㨇2㨉 㨇3ᬌ಴㧦 ޔߪߦ߈ߣߚߒ SSRߩORERޔPERޔFER࡯࡝ࠍࠣ࡜ࡈ ࡯࡜ࠛߩ ޔߕORERޔPERޔ ORERޔPERޔFER߇߆ࠇߕ޿ߩࠣ࡜ࡈ1ߦ ޕࠎߖ߹߈ߢ ߦRxDߦ ߣߎࠆߔ࠼࡯࡝ࠍ ޕߔ߹߈ߢ߇ 㨇4㨉SCI㧦 SSRޔߡߒ࠼࡯࡝ࠍRDRF㧩1ࠍߣߎࠆ޽ߢ ߇ࠣ࡜0ࠄ߆1ޔߪߣߎߚߒRXIࠅ ޕߔ߹߈ߢ߇ߣߎࠆ 㨇5⛮⛯ᚻ㗅㧦 ࡯࡟ࡈߩ ޔߦ ޔߒߛߚޕ޿RXIߢߺDMACߪߚ߹ DTCߒRDRޔߪߦ RDRFޕߔ߹ࠇࠊ 図 16.9 シリアル受信データフローチャートの例（ 1）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-37 2012.09.14 ޜ 㨇3㨉 ಣℂ ಣℂ Yes No SSRߩORERޔPERޔ FERࠍࠣ࡜ࡈ0ࠕ࡝ࠢߦ No Yes No Yes ಣℂ No Yes ಣℂ ORER㧩1 FER㧩1 ࠢ࡯࡟ࡉ PER㧩1 SCRߩREࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ 図 16.9 シリアル受信データフローチャートの例（ 2）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-38 2012.09.14 16.5 マルチプロセッサ通信機能 マルチプロセッサ通信機能を使用すると、マルチプロセッサビットを付加した調歩同期式シリアル通信によ り複数のプロセッサ間で通信回線を共有してデータの送受信を行うことができます。マルチプロセッサ通信で は受信局に各々固有のID コードを割り付けます。シリアル通信サイクルは、受信局を指定するID 送信サイク ルと指定された受信局に対するデータ送信サイクルで構成されます。ID 送信サイクルとデータ送信サイクル の区別はマルチプロセッサビットで行います。マルチプロセッサビットが1 のときID 送信サイクル、0 のと きデータ送信サイクルとなります。図 16.10 にマルチプロセッサフォーマットを使用したプロセッサ間通信の 例を示します。送信局は、まず受信局のID コードにマルチプロセッサビット1 を付加した通信データを送信 します。続いて、送信データにマルチプロセッサビット0 を付加した通信データを送信します。受信局は、マ ルチプロセッサビットが1 の通信データを受信すると自局のID と比較し、一致した場合は続いて送信される 通信データを受信します。 一致しなかった場合は再びマルチプロセッサビットが1 の通信データを受信するま で通信データを読み飛ばします。 SCI はこの機能をサポートするため、SCR に MPIE ビットが設けてあります。MPIE を 1 にセットすると、 マルチプロセッサビットが1 のデータを受け取るまでRSR からRDR への受信データの転送、および受信エラ ーの検出とSSR の RDRF、FER、ORER の各フラグのセットを禁止します。マルチプロセッサビットが1 の受 信キャラクタを受け取ると、SSR の MPBR が 1 にセットされるとともにMPIE が自動的にクリアされて通常の 受信動作に戻ります。このときSCR のRIE がセットされているとRXI 割り込みを発生します。MPIE が 0 に クリアされた状態では、マルチプロセッサビットの値に関係なく受信動作を行います。マルチプロセッサビッ トは、SSR の MPB に格納されます。 マルチプロセッサフォーマットを指定した場合は、パリティビットの指定は無効です。それ以外は通常の調 歩同期式モードと変わりません。 マルチプロセッサ通信を行うときのクロックも通常の調歩同期式モードと同 一です。 ㅍାዪ ฃାዪA 㧔ID㧩01㧕 ฃାዪB 㧔ID㧩02㧕 ฃାዪC 㧔ID㧩03㧕 ฃାዪD 㧔ID㧩04㧕 ㅢା࿁✢ ࡞ࠕ࡝ࠪ ࠲࡯࠺ ID࡞ࠢࠗࠨ ᜰቯ ࡞ࠢࠗࠨ 㧩IDฃାዪ 㧔MPB㧩1㧕㧔 MPB㧩0㧕 H'01 H'AA ޤ 図 16.10 マルチプロセッサフォーマットを使用した通信例（受信局 A へのデータH'AA の送信の例）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-39 2012.09.14 16.5.1 マルチプロセッサシリアルデータ送信 図 16.11 にマルチプロセッサデータ処理のフローチャートの例を示します。ID 送信サイクルではSSR の MPBT を 1 にセットして送信してください。データ送信サイクルではSSR の MPBT を 0 にクリアして送信し てください。その他の動作は調歩同期式モードの動作と同じです。 No ޜ 㨇1㨉 Yes ൻ ᆎ SSRߩTDRE㨇2㨉 SSRߩMPBTޓޓ No Yes No Yes 㨇3㨉 No Yes 㨇4㨉 DRࠍ0ޔࠕ࡝ࠢߦDDRࠍ 1࠻࠶࠮ߦ SCRߩTEࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ TDRE㧩1 ㅍା⚳ੌ TEND㧩1 TDREࠍࠣ࡜ࡈ0ࠕ࡝ࠢߦ 㨇1㨉SCIೋᦼൻ㧦 TxDߥߦ ޕߔ߹ࠅ TEࠍ࠻࠶ࡆ1ޔ1ߩ 1ޕߔ߹ࠅߥߦ 㨇2㨉SCI㧦 1ߦTDREࠍࠣ࡜ࡈ0ࠢߦ ޕ޿ߐߛߊߡߒࠕ࡝ 㨇3⛮⛯ᚻ㗅㧦 ߕTDREࡈ ߩࠣ࡜1ࠍߣߎࠆ޽ߢ ߦTDR޿ 㧔 TXI㧕 ߢDMACߪߚ߹DTCߒTDR࡯࠺ߦ ߪߦTDRE࠶ࠚ࠴ߩࠣ࡜ࡈ ޕߔ߹ࠇࠊ 㨇4಴ജ㧦 ޔߪߦ߈ߣࠆߔ 図 16.11 マルチプロセッサシリアル送信のフローチャートの例

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-40 2012.09.14 16.5.2 マルチプロセッサシリアルデータ受信 図 16.13 にマルチプロセッサデータ受信のフローチャートの例を示します。SCR の MPIE を 1 にセットする とマルチプロセッサビットが1 の通信データを受信するまで通信データを読み飛ばします。マルチプロセッサ ビットが1 の通信データを受信すると受信データをRDR に転送します。このときRXI 割り込み要求を発生し ます。その他の動作は調歩同期式モードの動作と同じです。図 16.12 に受信時の動作例を示します。 MPIE RDRߩ

0 D0 D1 D7 1 1 0 D0 D1 D7 01

㧔ID1࠻࡯࠲ࠬ ࠻࠶ࡆMPB ࡊ࠶࠻ࠬ ࠻࠶ࡆ ࠻࡯࠲ࠬ ࠻࠶ࡆ 㧔Data1㧕 MPB ࡊ࠶࠻ࠬ ࠻࠶ࡆ RXIⷐ᳞ ࠮ࡠࡊ࠴࡞ࡑ 㧕 ᘒ ᘒ㧕 RDRF RXIಣℂ ߢࡦ࠴࡯࡞RDRߩ RDRFࠍࠣ࡜ࡈ0ߦ ࠕ࡝ࠢ ߩID႐ว ߮MPIEࠍ࠻࠶ࡆ 1࠻࠶࠮ߦ RXIߪ ޕࠎߖ߹ߒ ߚ߹RDRᘒ ޕߔ߹ߒ ID1 㧔aߩID߈ߣ޿ߥߒ MPIE RDRߩ 㧔ID2࠻࡯࠲ࠬ ࠻࠶ࡆMPB ࡊ࠶࠻ࠬ ࠻࠶ࡆ ࠻࡯࠲ࠬ ࠻࠶ࡆ 㧔Data2㧕 MPB ࡊ࠶࠻ࠬ ࠻࠶ࡆ RXIⷐ᳞ ࠮ࡠࡊ࠴࡞ࡑ 㧕 ᘒ ᘒ㧕RDRF RXIಣℂ ߢࡦ࠴࡯࡞RDRߩ RDRFࠍࠣ࡜ࡈ0ߦ ࠕ࡝ࠢ ߩIDޔߢߩߥ ޔߌ RXI࡯࡞ ߮MPIEࠍ࠻࠶ࡆ 1࠻࠶࠮ߦ ID2 㧔bߩID߈ߣߚߒ Data2ID1 MPIE㧩0 MPIE㧩0 図 16.12 SCI の受信時の動作例（8 ビットデータ／マルチプロセッサビットあり／1 ストップビットの例）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-41 2012.09.14 Yes ޜ 㨇1㨉 No ൻ ᆎ No Yes 㨇4㨉 SCRߩREࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ ಣℂ 㧕 㨇5㨉 No Yes FERщORER㧩1 RDRF㧩1 ోᢙฃା SCRߩMPIEࠍ࠻࠶ࡆ1㨇 2㨉 SSRߩRDRF㨇3㨉 No Yes ߩID Yes No No Yes FERщORER㧩1 RDRF㧩1 㨇1㨉SCIೋᦼൻ㧦 RxD߹ࠅߥߦ ޕߔ 㨇2㨉ID㧦 㨇3㨉SCIޔߡߒIDᲧセ㧦 ޔRDR⥄ዪ ߩIDޕߔ߹ߒ ߩID߮MPIEࠍ࠻࠶ࡆ1ߦ ߩIDޔߪߦ߈ߣߩRDRFࠍࠣ࡜ࡈ0ߒࠕ࡝ࠢߦ ޕߔ߹ 㨇4㨉SCIฃା㧦 㨇5ᬌ಴㧦 ޔߪߦ߈ߣߚߒSSRߩORERޔ FERᚲ ߕORERޔFERࡈ ޕࠎߖ߹߈ߢ ߦRxD࡯࡝ࠍ ޕߔ߹߈ߢ߇ 図 16.13 マルチプロセッサシリアル受信のフローチャートの例（ 1）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-42 2012.09.14 ޜ ಣℂ Yes No SSRߩORERޔPERޔFERࠍࠣ࡜ࡈ 0ࠕ࡝ࠢߦ No Yes No Yes ಣℂ ಣℂ ORER㧩1 FER㧩1 ࠢ࡯࡟ࡉ SCRߩREࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ 㨇5㨉 図 16.13 マルチプロセッサシリアル受信のフローチャートの例（ 2）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-43 2012.09.14 16.6 クロック同期式モードの動作 クロック同期式通信の通信データのフォーマットを図 16.14 に示します。クロック同期式モードではクロッ クパルスに同期してデータを送受信します。 通信データの1 キャラクタは8 ビットデータで構成されます。SCI はデータ送信時は同期クロックの立ち下がりから次の立ち下がりまで出力します。データ受信時は同期クロッ クの立ち上がりに同期してデータを取り込みます。8 ビット出力後の通信回線は最終ビット出力状態を保ちま す。クロック同期式モードでは、パリティビットやマルチプロセッサビットの付加はできません。SCI 内部で は送信部と受信部が独立していますので、クロックを共有することで全二重通信を行うことができます。送信 部／受信部は共にダブルバッファ構造になっていますので、送信中に次の送信データのライト、受信中に前の 受信データのリードを行うことで連続送受信が可能です。 Don't careDon't care ߩ࠲࡯࠺1㧕 ࠲࡯࠺ หᦼ ࠢ࠶ࡠࠢ LSB MSB ޤ*ߪHigh࡞ࡌ࡟ 図 16.14 クロック同期式通信のデータフォーマット（LSB ファーストの場合） 16.6.1 クロック SCR の CKE1、CKE0 の設定により、内蔵ボーレートジェネレータが生成する内部クロックまたはSCK 端子 から入力される外部同期クロックを選択できます。内部クロックで動作させるとき、SCK 端子から同期クロッ クが出力されます。同期クロックは1 キャラクタの送受信で8 パルス出力され、送信および受信を行わないと きは High レベルに固定されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-44 2012.09.14

16.6.2 SCI の初期化（クロック同期式）

データの送受信前に、SCR の TE、RE ビットをクリアした後、図 16.15 のフローチャートの例に従って初期 化してください。動作モードの変更、通信フォーマットの変更などの場合も必ず、TE ビットおよびRE ビット を 0 にクリアしてから変更を行ってください。TE を 0 にクリアすると、TDRE は 1 にセットされますが、RE を 0 にクリアしても、RDRF、PER、FER、ORER の各フラグ、およびRDR は初期化されませんので注意して ください。 Wait ޜ ޕ޿ߐߛߊߡߞ ᆎ SMRޔSCMRㅍା㧛ฃା No Yes BRR⸳ቯ SCRߩTEޔREࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ 㨇2㨉 㨇3㨉 ޔߚ߹RIEޔTIEޔTEIEޔ MPIE⸳ቯ 㨇4㨉 1ᦼ㑆⚻ㆊ SCRߩCKE1ޔCKE0ࠍ࠻࠶ࡆ ⸳ቯ㧔TEޔREߪ࠻࠶ࡆ0㧕 㨇1㨉 SCRߡߒ ޔ߅ߥޕ޿ߐߛߊRIEޔTIEޔTEIEޔ MPIEޔTEޔREߕ0ࠍ ޕ޿ߐߛߊߡߒ 㨇1㨉 SMRޔSCMR࡯ࠜࡈ ޕߔ߹ߒ 㨇2㨉 BRR୯ ޕࠎߖ߹ࠅ޽ 㨇3㨉 ߽ߣߊߥ1ޔࠄ߆ߡߞ SCRߩTEߪߚ߹ޔREࠍ࠻࠶ࡆ1ߦ ޕߔ߹ߒ࠻࠶࠮ ޔߚ߹RIEޔTIEޔTEIEޔMPIEࡆ ޕ޿ߐߛߊߡߒ TEޔREߢTxDޔ RxDޕߔ߹ࠅߥߦ 㨇4㨉 図 16.15 SCI の初期化フローチャートの例

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-45 2012.09.14 16.6.3 シリアルデータ送信（クロック同期式） 図 16.16 にクロック同期式モードの送信時の動作例を示します。 データ送信時SCI は以下のように動作しま 1. SCIはSSRのTDREを監視し、クリアされるとTDRにデータが書き込まれたと認識してTDRからTSRにデー タを転送します。 2. TDRからTSRにデータを転送すると、TDREを1にセットして送信を開始します。このとき、SCRのTIEが1 にセットされているとTXI割り込み要求を発生します。このTXI割り込みルーチンで、前に転送したデー タの送信が終了するまでにTDRに次の送信データを書き込むことで連続送信が可能です。 3. クロック出力モードに設定したときには出力クロックに同期して、外部クロックに設定したときには入力 クロックに同期して、TxD端子から8ビットのデータを出力します。 4. 最終ビットを送り出すタイミングでTDREをチェックします。 5. TDREが0であると次の送信データをTDRからTSRにデータを転送し、次のフレームの送信を開始します。 6. TDREが1であるとSSRのTENDに1をセットし、最終ビット出力状態を保持します。このときSCRのTEIE が1にセットされているとTEIを発生します。SCK端子はHighレベルに固定されます。 図 16.17 にデ ータ送信のフローチャートの例を示します。受信エラーフラグ（ORER 、FER、PER）が 1 に セットされた状態ではTDRE をクリアしても送信を開始しません。送信開始の前に、必ず受信エラーフラグを 0 にクリアしておいてください。また、受信エラーフラグはRE ビットをクリアしただけではクリアされませ んので注意してください。 ォㅍᣇะ ࠲࡯࠺ หᦼ ࠢ࠶ࡠࠢ 1ࡓ࡯࡟ࡈ TDRE TEND TXI࡯࡞ ߢࡦ࠴TDR࠲࡯࠺ߦ ޔߒ࠻ࠗ࡜ࠍTDRE ࠍࠣ࡜ࡈ0ࠕ࡝ࠢߦ TXIߺ TXIߺ TEIߺ 図 16.16 クロック同期式モードの送信時の動作例

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-46 2012.09.14 No ޜ 㨇1㨉 Yes ൻ ᆎ SSRߩTDRE㨇2㨉 SSRߩTDREࠍࠣ࡜ࡈ0ࠕ࡝ࠢߦ No Yes No Yes 㨇3㨉 SCRߩTEࠍ࠻࠶ࡆ 0ࠕ࡝ࠢߦ TDRE㧩1 TEND㧩1 㨇1㨉SCIೋᦼൻ㧦 TxDߥߦ ޕߔ߹ࠅ 㨇2㨉SCI㧦 㨇3⛮⛯ᚻ㗅㧦 ߕTDRE ߩࠣ࡜ࡈ1ߣߎࠆ޽ߢ ߦTDR⛯ ߺ 㧔TXIߢDMACߪߚ߹DTCߒTDR ߪߦTDREࠣ࡜ࡈ ࠇࠊ ޕߔ߹ 図 16.17 シリアル送信のフローチャートの例

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-47 2012.09.14 16.6.4 シリアルデータ受信（クロック同期式） 図 16.18 にクロック同期式モードの受信時の動作例を示します。 データ受信時SCI は以下のように動作しま 1. SCIは同期クロックの入力または、出力に同期して内部を初期化して受信を開始し、受信データをRSRに 取り込みます。 2. オーバランエラーが発生したとき（SSRのRDRFが1にセットされたまま次のデータを受信完了したとき） はSSRのORERをセットします。 このときSCRのRIEが1にセットされているとERI割り込み要求を発生しま す。受信データはRDRに転送しません。RDRFは1にセットされた状態を保持します。 3. 正常に受信したときはSSR のRDRFをセットし、受信データをRDRに転送します。このときSCRのRIEが1 にセットされているとRXI割り込み要求を発生します。このRXI割り込み処理ルーチンでRDRに転送され た受信データを次のデータ受信完了までにリードすることで連続受信が可能です。 ࠲࡯࠺ หᦼ ࠢ࠶ࡠࠢ 1ࡓ࡯࡟ࡈ RDRF ORER ߢERIⷐ᳞ RXIߺ RXI࡯࡞ ߢࡦ࠴RDRࠍ࠲࡯࠺ߩ ޔߒ࠼࡯࡝RDRF࡜ࡈ ࠍࠣ0ࠕ࡝ࠢߦ RXIߺ 図 16.18 SCI の受信時の動作例 受信エラーフラグがセットされた状態では以後の送受信動作ができません。したがって、受信を継続する前 に必ず ORER、FER、PER、およびRDRF の各フラグを0 にクリアしてください。図16.19 にデータ受信のた めのフローチャートの例を示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-48 2012.09.14 Yes ޜ 㨇1㨉 No ൻ ᆎ 㨇2㨉 No Yes SSRߩRDRF㨇4㨉 㨇5㨉 SCRߩREࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ ಣℂ 㧕 㨇3㨉 SSRߩRDRFࠍࠣ࡜ࡈ0ࠕ࡝ࠢߦ No Yes ORER㧩1 RDRF㧩1 ోᢙฃା ޜ ಣℂ SSRߩORERࠍࠣ࡜ࡈ 0ࠕ࡝ࠢ ಣℂ 㨇3㨉 㨇1㨉SCIೋᦼൻ㧦 RxDࠅߥߦ ޕߔ߹ 㨇2㨉 㨇3ಣℂ㧦 ޔߪߦ߈ߣߚߒSSRߩORER ࠍ ޔORERࠍࠣ࡜ࡈ0ߛߊߡߒࠕ࡝ࠢߦ ޕ޿ߐORER߇ࠣ࡜ࡈ1ޔߪߢ ޕࠎߖ߹߈ߢ 㨇4㨉SCI㧦 ߇0ࠄ߆1ޔߪߣߎߚߒRXIߞࠃߦߺ ޕߔ߹߈ߢ߇ߣߎࠆ 㨇5⛮⛯ᚻ㗅㧦 ࡯࡟ࡈߩ ߩࡓMSB࠻࠶ࡆ7ޔߦRDRF ߩ0ޔߒߛߚޕ޿ߐߛߊߡ޿߅ߡߒ 㧔RXIߢDMAC ߪߚ߹DTCޔߒRDR႐ ߪߦRDRFࠇࠊ ޕߔ߹ 図 16.19 シリアルデータ受信フローチャートの例

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-49 2012.09.14 16.6.5 シリアルデータ送受信同時動作（クロック同期式） 図 16.20 にデータ送受信同時動作のフローチャートの例を示します。 データ送受信同時動作はSCI の初期化 後、以下の手順に従って行ってください。 送信から同時送受信へ切り替えるときには、SCI が送信終了状態であること、TDRE および TEND が 1 にセ ットされていることを確認した後、TE を 0 にクリアしてからTE および RE を 1 命令で同時に1 にセットして ください。 受信から同時送受信へ切り替えるときには、SCI が受信完了状態であることを確認し、RE を0 にクリアし てから RDRF およびエラーフラグ（ORER、FER、PER）が0 にクリアされていることを確認した後、TE およ び RE を 1 命令で同時に1 にセットしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-50 2012.09.14 Yes ޜ 㨇1㨉 No ൻ ᆎ 㨇5㨉 ಣℂ 㨇3㨉 SSRߩRDRFࠍࠣ࡜ࡈ0ࠕ࡝ࠢߦ No Yes ORER㧩1 ోᢙฃା No Yes TDRE㧩1 SSRߩTDREࠍࠣ࡜ࡈ0ࠕ࡝ࠢߦ No Yes RDRF㧩1 SCRߩTEޔREࠍ࠻࠶ࡆ 0ࠕ࡝ࠢߦ ޤ ޔߪߦ߈ߣࠆ߃ ߦ1ޕ޿ߐߛߊߡߒ࠻࠶࠮ߦ 㨇1㨉ೋᦼൻ㧦 TxDޔߦRxDฃ ޕߔ߹ࠅߥߦ 㨇2㨉SCI㧦 TDRE߇ࠣ࡜ࡈ0ࠄ߆1ޔߪߣߎߚߒTXIഀ ߔ߹߈ߢ߇ߣߎࠆ 㨇3ಣℂ㧦 ޔߪߦ߈ߣߚߒSSRߩORERࡈ ߞ ORER߇ࠣ࡜ࡈ1ㅍା㧛 ޕࠎߖ߹߈ߢ 㨇4㨉SCI㧦 ߇0ࠄ߆1ޔߪߣߎߚߒRXIߞࠃߦߺ ޕߔ߹߈ߢ߇ߣߎࠆ 㨇5⛮⛯ᚻ㗅㧦 ࡯࡟ࡈߩ ߩࡓMSB࠻࠶ࡆ7ޔߦRDRFࡈ ߩ ߩࡓ࡯࡟ࡈMSB࠻࠶ࡆ7ߦ TDREߩࠣ࡜ࡈ1ࠆ޽ߢ ߦࠄߐޕ޿ߐߛߊߡߒTDR࠲࡯࠺ߦ ޕ޿ߐߛߊߡ 㧔TXI㧕 ߢDMACߪߚ߹DTCߒTDR࠲࡯࠺ߦ 㧔RXIߢDMACߪߚ߹ DTCߒRDRߪߦ RDRFޕߔ߹ࠇࠊ 図 16.20 シリアル送受信同時動作のフローチャートの例

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-51 2012.09.14 16.7 スマートカードインタフェースの動作説明 SCI はシリアルコミュニケーションインタフェースの拡張機能として、ISO/IEC 7816-3（Identification Card） に準拠したIC カード（スマートカード）とのインタフェースをサポートしています。スマートカードインタ フェースモードへの切り替えはレジスタにより行います。 16.7.1 接続例とスマートカードインタフェース概要 図 16.21 にスマートカードとの接続例を示します。IC カードとは1 本のデータ伝送線で送受信が行われるの で、TxD 端子と RxD 端子とを結線し、データ伝送線は抵抗で電源VCC 側にプルアップしてください。IC カー ドを接続しない状態でRE＝TE＝1 に設定すると、閉じた送信/受信が可能となり自己診断をすることができま す。SCI で生成するクロックをIC カードに供給する場合は、SCK 端子出力をIC カードのCLK 端子に入力し てください。リセット信号の出力には本LSI の出力ポートを使用できます。 TxD RxD ᧄLSI VCC I/O ធ⛯ⵝ⟎ᧄ૕ IC࠼࡯ࠞ CLK RST SCK Rx(࠻࡯ࡐ) 図 16.21 スマートカードインタフェース端子接続概要

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-52 2012.09.14 16.7.2 データフォーマット（ブロック転送モード時を除く） 図 16.22 にスマートカードインタフェースモードでの送受信フォーマットを示します。

• 調歩同期式で、1フレームは8ビットデータとパリティビットで構成されます。
• 送信時は、パリティビットの終了から次のフレーム開始まで2etu（Elementary Time Unit：1ビットの転送期 間）以上のガードタイムをおきます。
• 受信時はパリティエラーを検出した場合、スタートビットから10.5etu経過後、エラーシグナルLowを1etu 期間出力します。
• 送信時はエラーシグナルをサンプリングすると、2etu以上経過後、自動的に同じデータを再送信します。 Ds D0 D1 D2 D3 D4 D5 D6 D7 Dp ᱜᏱㅍฃାᤨ Ds D0 D1 D2 D3 D4 D5 D6 D7 Dp ⊒↢ᤨ DE ޤ Ds D0㨪D7 Dp DE 図 16.22 通常のスマートカードインタフェースのデータフォーマット ダイレクトコンベンションタイプとインバースコンベンションタイプの2 種類のIC カードとの送受信は以 下のように行ってください。 Ds AZ ZAZ Z ZZA A㧔Z㧕㧔 Z㧕⁁ᘒ D0 D1 D2 D3 D4 D5 D6 D7 Dp 図 16.23 ダイレクトコンベンション（ SDIR＝SINV＝O/E＝0）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-53 2012.09.14 ダイレクトコンベンションタイプは上記開始キャラクタの例のように、論理1 レベルを状態Z に、論理0 レ ベルを状態A に対応付け、LSB ファーストで送受信します。上記の開始キャラクタではデータはH'3B となり ます。ダイレクトコンベンションタイプではSCMR の SDIR ビット、SINV ビットをともに0 にセットしてく ださい。また、スマートカードの規程により偶数パリティとなるようSMR の O/E ビットには0 をセットして ください。 Ds AZ ZAA A ZAA A㧔Z㧕㧔 Z㧕⁁ᘒ D7 D6 D5 D4 D3 D2 D1 D0 Dp 図 16.24 インバースコンベンション（ SDIR＝SINV＝O/E＝1） インバースコンベンションタイプは、論理1 レベルを状態A に、論理0 レベルを状態Z に対応付け、MSB ファーストで送受信します。上記の開始キャラクタではデータはH'3F となります。インバースコンベンショ ンタイプではSCMR の SDIR ビット、SINV ビットをともに1 にセットしてください。パリティビットはスマ ートカードの規程により偶数パリティで論理0 となり、状態Z が対応します。本LSI では、SINV ビットはデ ータビットD7～D0 のみ反転させます。このため、送受信ともSMR の O/E ビットに 1 を設定してパリティビ ットを反転させてください。 16.7.3 ブロック転送モード ブロック転送モードは、通常のスマートカードインタフェースと比較して以下の点が異なります。

• 受信時はパリティチェックは行いますが、 エラーを検出してもエラーシグナルは出力しません。SSRのPER はセットされますので、次のフレームのパリティビットを受信する前にクリアしてください。
• 送信時のパリティビットの終了から次のフレーム開始までのガードタイムは最小1etu以上です。
• 送信時は再送信を行わないため、TENDフラグは送信開始から11.5etu後にセットされます。
• ERSフラグは通常のスマートカードインタフェースと同じで、エラーシグナルのステータスを示します が、エラーシグナルの送受信を行わないため常に0となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-54 2012.09.14 16.7.4 受信データサンプリングタイミングと受信マージン スマートカードインタフェースで使用できる送受信クロックは内蔵ボーレートジェネレータの生成した内 部クロックのみです。スマートカードインタフェースモードでは、SCI は BCP2、BCP1、BCP0 の設定により ビットレートの32 倍、64 倍、372 倍、256 倍、93 倍、128 倍、186 倍、512 倍（通常の調歩同期式モードでは 16 倍に固定されています） の周波数の基本クロックで動作します。 受信時はスタートビットの立ち下がりを基 本クロックでサンプリングして内部を同期化します。また、図 16.25 に示すように受信データを基本クロック のそれぞれ16、32、186、128、46、64、93、256 番目の立ち上がりエッジでサンプリングすることで、各ビッ トの中央でデータを取り込みます。このときの受信マージンは次の式で表すことができます。 M㧩^㧔0.5㧙 㧕㧙㧔L㧙0.5㧕F㧙 㧔1+F㧕^˜100%2N N |D㧙0.5| M：受信マージン（%） L：フレーム長（L＝10） F：クロック周波数の偏差の絶対値 上の式で、F＝0、D＝0.5、N＝372 とすると、受信マージンは次のようになります。 ＝49.866% ౝㇱၮᧄ ࠢ࠶ࡠࠢ 372ࠢ࠶ࡠࠢ 186ࠢ࠶ࡠࠢ ࠲࡯࠺ 㧔RxD㧕 หᦼൻ ࠣࡦ࡝ࡊࡦࠨ ࠣࡦࡒࠗ࠲ D0 D1 ࠲࡯࠺ ࠣࡦ࡝ࡊࡦࠨ ࠣࡦࡒࠗ࠲ 185 371 0371185 0 図 16.25 スマートカードインタフェースモード時の受信データサンプリングタイミング （372 倍のクロック使用時）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-55 2012.09.14 16.7.5 初期設定 データの送受信の前に、 以下の手順でSCI を初期化してください。 送信モードから受信モードへの切り替え、 受信モードから送信モードへの切り替えにおいても初期化が必要です。 1. SCRのTE、REビットを0にクリアします。 2. SSRのエラーフラグERS、PER、ORERの各フラグを0にクリアしてください。 3. SMRのGM、BLK、O/E、BCP1、BCP0、CKS1、CKS0ビット、およびSCMRのBCP2ビットを設定してくだ さい。このとき、PEビットは1に設定してください。 4. SCMRのSMIF、SDIR、SINVビットを設定してください。 SMIF ビットを1 にセットすると、TxD 端子および RxD 端子は共にポートから SCI の端子に切り替わり、 ハイインピーダンス状態となります。 5. ビットレートに対応する値をBRRに設定します。 6. SCRのCKE1、CKE0ビットを設定してください。このとき、TIE、RIE、TE、RE、MP IE 、TEIEビットは、 0に設定してください。 CKE0 ビットを1 にセットした場合は、SCK 端子からクロックを出力します。 7. 少なくとも、1ビット期間待ってから、SCRのTIE、RIE、TE、REビットを設定してください。自己診断以 外はTEビットとREビットを同時にセットしないでください。 受信モードから送信モードに切り替える場合、受信動作が完了していることを確認した後、初期化から開始 し、RE＝0、TE＝1 に設定してください。受信動作の完了は、RDRF フラグ、あるいはPER、ORER フラグで 確認できます。送信モードから受信モードに切り替える場合、送信動作が完了していることを確認した後、初 期化から開始し、TE＝0、RE＝1 に設定してください。送信動作の完了はTEND フラグで確認できます。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-56 2012.09.14 16.7.6 データ送信（ブロック転送モードを除く） スマートカードインタフェースモードにおけるデータ送信ではエラーシグナルのサンプリングと再送信処 理があるため、通常のシリアルコミュニケーションインタフェースとは動作が異なります（ブロック転送モー ドを除く）。送信時の再転送動作を図 16.26 に示します。 1. 1フレーム分の送信を完了した後、 受信側からのエラーシグナルをサンプリングするとSSRのERSビットが 1にセットされます。このとき、SCRのRIEビットがセットされているとERI割り込み要求を発生します。 次のパリティビットのサンプリングまでにERSをクリアしてください。 2. エラーシグナルを受信したフレームでは、SSRのTENDはセットされません。自動的に、TSRの内容の再送 信を行います。 3. 受信側からエラーシグナルが返ってこない場合は、SSRのERSビットはセットされません。 4. 再転送を含む1フレームの送信が完了したと判断して、SSRのTENDがセットされます。このときSCRのTIE がセットされていれば、TXI割り込み要求を発生します。送信データをTDRに書き込むことにより次のデ ータが送信されます。 送信処理フローの例を図 16.28 に示します。これら一連の処理はTXI 割り込み要因によってDTC または DMAC を起動することで、自動的に行うことができます。送信動作では、SSR の TEND フラグが 1 にセット されたとき、SCR の TIE ビットが1 にセットされているとTXI 割り込み要求を発生します。あらかじめDTC または DMAC の起動要因にTXI 要求を設定しておけば、TXI 要求によりDTC または DM AC が起動されて送 信データの転送を行います。TDRE および TEND フラグは、DTC または DMAC によるデータ転送時に自動的 に 0 にクリアされます。エラーが発生した場合はSCI が自動的に同じデータを再送信します。この間TEND は 0 のまま保持され、DTC または DMAC は起動されません。したがって、エラー発生時の再送信を含め、SCI と DTC または DMAC が指定されたバイト数を自動的に送信します。ただし、エラー発生時、ERS フラグは自 動的にはクリアされませんので、RIE ビットを 1 にセットしておき、エラー発生時にERI 割り込み要求を発生 させ、ERS をクリアしてください。 なお、DTC または DMAC を使って送受信を行う場合は、必ず先にDTC または DMAC を設定し、許可状態 にしてからSCI の設定を行ってください。DTC または DMAC の設定方法は「第 10 章 データトランスファ コントローラ（DTC）」「第8 章 DMA コントローラ（DMAC）」を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-57 2012.09.14 D0 D1 D2 D3 D4 D5 D6 D7 Dp DE Ds D0 D1 D2 D3 D4 D5 D6 D7 Dp (DE) Ds D0 D1 D2 D3 D4Ds n㧗1ߩ ࡓ࡯࡟ࡈߩnࡓ࡯࡟ࡈ TDRE TEND 㨇1㨉 FER/ERS TDRࠄ߆TSRォㅍ TDRࠄ߆TSRォㅍ TDRࠄ߆TSRォㅍ 㨇2㨉㨇 4㨉 㨇3㨉 図 16.26 SCI 送信モードの場合の再転送動作（再転送時は、TDR から TSR への転送は行いません） なお、SMR の GM ビットの設定により、TEND フラグのセットタイミングが異なります。図16.27 に TEND フラグ発生タイミングを示します。 Ds D0 D1 D2 D3 D4 D5 D6 D7 DpI/O࠲࡯࠺ 12.5etu TXI 㧔TEND㧕 11.0etu DE ࠼࡯ࠟ GM㧩0߈ߣߩ GM㧩1߈ߣߩ ޤ Ds D0㨪D7 Dp DE ޤetu㧔Elementary Time Unit㧕㧦1ォㅍᦼ㑆 図 16.27 送信動作時の TEND フラグ発生タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-58 2012.09.14 ൻ No Yes TEࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ ᆎ ᆎ No No No Yes Yes Yes Yes No SSRߩTDREࠍࠣ࡜ࡈ0ߦ ࠕ࡝ࠢ ޓޓ ℂޓ ℂޓ TEND㧩1㧫 TEND㧩1㧫 ERS㧩0㧫 ERS㧩0㧫 図 16.28 送信処理フローの例

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-59 2012.09.14 16.7.7 シリアルデータ受信（ブロック転送モードを除く） スマートカードインタフェースモードにおけるデータ受信は、通常のシリアルコミュニケーションインタフ ェースモードと同様の処理手順になります。受信モードの場合の再転送動作を図 16.29 に示します。 1. 受信データにパリティエラーを検出するとSSRのPERビットが1にセットされます。このとき、SCRのRIE がセットされているとERI割り込み要求を発生します。次のパリティビットのサンプリングタイミングま でにPERビットをクリアしてください。 2. パリティエラーを検出したフレームではSSRのRDRFビットはセットされません。 3. パリティエラーが検出されない場合は、SSRのPERビットはセットされません。 4. 正常に受信を完了したと判断して、SSRのRDRFが1にセットされます。このときSCRのRIEビットがセッ トされていれば、RXI割り込み要求を発生します。 受信フローの例を図16.30 に示します。これら一連の処理はRXI 割り込み要因によってDTC または DMAC を起動することで、自動的に行うことができます。受信動作では、RDRF フラグが1 にセットされたとき、RIE ビットが1 にセットされているとRXI 要求を発生します。あらかじめDTC または DMAC の起動要因にRXI 要求を設定しておけば、RXI 要求によりDTC または DMAC が起動されて受信データの転送を行います。DTC または DMAC によりデータが転送されるとRDRF フラグは自動的にクリアされます。また、受信時にエラー が発生しORER、PER フラグのいずれかが1 に セットされると、送受信エラー割り込み（ERI）要求を発生し ますのでエラーフラグをクリアしてください。エラーが発生した場合はDTC または DMAC は起動されず、受 信データはスキップされるため DTC または DMAC に設定したバイト数だけ受信データを転送します。なお、 受信時にパリティエラーが発生しPER が 1 にセットされた場合でも、受信したデータはRDR に転送されるの でこのデータをリードすることは可能です。 【注】 ブロック転送モードの場合は「16.4 調歩同期式モードの動作」を参照してください。 D0 D1 D2 D3 D4 D5 D6 D7 Dp DE Ds D0 D1 D2 D3 D4 D5 D6 D7 Dp (DE) Ds D0 D1 D2 D3 D4Ds n㧗1ߩ ࡓ࡯࡟ࡈߩnࡓ࡯࡟ࡈ RDRF 㨇1㨉 PER 㨇2㨉 㨇3㨉 㨇4㨉 図 16.29 SCI 受信モードの場合の再転送動作

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-60 2012.09.14 ൻ RDRߒ࠼࡯࡝ࠍSSRߩRDRF ࠍࠣ࡜ࡈ0ࠕ࡝ࠢߦ ޓޓ REࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ ᆎ ᆎ ℂޓ No No No Yes Yes ORER㧩0 ߟ߆PER㧩0㧫 RDRF㧩1㧫 Yes 図 16.30 受信フローの例 16.7.8 クロック出力制御 SMR の GM ビットが1 にセットされているとき、SCR の CKE1、CKE0 ビットによってクロック出力を固定 することができます。このときクロックパルスの最小幅を指定の幅とすることができます。 図 16.31 にクロック出力の固定タイミングを示します。GM＝1、CKE1＝0 とし、CKE0 ビットを制御した場 合の例です。 SCK CKE0 図 16.31 クロック出力固定タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-61 2012.09.14 電源投入時およびソフトウェアスタンバイモードへの遷移またはソフトウェアスタンバイモードからの復 帰の際は、クロックのデューティを確保するため、以下の手順で処理してください。

• 電源投入時 電源投入時からクロックデューティを確保するため、下記の切り替え手順で処理をしてください。 1. 初期状態は、ポート入力でありハイインピーダンスです。電位を固定するには、プルアップ抵抗/プルダウ ン抵抗を使用してください。 2. SCRのCKE1ビットでSCK端子を指定の出力に固定してください。 3. SMRとSCMRをセットし、スマートカードモードの動作に切り替えてください。 4. SCRのCKE0ビットを1に設定して、クロック出力を開始させてください。
• スマートカードインタフェースモードからソフトウェアスタンバイモードに遷移するとき 1. SCK端子に対応するデータレジスタ（DR）とデータディレクションレジスタ（DDR）をソフトウェアス タンバイモード時の出力固定状態の値に設定してください。 2. SCRのTEビットとREビットに0をライトし、送信/受信動作を停止させてください。 同時に、CKE1ビットをソフトウェアスタンバイ時の出力固定状態の値に設定してください。 3. SCRのCKE0ビットに0をライトし、クロックを停止させてください。 4. シリアルクロックの1クロック周期の間、待ってください。 この間に、デューティを守って、指定のレベルでクロック出力は固定されます。 5. ソフトウェアスタンバイ状態に遷移させてください。
• ソフトウェアスタンバイモードからスマートカードインタフェースモードに戻すとき 1. ソフトウェアスタンバイ状態を解除してください。 2. SCRのCK E0ビットに1をライトし、クロックを出力させてください。クロックを出力させてください。正 常なデューティにて信号発生を開始します。 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉㨇5㨉 㨇7㨉 ࠕࠚ࠙࠻ࡈ࠰ ㅢᏱേ૞ ㅢᏱേ૞ 㨇6㨉 図 16.32 クロック停止・再起動手順

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-62 2012.09.14

16.8 IrDA 動作

IrCR の IrE ビットでIrDA 機能をイネーブルにすると、SCI_0 の TxD0/RxD0 信号はIrDA 規格バージョン1.0 に準拠した波形のエンコード／デコードを行います（IrTxD/IrRxD 端子）。これを赤外線送受信トランシーバ ／レシーバと接続することで、IrDA 規格バージョン1.0 システムに準拠した赤外線送受信を実現することがで きます。 IrDA 規格バージョン1.0 システムにおいて、9600bps の転送レートで通信を開始し、その後、必要に応じて 転送レートを変化させることができます。本LSI の IrDA インタフェースでは、自動的に転送レートを変更す る機能は内蔵していません。転送レートは、ソフトウェアにより設定を変更してください。 図 16.33 に IrDA のブロック図を示します。 IrDA IrCR TxD0/IrTxD RxD0/IrRxD SCI0 TxD RxD 図 16.33 IrDA ブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-63 2012.09.14 (1) 送信 送信時には、SCI からの出力信号（UART フレーム）はIrDA インタフェースによりIR フレームに変換され ます（図 16.34 参照）。シリアルデータが0 のとき、ビットレート（1 ビット幅の期間）の3/16 の High パル スが出力されます（初期値）。なお、High パルス幅は、IrCR の IrCKS2～IrCKS0 ビットの設定値により変化さ せることも可能です。 規格では、High パルス幅は最小1.41μs、 最大(3/16＋2.5%)×ビットレート、 または (3/16 ×ビットレート)＋1.08μs と定められています。システムクロックφが20MHz のとき、1.41μs 以上で最小の High パルス幅としては1.6μs が設定可能です。また、シリアルデータが1 のときは、パルスは出力されませ UART ࡓ࡯࡟ࡈ ࠲࡯࠺ IR ࡓ࡯࡟ࡈ ࠲࡯࠺ 000 0 011 1 11 00 0 0 011 1 11 ࠻࡯࠲ࠬ ࠻࠶ࡆ ㅍାᤨ ฃାᤨ ࡊ࠶࠻ࠬ ࠻࠶ࡆ ࠻࡯࠲ࠬ ࠻࠶ࡆ ࡊ࠶࠻ࠬ ࠻࠶ࡆ ࠻࠶ࡆ ߪ1.6Ǵs㨪 3/16๟ᦼ 図 16.34 IrDA の送信／受信動作 (2) 受信 受信時には、IR フレームのデータはIrDA インタフェースによりUART フレームに変換され、SCI に入力さ れます。High パルスが検出されたときに0 データを出力し、1 ビット期間中にパルスがない場合には1 データ を出力します。最小パルス幅の1.41μs より短いパルスも0 信号として認識しますのでご注意ください。 (3) High パルス幅の選択 送信時にビットレート×3/16 よりパルス幅を短くする場合に、 適用可能なIrCKS2～IrCKS0 ビットの設定 （最 小パルス幅）と本LSI の動作周波数およびビットレートの選択を表 16.12 に示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-64 2012.09.14 表 16.12 IrCKS2～IrCKS0 ビット設定 ビットレート(bps)（上段）/ビット周期×3/16(μs）（下段） 2400 9600 19200 38400 57600 115200 動作周波数 φ(MHz) 8 100 100 100 100 100 100 9.8304 100 100 100 100 100 100 10 100 100 100 100 100 100 12 101 101 101 101 101 101 12.288 101 101 101 101 101 101 14 101 101 101 101 101 101 14.7456 101 101 101 101 101 101 16 101 101 101 101 101 101 16.9344 101 101 101 101 101 101 17.2032 101 101 101 101 101 101 18 101 101 101 101 101 101 19.6608 101 101 101 101 101 101 20 101 101 101 101 101 101 25 110 110 110 110 110 ― 30 110 110 110 110 110 ― 33 110 110 110 110 110 ― 【記号説明】 －：SCI 側のビットレート設定ができません。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-65 2012.09.14 16.9 割り込み要因

16.9.1 SCI 通常モード

表 16.13 にシリアルコミュニケーションインタフェースモードにおける割り込み要因を示します。各割り込 み要因には異なる割り込みベクタが割り当てられており、SCR のイネーブルビットにより独立にイネーブルに することができます。 SSR の TDRE フラグが1 にセットされると、TXI 割り込み要求が発生します。また、SSR の TEND フラグが 1 にセットされると、TEI 割り込み要求が発生します。TXI 割り込み要求によりDTC または DMAC を起動し てデータ転送を行うことができます。TDRE フラグはDTC または DMAC によるデータ転送時に自動的に0 に クリアされます。SSR の RDRF フラグが1 にセットされるとRXI 割り込み要求が発生します。SSR の ORER、 PER、FER フラグのいずれかが1 にセットされると、ERI 割り込み要求が発生します。RXI 割り込み要求でDTC または DMAC を起動してデータ転送を行うことができます。RDRF フラグは DTC または DMAC によるデー タ転送時に自動的に0 にクリアされます。TEI 割り込みはTEIE ビットが1 にセットされた状態でTEND フラ グが 1 にセットされたとき発生します。TEI 割り込みとTXI 割り込みが同時に発生している状態ではTXI 割り 込みが先に受け付けられ、TXI 割り込みルーチンでTDRE フラグとTEND フラグを同時にクリアする場合は TEI 割り込みルーチンへ分岐できなくなりますので注意してください。 表 16.13 SCI 割り込み要因 チャネル 名称 割り込み要因 割り込みフラグ DTC の起動 DMAC の起動 優先順位

0 ERI0 受信エラー ORER 、FER、PER 不可 不可 高

RXI0 受信データフル RDRF 可 可 TXI0 送信データエンプティ TDRE 可 可 TEI0 送信終了 TEND 不可 不可

1 ERI1 受信エラー ORER 、FER、PER 不可 不可

RXI1 受信データフル RDRF 可 可 TXI1 送信データエンプティ TDRE 可 可 TEI1 送信終了 TEND 不可 不可

2 ERI2 受信エラー ORER 、FER、PER 不可 不可

RXI2 受信データフル RDRF 可 不可 TXI2 送信データエンプティ TDRE 可 不可 TEI2 送信終了 TEND 不可 不可

3 ERI3 受信エラー ORER 、FER、PER 不可 不可

RXI3 受信データフル RDRF 可 不可 TXI3 送信データエンプティ TDRE 可 不可 TEI3 送信終了 TEND 不可 不可

4 ERI4 受信エラー ORER 、FER、PER 不可 不可

RXI4 受信データフル RDRF 可 不可 TXI4 送信データエンプティ TDRE 可 不可 TEI4 送信終了 TEND 不可 不可 低

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-66 2012.09.14 16.9.2 スマートカードインタフェースモード スマートカードインタフェースモードでは、表 16.14 の割り込み要因があります。送信終了割り込み（TEI） は使用できません。 表 16.14 割り込み要因 チャネル 名称 割り込み要因 割り込みフラグ DTC の起動 DMAC の起動 優先順位

0 ERI0 受信エラー、エラーシグナル検出 ORER 、PER、ERS 不可 不可 高

RXI0 受信データフル RDRF 可 可 TXI0 送信データエンプティ TEND 可 可

1 ERI1 受信エラー、エラーシグナル検出 ORER 、PER、ERS 不可 不可

RXI1 受信データフル RDRF 可 可 TXI1 送信データエンプティ TEND 可 可

2 ERI2 受信エラー、エラーシグナル検出 ORER 、PER、ERS 不可 不可

RXI2 受信データフル RDRF 可 不可 TXI2 送信データエンプティ TEND 可 不可

3 ERI3 受信エラー、エラーシグナル検出 ORER 、PER、ERS 不可 不可

RXI3 受信データフル RDRF 可 不可 TXI3 送信データエンプティ TEND 可 不可

4 ERI4 受信エラー、エラーシグナル検出 ORER 、PER、ERS 不可 不可

RXI4 受信データフル RDRF 可 不可 TXI4 送信データエンプティ TEND 可 不可 低 スマートカードモードの場合も通常のSCI の場合と同様に、DTC または DMAC を使って送受信を行うこと ができます。送信動作では、SSR の TEND フラグが1 にセットされると、TXI 割り込み要求が発生します。あ らかじめDTC またはDMAC の起動要因にTXI 割り込み要求を設定しておけば、TXI 割り込み要求によりDTC または DMAC が起動されて送信データの転送を行います。TDRE および TEND フラグは、DTC またはDMAC によるデータ転送時に自動的に0 にクリアされます。エラーが発生した場合はSCI が自動的に同じデータを再 送信します。この間TEND は 0 のまま保持され、DTC または DMAC は起動されません。したがって、エラー 発生時の再送信を含め、SCI と DTC またはDMAC が指定されたバイト数を自動的に送信します。ただし、エ ラー発生時、ERS フラグは自動的にクリアされませんので、RIE ビットを 1 にセットしておき、エラー発生時 に ERI 割り込み要求を発生させ、ERS をクリアしてください。 また、受信動作では、SSR の RDRF フラグが 1 にセットされるとRXI 割り込み要求が発生します。あらか じめ DTC または DMAC の起動要因にRXI 割り込み要求を設定しておけば、RXI 割り込み要求でDTC または DMAC が起動されて受信データの転送を行います。RDRF フラグは、DTC または DMAC によるデータ転送時 に、自動的に0 にク リアされます。エラーが発生した場合は、 RDRF フラグはセットされずエラーフラグがセ ットされます。そのためDTC または DMAC は起動されず、代わりにCPU に対しERI 割り込み要求を発生し ますのでエラーフラグをクリアしてください。 なお、DTC または DMAC を使って送受信を行う場合は、必ず先にDTC または DMAC を設定し、許可状態 にしてからSCI の設定を行ってください。DTC または DMAC の設定方法は「第 10 章 データトランスファ コントローラ（DTC）」「第8 章 DMA コントローラ（DMAC）」を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-67 2012.09.14 16.10 使用上の注意事項 16.10.1 モジュールストップ機能の設定 モジュールストップコントロールレジスタにより、SCI の動作禁止／許可を設定することが可能です。初期 値では、SCI の動作は停止します。モジュールストップ状態を解除することにより、レジスタのアクセスが可 能になります。詳細は、｢第25 章 低消費電力状態｣ を参照してください。 16.10.2 ブレークの検出と処理について フレーミングエラー検出時に、RxD 端子の値を直接リードすることでブレークを検出できます。ブレークで は RxD 端子からの入力がすべて0 になりますので、FER がセットされ、またPER もセットされる可能性があ ります。SCI は、ブレークを受信した後も受信動作を続けます。したがってFER を 0 にクリアしても再びFER が 1 にセットされますので注意してください。 16.10.3 マーク状態とブレークの送出 TE が 0 のとき、TxD 端子はDR と DDR により入出力方向とレベルが決まるI/O ポートになります。これを 利用してTxD 端子をマーク状態にしたりデータ送信時にブレークの送出をすることができます。TE を 1 にセ ットするまで、通信回線をマーク状態（1 の状態）にするためには、DDR＝1、DR＝1 を設定します。このと き、TE が 0 にクリアされていますので、TxD 端子はI/O ポートとなっており1 が出力されます。一方、デー タ送信時にブレークを送出したいときは、DDR＝1、DR＝0 に設定した後TE を0 にクリアします。TE を 0 に クリアすると現在の送信状態とは無関係に送信部は初期化され、TxD 端子は I/O ポートになり、TxD 端子から 0 が出力されます。 16.10.4 受信エラーフラグと送信動作について（クロック同期式モードのみ） 受信エラーフラグ（ORER）が 1 にセットされた状態では、TDRE を 0 にクリアしても送信を開始できませ ん。必ず送信開始時には、受信エラーフラグを0 にクリアしておいてください。また、RE を0 にクリアして も受信エラーフラグは0 にクリアできませんので注意してください。

16.10.5 TDR へのライトと TDRE フラグの関係について

SSR のTDRE フラグはTDR からTSR に送信データの転送が行われたことを示すステータスフラグです。SCI が TDR からTSR にデータを転送すると、TDRE フラグが 1 にセットされます。 TDR へのデータのライトは、TDRE フラグの状態にかかわらず行うことができます。しかし、TDRE フラグ が 0 の状態で新しいデータをTDR にライトすると、TDR に格納されていたデータはTSR に転送されていない ため失われてしまいます。したがってTDR への送信データのライトは、必ずTDRE フラグが1 にセットされ ていることを確認してから行ってください。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-68 2012.09.14

16.10.6 DMAC または DTC 使用上の制約事項

1. 同期クロックに外部クロックソースを使用する場合、DMACまたはDTCによるTDRの更新後、φクロック で5クロック以上経過した後に送信クロックを入力してください。TDRの更新後4クロック以内に送信クロ ックを入力すると誤動作することがあります（図16.35参照）。 2. DMACまたはDTCによりRDRのリードを行うときは、必ず起動要因を当該SCIの受信完了割り込み（RXI） に設定してください。 t LSB ࡞ࠕ࡝ࠪ ࠲࡯࠺ SCK D1 D3 D4 D5D2 D6 D7 ޔߪߦt㧪4ޕ޿ߐߛߊߡߒߣࠢ࠶ࡠࠢ TDRE 図 16.35 DTC によるクロック同期式送信時の例 16.10.7 モード遷移時の動作について (1) 送信 モジュールストップ状態への設定または、ソフトウェアスタンバイモード遷移時には、動作を停止（TE＝ TIE＝TEIE＝0）してから行ってください。TE ビットを0 にクリアすることにより、TSR、TDR および SSR は リセットされます。モジュールストップ状態、ソフトウェアスタンバイモード期間中の出力端子の状態は、ポ ートの設定に依存し、モード解除後High 出力となります。送信中に遷移すると、送信中のデータは不確定に なります。モード解除後に送信モードを変えないで送信する場合は、TE＝1 に設定、SSR リード→TDR ライト →TDRE クリアで送信開始できます。送信モードを変えて送信する場合は、初期設定から行ってください。図 16.36 に送信時のモード遷移フローチャートの例を示します。なお、モード遷移時のポートの端子状態を図 16.37、図 16.38 に示します。 また、DTC 転送による送信からモジュールストップ状態への設定、 ソフトウェアスタンバイモード遷移時に は、 動作を停止 （TE＝TIE＝TEIE＝0） してから行ってください。 解除後DTC による送信をする場合はTE＝1、 TIE＝1 に設定するとTXI フラグが割り込み要求が発生し、DTC による送信が始まります。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-69 2012.09.14 (2) 受信 モジュールストップ状態への設定または、ソフトウェアスタンバイモード遷移時には、受信動作を停止（RE ＝0）してから行ってください。RE ビットを0 にクリアすることにより、RSR、RDR およびSSR はリセット されます。受信中に遷移すると、受信中データは無効になります。 モード解除後、受信モードを変えないで受信する場合は、RE＝1 に設定して受信を開始してください。受信 モードを変えて受信する場合は、初期設定から行ってください。 図 16.39 に受信時のモード遷移フローチャートの例を示します。 ޜ 㨇1㨉 㨇3㨉 㨇2㨉 ೋᦼൻ TE=1 TE=0 No No No Yes Yes Yes ㅍାቢੌ TEND=1 ᄌᦝ 㨇1ޕߔ߹ࠇ ޔTE=1ߡߒߦSSR ㅢᏱCPUߔ߹߈ߢ ޔ߇DTC႐ว ޔߦTE=TIE=1ߣࠆߔߦDTCRAM ࠇߐ ޕ޿ߐߛߊߡߒ 㨇2㨉TIEޔTEIEࠍ1႐ ޔߪ0ޕ޿ߐߛߊߡߒࠕ࡝ࠢ 㨇3⸳ቯ ޕߔ߹ߺ ޜ 図 16.36 送信時のモード遷移フローチャートの例

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-70 2012.09.14 SCK ಴ജ┵ሶ TE࠻࠶ࡆ TxD ㅍା㐿ᆎ ㅍା⚳ੌ ౉಴ജ SCIߩTxD࠻࡯ࡐSCIߩ TxD಴ജ࠻࡯ࡐ ࠕࠚ࠙࠻ࡈ࠰ ࠕࠚ࠙࠻ࡈ࠰ 図 16.37 モード遷移時のポート端子状態（内部クロック、調歩同期送信） ㅍା㐿ᆎ ㅍା⚳ੌ ౉಴ജ SCIߩTxD࠻࡯ࡐSCIߩ TxD಴ജ ࠻࡯ࡐ ޤ* ޕߔ߹ࠇߐ ࠕࠚ࠙࠻ࡈ࠰ ࠕࠚ࠙࠻ࡈ࠰ SCK ಴ജ┵ሶ TE࠻࠶ࡆ TxD ಴ജ┵ሶ 図 16.38 モード遷移時のポート端子状態（内部クロック、クロック同期送信）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-71 2012.09.14 ޜ 㨇1㨉 㨇2㨉 ೋᦼൻ RE=1 RE=0 No No Yes Yes RDRF㧩1 ᄌᦝ 㨇1ࠅߥߣ ޕߔ߹ 㨇2⸳ቯ ޕߔ߹ߺ ޜ 図 16.39 受信時のモード遷移フローチャートの例 16.10.8 クロック同期式モード外部クロック入力 クロック同期式モード時、外部クロックSCK 入力は、High パルス期間およびLow パルス期間を2 クロック 以上、周期を6 クロック以上としてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-72 2012.09.14

16.11 CRC 演算器

CRC（Cyclic Redundancy Check）演算器は、データブロックの誤り検出を行います。 16.11.1 特長

• 8ビット単位の任意のデータ長に対してCRCコードを生成
• CRC演算は8ビットずつ並列に実行
• 生成多項式を3つの多項式から選択可能
• LSBファースト通信用CRCコード生成／MSBファースト通信用CRCコード生成の選択が可能 図 16.40 に CRC 演算器のブロック図を示します。 CRCCR CRC࠼࡯ࠦ ᚑ࿁〝CRCDIR CRCDOR ࡞࡯ࡠ࠻ࡦࠦ ޤ CRCCR CRCDIR CRCDOR 㧦CRC࠲ࠬࠫ࡟ 㧦CRC࠲ࠬࠫ࡟ 図 19.40 CRC 演算器のブロック図 16.11.2 レジスタの説明 CRC 演算器には以下のレジスタがあります。
• CRC コントロールレジスタ（CRCCR）
• CRC データ入力レジスタ（CRCDIR）
• CRC データ出力レジスタ（CRCDOR）

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-73 2012.09.14 (1) CRC コントロールレジスタ（CRCCR） CRCCR は CRC 演算器の初期化、演算切り替え、生成多項式を選択します。 ビット ビット名 初期値 R/W 説 明

7 DORCLR 0 W CRCDOR クリア

このビットを1 にセットすると、CRCDOR がH'0000 にクリアされます。 6～3 － 0 R リザーブビット 初期値を変更しないでください。

2 LMS 0 R/W CRC 演算切り替え

LSB ファースト通信用CRC コード生成か、MSB ファースト通信用CRC コード 生成かを選択します。 0：LSB ファーストで通信する場合のCRC 演算を行います。CRCDOR の内容 （CRC コード）を2 バイトに分けて送信する場合、下位バイト（ビット7 ～0）を先に送信します。 1：MSB ファーストで通信する場合のCRC 演算を行います。CRCDOR の内容 （CRC コード）を2 バイトに分けて送信する場合、上位バイト（ビット15 ～8）を先に送信します。 R/W R/W CRC 生成多項式切り替え 多項式を選択します。 00：リザーブ 01：X 8 + X2 + X + 1 10：X16 + X15 + X2 + 1 11：X16 + X12 + X5 + 1 (2) CRC データ入力レジスタ（CRCDIR） CRCDIR は 8 ビットのリード／ライト可能なレジスタです。CRCDIR に CRC 演算対象のバイトをライトす ると CRCDOR に結果が得られます。 (3) CRC データ出力レジスタ（CRCDOR） CRCDOR は 16 ビットのリード／ライト可能なレジスタです。CRCDOR クリア後、CRCDIR に CRC 演算対 象のバイトをライトするとCRCDOR に結果が得られます。CRC 演算対象のバイトにCRC 演算結果を追加し てライトした場合、CRC エラーがなければ結果はH'0000 になります。CRCCR ビット 1、0 を G1＝0、G0＝1 と指定した場合、下位バイトに結果が得られます。

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-74 2012.09.14

16.11.3 CRC 演算器の動作説明

CRC 演算器は、LSB ファースト／MSB ファースト通信用CRC コードを生成します。 以下にCRCCR の G1、 G0 ビットをB'11 として X16＋X12＋X5＋1 の多項式を使用し、16 進数 H'F0 データについてCRC コードを生成 する使用例を示します。 CRCCR CRCDORH CRCDORL CRCDORࠕ࡝ࠢ 1. CRCCRߦH'83࠻ࠗ࡜ࠍ 0 0 0 00 0 7 0 7 0 7 0 0 0 0 0 0 00 0 0 0 0 0 0 00 0 CRCDIR CRCDORH CRCDORL CRCᚑ 2. CRCDIRߦH'F0࠻ࠗ࡜ࠍ 1 1 1 1 0 00 0 1 1 1 1 0 11 1 1 0 0 0 1 11 1 CRC㧩H'F78F CRC࠼࡯ࠦ ࠲࡯࠺ 3. CRCDOR࠼࡯࡝ 7 7 7FF F 08 700 0 4. ㅍା㧔LSB㧕 1 1 1 1 0 11 1 1 0 0 0 1 11 1 1 1 1 1 0 00 0 図 16.41 LSB ファーストでのデータ送信 CRCCR CRCDORH CRCDORL CRCDORࠕ࡝ࠢ 1. CRCCRߦH'87࠻ࠗ࡜ࠍ 0 0 0 01 0 7 0 7 0 7 0 0 0 0 0 0 00 0 0 0 0 0 0 00 0 CRCDIR CRCDORH CRCDORL CRCᚑ 2. CRCDIRߦH'F0࠻ࠗ࡜ࠍ 1 1 1 1 0 00 0 1 1 1 0 1 11 1 0 0 0 1 1 11 1 CRC㧩H'EF1F CRC࠼࡯ࠦ ࠲࡯࠺ 3. CRCDOR࠼࡯࡝ 7 7 0FF 1 FE 7000 4. ㅍା㧔MSB㧕 1 1 1 1 0 00 0 1 1 1 0 1 11 1 0 0 0 1 1 11 1 図 16.42 MSB ファーストでのデータ送信

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-75 2012.09.14 CRCCR CRCDORH CRCDORL CRCDORࠕ࡝ࠢ 2. CRCCRߦH'83࠻ࠗ࡜ࠍ 0 0 0 00 0 7 0 7 0 7 0 0 0 0 0 0 00 0 0 0 0 0 0 00 0 CRCDIR CRCDORH CRCDORL CRCᚑ 3. CRCDIRߦH'F0࠻ࠗ࡜ࠍ 1 1 1 1 0 00 0 1 1 1 1 0 11 1 1 0 0 0 1 11 1 CRCDIR CRCDORH CRCDORL CRCᚑ 4. CRCDIRߦH'8F࠻ࠗ࡜ࠍ 0 0 0 11 0 7 0 7 0 7 0 0 0 0 0 0 00 0 1 1 1 1 0 11 1 CRCDIR CRCDORH CRCDORL CRCᚑ 5. CRCDIRߦH'F7࠻ࠗ࡜ࠍ 1 1 1 1 0 11 1 0 0 0 0 0 00 0 0 0 0 0 0 00 0 CRC㧩H'0000ߒߥࠅ CRC࠼࡯ࠦ ࠲࡯࠺ 6. CRCDOR࠼࡯࡝ 7 7 7FF F 08 7000 1. ฃା㧔LSB㧕 1 1 1 1 0 11 1 1 0 0 0 1 11 1 1 1 1 1 0 00 0 図 16.43 LSB ファーストでのデータ受信

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-76 2012.09.14 CRCCR CRCDORH CRCDORL CRCDORࠕ࡝ࠢ 2. CRCCRߦH'83࠻ࠗ࡜ࠍ 0 0 0 01 0 7 0 7 0 7 0 0 0 0 0 0 00 0 0 0 0 0 0 00 0 CRCDIR CRCDORH CRCDORL CRCᚑ 3. CRCDIRߦH'F0࠻ࠗ࡜ࠍ 1 1 1 1 0 00 0 1 1 1 0 1 11 1 0 0 0 1 1 11 1 CRCDIR CRCDORH CRCDORL CRCᚑ 4. CRCDIRߦH'EF࠻ࠗ࡜ࠍ 1 1 0 11 0 7 0 7 0 7 0 0 0 0 1 1 11 1 0 0 0 0 0 00 0 CRCDIR CRCDORH CRCDORL CRCᚑ 5. CRCDIRߦH'1F࠻ࠗ࡜ࠍ 0 0 0 1 1 11 1 0 0 0 0 0 00 0 0 0 0 0 0 00 0 CRC㧩H'0000ߒߥࠅ CRC࠼࡯ࠦ ࠲࡯࠺ 6. CRCDOR࠼࡯࡝ 7 7 0FF 1 FE 7000 1. ฃା㧔MSB㧕 1 1 1 1 0 0 00 1 1 1 0 1 11 1 0 0 0 1 1 11 1 図 16.44 MSB ファーストでのデータ受信

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-77 2012.09.14

16.11.4 CRC 演算器使用上の注意事項

LSB ファーストで送信する場合とMSB ファーストで送信する場合とでは、CRC コードを送る順序が異なり ますので、注意してください。 CRCDIR CRCDORH CRCDORL 1. CRCᚑ 2. ࠲࡯࠺ 㧔i㧕 LSB႐ว CRCᚑ CRC࠼࡯ࠦ 770 0 00 0777 7 㧔1㧕ψ㧔2㧕ψ㧔3㧕ψ㧔4㧕 㧔5㧕 㧔6㧕 㧔1㧕㧔2㧕㧔3㧕㧔4㧕㧔6㧕㧔5㧕 㧔ii㧕 MSB႐ว CRC࠼࡯ࠦ 77 000000 777 7 㧔6㧕㧔5㧕㧔4㧕㧔3㧕㧔2㧕㧔1㧕 図 16.45 LSB ファーストとMSB ファーストの送信データ

H8S/2427、H8S/2427R、H8S/2425 グループ 16. シリアルコミュニケーションインタフェース（SCI、IrDA、CRC） R01UH0311JJ0300 Rev.3.00 16-78 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-1 2012.09.14 17. I2C バスインタフェース 2（IIC2） 本 LSI は、4 チャネルのI2C バスインタフェースを内蔵しています｡ I2C バスインタフェースは、NXP セミコンダクターズ社が提唱するI2C バス（Inter IC Bus）インタフェース 方式（Rev.03）のスタンダードモードおよびファーストモードに準拠しており、サブセット機能を備えていま す。ただしI2C バスを制御するレジスタの構成が一部NXP セミコンダクターズ社と異なりますので注意して ください。 I2C バスインタフェース2 のブロック図を図17.1 に、入出力端子の外部回路接続例を図 17.2 に示します。 17.1 特長

• 連続送信／受信可能 シフトレジスタ、送信データレジスタ、受信データレジスタがそれぞれ独立しているため、連続送信／受 信が可能
• マスタモードでは開始条件、停止条件の自動生成
• 受信時、アクノリッジの出力レベルを選択可能
• 送信時、アクノリッジビットを自動ロード
• ビット同期/ウェイト機能内蔵 マスタモードではビットごとにSCL の状態をモニタして自動的に同期を取ります。転送準備ができてい ない場合には、SCL をローレベルにして待機させます。
• 割り込み要因：6種類 送信データエンプティ（スレーブアドレス一致時を含む）、送信完了、受信データフル（スレーブアドレ ス一致時を含む）、アービトレーションロスト、NACK 検出時、停止条件検出時
• バスを直接駆動可能 SCL、SDA の各端子は、NMOS オープンドレイン出力

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-2 2012.09.14 SCL ICCRA ICCRB ICMR Ყセ࿁〝 ࠢ࠶ࡠࠢ ᚑ࿁〝 ್ቯ࿁〝 ᘒ ್ቯ࿁〝 ࠭ࠗࡁ 㒰෰࿁〝 ࠭ࠗࡁ 㒰෰࿁〝 ㅍା/ฃା ೙ᓮ࿁〝 ICSR ICIER ICDRR ICDRS ICDRT ߺ ⊒↢࿁〝 ޤ ICCRA ICCRB ICMR ICSR ICIER ICDRT ICDRR ICDRS SAR I SAR SDA ㇱ 㨨 ࡃ 図 17.1 I2C バスインタフェース2 のブロック図 Vcc Vcc SCL in SCL out SCL SDA in SDA out 㧕 SDA SCL SDA SCL in SCL out SCL SDA in SDA out ࡉ࡯࡟ࠬ1㧕 SDA SCL in SCL out SCL SDA in SDA out ࡉ࡯࡟ࠬ2㧕 SDA 図 17.2 入出力端子の外部回路接続例

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-3 2012.09.14 17.2 入出力端子 I2C バスインタフェース2 で使用する端子構成を表 17.1 に示します。 表 17.1 端子構成 名称 記号 入出力 機 能 シリアルクロック端子 SCL0 入出力 I 2C_0 シリアルクロック入出力端子 シリアルデータ端子 SDA0 入出力 I 2C_0 シリアルデータ入出力端子 シリアルクロック端子 SCL1 入出力 I 2C_1 シリアルクロック入出力端子 シリアルデータ端子 SDA1 入出力 I 2C_1 シリアルデータ入出力端子 シリアルクロック端子 SCL2 入出力 I 2C_2 シリアルクロック入出力端子 シリアルデータ端子 SDA2 入出力 I 2C_2 シリアルデータ入出力端子 シリアルクロック端子 SCL3 入出力 I 2C_3 シリアルクロック入出力端子 シリアルデータ端子 SDA3 入出力 I 2C_3 シリアルデータ入出力端子 【注】 本文中では、チャネルを省略し、それぞれSCL、SDA と略称します。

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-4 2012.09.14 17.3 レジスタの説明 I2C には以下のレジスタがあります。 チャネル0

• I 2CバスコントロールレジスタA_0（ICCRA_0）
• I 2CバスコントロールレジスタB_0（ICCRB_0）
• I 2Cバスモードレジスタ（ICMR_0）
• I 2Cバスインタラプトイネーブルレジスタ_0（ICIER_0）
• I 2Cバスステータスレジスタ_0（ICSR_0）
• I 2Cバス送信データレジスタ_0（ICDRT_0）
• I 2Cバス受信データレジスタ_0（ICDRR_0）
• I 2Cバスシフトレジスタ_0（ICDRS_0） チャネル1
• I 2CバスコントロールレジスタA_1（ICCRA_1）
• I 2CバスコントロールレジスタB_1（ICCRB_1）
• I 2Cバスモードレジスタ_1（ICMR_1）
• I 2Cバスインタラプトイネーブルレジスタ_1（ICIER_1）
• I 2Cバスステータスレジスタ_1（ICSR_1）
• I 2Cバス送信データレジスタ_1（ICDRT_1）
• I 2Cバス受信データレジスタ_1（ICDRR_1）
• I 2Cバスシフトレジスタ_1（ICDRS_1） チャネル2
• I 2CバスコントロールレジスタA_2（ICCRA_2）
• I 2CバスコントロールレジスタB_2（ICCRB_2）
• I 2Cバスモードレジスタ_2（ICMR_2）
• I 2Cバスインタラプトイネーブルレジスタ_2（ICIER_2）
• I 2Cバスステータスレジスタ_2（ICSR_2）
• I 2Cバス送信データレジスタ_2（ICDRT_2）
• I 2Cバス受信データレジスタ_2（ICDRR_2）
• I 2Cバスシフトレジスタ_2（ICDRS_2）

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-5 2012.09.14 チャネル3

• I 2CバスコントロールレジスタA_3（ICCRA_3）
• I 2CバスコントロールレジスタB_3（ICCRB_3）
• I 2Cバスモードレジスタ_3（ICMR_3）
• I 2Cバスインタラプトイネーブルレジスタ_3（ICIER_3）
• I 2Cバスステータスレジスタ_3（ICSR_3）
• I 2Cバス送信データレジスタ_3（ICDRT_3）
• I 2Cバス受信データレジスタ_3（ICDRR_3）
• I 2Cバスシフトレジスタ_3（ICDRS_3）

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-6 2012.09.14

17.3.1 I 2C バスコントロールレジスタ A（ICCRA）

ICCRA は、I2C バスインタフェースの動作／停止、送信／受信制御、マスタモード／スレーブモード、送信 ／受信、マスタモード転送クロック周波数の選択を行います。 ビット ビット名 初期値 R/W 説 明

7 ICE 0 R/W I 2C バスインタフェースイネーブル

0：SCL/SDA の出力禁止（SCL/SDA への入力は有効） 1：本モジュールは転送動作可能状態（SCL／SDA はバス駆動状態）

6 RCVD 0 R/W 受信ディスエーブル

TRS＝0 の状態でICDRR をリードしたときに次の動作の継続／禁止を設定しま 0：次の受信動作を継続 1：次の受信動作を禁止 MST TRS R/W R/W マスタ／スレーブ選択 送信／受信選択 マスタモードでバス競合負けをすると、MST、TRS 共にハードウェアによって リセットされてスレーブ受信モードに変わります。なおTRS の変更は転送フレ ーム間で行ってください。また、スレーブ受信モードで開始条件後の7 ビット がSAR に設定したスレーブアドレスと一致し、8 ビット目が1 の場合、TRS が 自動的に1 にセットされます。 MST とTRS との組み合わせにより、以下の動作モードになります。 00：スレーブ受信モード 01：スレーブ送信モード 10：マスタ受信モード 11：マスタ送信モード CKS3 CKS2 CKS1 CKS0 R/W R/W R/W R/W 転送クロック選択3～0 マスタモードのとき、必要な転送レート（表17.2 参照）にあわせて設定してく ださい。スレーブモードでは、送信モード時のデータセットアップ時間の確保 に使用されます。 この時間はCKS3＝0 のとき10 tcyc、CKS3＝1 のとき20 tcyc となります。

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-7 2012.09.14 表 17.2 転送レート ビット3 ビット2 ビット1 ビット0 転送レート CKS3 CKS2 CKS1 CKS0 クロック φ＝8MHz φ＝10MHz φ＝20MHz φ＝25MHz φ＝33MHz 0 φ/28 286kHz 357kHz 714kHz * 893kHz * 1179kHz *0 1 φ/40 200kHz 250kHz 500kHz * 625kHz * 825kHz * 0 φ/48 167kHz 208kHz 417kHz * 521kHz * 688kHz * 1 φ/64 125kHz 156kHz 313kHz 391kHz 516kHz * 0 φ/168 47.6kHz 59.5kHz 119kHz 149kHz 196kHz 0 1 φ/100 80.0kHz 100kHz 200kHz 250kHz 330kHz 0 φ/112 71.4kHz 89.3kHz 179kHz 223kHz 295kHz 1 φ/128 62.5kHz 78.1kHz 156kHz 195kHz 258kHz 0 φ/56 143kHz 179kHz 357kHz 446kHz * 589kHz * 0 1 φ/80 100kHz 125kHz 250kHz 313kHz 413kHz * 0 φ/96 83.3kHz 104kHz 208kHz 260kHz 344kHz 1 φ/128 62.5kHz 78.1kHz 156kHz 195kHz 258kHz 1 φ/200 40.0kHz 50.0kHz 100kHz 125kHz 165kHz 0 φ/224 35.7kHz 44.6kHz 89.3kHz 112kHz 147kHz 1 φ/256 31.3kHz 39.1kHz 78.1kHz 97.7kHz 129kHz 【注】 * I 2C バスインタフェース仕様（通常モード：最大100kHz、高速モード：最大400kHz）の範囲外になりますので、動 作保証できません。

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-8 2012.09.14

17.3.2 I 2C バスコントロールレジスタ B（ICCRB）

ICCRB は、開始/停止条件発行、SDA 端子の操作、SCL 端子のモニタ、I2C のコントロール部のリセットを 制御します。 ビット ビット名 初期値 R/W 説 明

7 BBSY 0 R/W バスビジー

I2C バスの占有/開放状態を示すフラグ機能とマスタモードの開始/停止条件発行 機能の2 つがあります。SCL＝ハイレベルの状態で、SDA がハイレベルからロ ーレベルに変化すると、開始条件が発行されたと認識して1 にセットされます。 SCL＝ハイレベルの状態で、SDA がローレベルからハイレベルに変化すると、 停止条件が発行されたと認識して0 にクリアされます。開始条件を発行する場 合はBBSY に1、SCP に0 をライトします。 開始条件再送時も同様に行います。 停止条件の発行はBBSY に0、SCP に0 をライトします。なお開始条件/停止条 件の発行は、MOV 命令を用いてください。

6 SCP 1 R/W 開始/停止条件発行禁止ビット

SCP ビットはマスタモードで開始条件/停止条件の発行を制御します。 開始条件 を発行する場合、BBSY に1、SCP に0 をライトします。開始条件の再送信時 も同様に行います。停止条件の発行はBBSY に0、SCP に0 をライトします。 本ビットはリードすると常に1 が読み出されます。1 をライトしてもデータは 格納されません。

5 SDAO 1 R SDAO はSDA の出力レベルをモニタします。 リード時にSDAO が1 の場合SDA

端子出力はハイレベル、SDAO が0 の場合SDA 端子出力はローレベルとなりま 4 － 1 R/W リザーブビット ライトするときは必ず1 をライトしてください。

3 SCLO 1 R SCLO はSCL の出力レベルをモニタします。 リード時にSCLO が1 の場合SCL

端子出力はハイレベル、SCLO が0 の場合SCL 端子出力はローレベルとなりま 2 － 1 － リザーブビット リードすると常に1 が読み出されます。

1 IICRST 0 R/W IIC コントロール部リセット

IICRST はI2C のレジスタを除くコントロール部をリセットします。I2C の動作 中に通信不具合などによりハングアップしたとき、IICRST ビットを1 にセット するとポートの設定、レジスタの初期化をせずにI2C のコントロール部をリセ ットすることができます。 0 － 1 － リザーブビット リードすると常に1 が読み出されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-9 2012.09.14

17.3.3 I 2C バスモードレジスタ（ICMR）

ICMR は、マスタモードウェイトの制御、転送ビット数の選択を行います。 ビット ビット名 初期値 R/W 説 明 7 － 0 R/W リザーブビット ライトするときは必ず0 をライトしてください。

6 WAIT 0 R/W ウエイト挿入ビット

WAIT はマスタモード時に、 アクノリッジを除いたデータ転送後にウェイト状態 にするかどうかを設定します。WAIT に1 を設定した場合、 データの最終ビット のクロックが立ち下がった後、2 転送クロック分ロー期間を延ばします。WAIT が0 の場合、ウェイトは挿入されず、データとアクノリッジを連続して転送し ます。 なおスレーブモードの場合、本ビットの設定値は無効です。 リザーブビット リードすると常に1 が読み出されます。

3 BCWP 1 R/W BC ライトプロテクト

BC2～BC0 の書き込みを制御します。BC2～BC0 を書き換える場合は、本ビッ トを0 にしてMOV 命令で行います。 0：ライト時、BC2～BC0 の値を設定 1：リード時、常に1 をリード ライト時、BC2～BC0 設定値は無効 BC2 BC1 BC0 R/W R/W R/W ビットカウンタ2～0 次に転送するデータのビット数を指定します。リードすると残りの転送ビット 数を知ることができます。データにアクノリッジ1 ビットが加算されて転送さ れます。設定は転送フレーム間で行ってください。また、000 以外の値を設定 する場合は、SCL がロー状態で行ってください。これらのビットはアクノリッ ジを含むデータ転送終了後、自動的に000 に戻ります。 000：9 ビット 001：2 ビット 010：3 ビット 011：4 ビット 100：5 ビット 101：6 ビット 110：7 ビット 111：8 ビット

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-10 2012.09.14

17.3.4 I 2C バスインタラプトイネーブルレジスタ（ICIER）

ICIER は、各種割り込み要因の許可、アクノリッジの有効／無効の選択、送信アクノリッジの設定および受 信アクノリッジの確認を行います。 ビット ビット名 初期値 R/W 説 明 ICSR のTDRE がセットされたとき、送信データエンプティ割り込み（TXI）を 許可／禁止します。 0：送信データエンプティ割り込み要求（TXI）の禁止 1：送信データエンプティ割り込み要求（TXI）の許可

6 TEIE 0 R/W トランスミットエンドインタラプトイネーブル

TEIE は、ICSR のTDRE が1 の状態で9 クロック目が立ち上がったとき、送信 終了割り込み（TEI）の許可／禁止を選択します。なおTEI は、TEND を0 にク リアするか、TEIE を0 にクリアすることで解除できます。 0：送信終了割り込み要求（TEI）の禁止 1：送信終了割り込み要求（TEI）の許可

5 RIE 0 R/W レシーブインタラプトイネーブル

RIE は受信データがICDRS からICDRR に転送され、ICSR のRDRF が1 にセ ットされたとき、受信データフル割り込み要求（RXI）の許可／禁止を選択しま す。なおRXI は、RDRF を0 にクリアするか、またはRIE を0 にクリアするこ とで解除できます。 0：受信データフル割り込み要求（RXI）の禁止 1：受信データフル割り込み要求（RXI）の許可

4 NAKIE 0 R/W NACK 受信インタラプトイネーブル

NAKIE は、ICSR のNACKF およびAL がセットされたとき、NACK 受信割り込 み要求（NAKI）の許可／禁止を選択します。なおNAKI は、NACKF またはAL を0 にクリアするか、またはNAKIE を0 にクリアすることで解除できます。 0：NACK 受信割り込み要求（NAKI）の禁止 1：NACK 受信割り込み要求（NAKI）の許可

3 STIE 0 R/W 停止条件検出インタラプトイネーブル

0：停止条件検出割り込み要求（STPI）の禁止 1：停止条件検出割り込み要求（STPI）の許可

2 ACKE 0 R/W アクノリッジビット判定選択

0：受信アクノリッジの内容を無視して連続的に転送を行う。 1：受信アクノリッジが1 の場合、転送を中断する。

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-11 2012.09.14 ビット ビット名 初期値 R/W 説 明

1 ACKBR 0 R 受信アクノリッジ

送信モード時、受信デバイスから受け取ったアクノリッジビットの内容を格納 しておくビットです。ライトは無効です。 0：受信アクノリッジ＝0 1：受信アクノリッジ＝1

0 ACKBT 0 R/W 送信アクノリッジ

受信モード時、アクノリッジのタイミングで送出するビットを設定します。 0：アクノリッジのタイミングで0 を送出 1：アクノリッジのタイミングで1 を送出

17.3.5 I 2C バスステータスレジスタ（ICSR）

ICSR は、各種割り込み要求フラグおよびステータスの確認を行います。 ビット ビット名 初期値 R/W 説 明

7 TDRE 0 R/W トランスミットデータエンプティ

［セット条件］

• ICDRT からICDRS にデータ転送が行われ、ICDRT がエンプティになっ た とき
• TRS をセットしたとき
• 開始条件（再送含む）を発行したとき
• スレーブモードで受信モードから送信モードになったとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき
• ICDRT へデータをライトしたとき

6 TEND 0 R/W トランスミットエンド

［セット条件］

• TDRE が1 の状態で SCL の 9 クロック目が立ち上がったとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき
• ICDRT へデータをライトしたとき

5 RDRF 0 R/W レシーブデータレジスタフル

［セット条件］

• ICDRS から ICDRR に受信データが転送されたとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき
• ICDRR をリードしたとき

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-12 2012.09.14 ビット ビット名 初期値 R/W 説 明

4 NACKF 0 R/W ノーアクノリッジ検出フラグ

［セット条件］

• ICIER のACKE＝1 の状態で、送信時、受信デバイスからアクノリッジが なかったとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき

3 STOP 0 R/W 停止条件検出フラグ

［セット条件］

• フレームの転送の完了後に停止条件を検出したとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき

2 AL 0 R/W アービトレーションロストフラグ

AL は、マスタモード時にバス競合負けをしたことを示します。 複数のマスタがほぼ同時にバスを占有しようとしたときにI 2C バスインタフェ ースはSDA をモニタし、自分が出したデータと異なった場合、AL フラグを1 にセットしてバスが他のマスタによって占有されたことを示します。 ［セット条件］

• マスタ送信モードの場合、SCL の立ち上がりで内部 SDA とSDA 端子の レベルが不一致のとき
• マスタモードの場合、開始条件検出時、SDA 端子がハイレベルのとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき

1 AAS 0 R/W スレーブアドレス認識フラグ

スレーブ受信モードで開始条件直後の第1 フレームがSAR のSVA6～SVA0 と 一致した場合にセットされます。 ［セット条件］

• スレーブ受信モードでスレーブアドレスを検出したとき
• スレーブ受信モードでゼネラルコールアドレスを検出したとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき

0 ADZ 0 R/W ゼネラルコールアドレス認識フラグ

スレーブ受信モードのとき有効 ［セット条件］

• スレーブ受信モードかつゼネラルコールアドレスを検出したとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-13 2012.09.14 17.3.6 スレーブアドレスレジスタ（SAR） SAR は、スレーブアドレスを設定します。スレーブモードの場合、開始条件後に送られてくる第１フレーム の上位 7 ビットとSAR の上位7 ビットが一致したとき、スレーブデバイスとして動作します。 ビット ビット名 初期値 R/W 説 明 7～1 SVA6 ～0 0 R/W スレーブアドレス6～0 I2C バスにつながる他のスレーブと異なるユニークなアドレスを設定します。 0 － 0 R/W リザーブビット リード／ライト可能ですが、必ず0 をライトしてください。

17.3.7 I 2C バス送信データレジスタ（ICDRT）

ICDRT は、送信データを格納する8 ビットのリード／ライト可能なレジスタで、I2C バスシフトレジスタ （ICDRS）の空きを検出するとICDRT に書き込まれた送信データをICDRS に転送し、データ送信を開始しま す。ICDRS のデータ送信中に、 次に送信するデータをICDRT にライトしておくと、 連続送信が可能です。ICDRT の初期値はH'FF です。

17.3.8 I 2C バス受信データレジスタ（ICDRR）

ICDRR は、受信データを格納する8 ビットのレジスタです。1 バイトのデータの受信が終了すると、受信し たデータをICDRS から ICDRR へ転送し、次のデータを受信可能にします。なおICDRR は受信専用レジスタ ですので、CPU からライトできません。ICDRR の初期値はH'FF です。

17.3.9 I 2C バスシフトレジスタ（ICDRS）

ICDRS は、データを送信/受信するためのレジスタです。送信時はICDRT から送信データがICDRS に転送 され、データがSDA 端子から送出されます。受信時は1 バイトのデータの受信が終了すると、 データがICDRS から ICDRR へ転送されます。なお本レジスタはCPU から直接リードできません。

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-14 2012.09.14 17.4 動作説明

17.4.1 I 2C バスフォーマット

I2C バスフォーマットを図 17.3 に、I2C バスのタイミングを図 17.4 に示します。開始条件に続く第1 フレー ムは必ず8 ビット構成となります。 SA SLA R/W DATA A 11 1 A/A P 㧔n㧩1㨪8㧕 ᢙ 㧔m㧩1㨪㧕 SS L A 7n 1 7 R/W A DATA 1m 1 A/A S SLA R/ W 1m 2 A DATA A/A P ᢙ㧔n1ޔn2㧩1㨪8㧕 ᢙ㧔m1ޔm2㧩1㨪㧕 㧔b㧕I2C㧔㐿ᆎ᧦ઙౣㅍᤨ㧕 図 17.3 I2C バスフォーマット SDA SCL SS L A R / W A 9 81-7 9 81-7 9 81-7 DATA A DATA A P 図 17.4 I2C バスタイミング 【記号説明】 S ：開始条件。マスタデバイスがSCL＝ハイレベルの状態でSDA をハイレベルからローレベルに変化させます。 SLA ：スレーブアドレス R/W ：送受信の方向を示します。1 のときスレーブデバイスからマスタデバイスへ、0 のときマスタデバイスからスレー ブデバイスへデータを送信します。 A ：アクノリッジ。受信デバイスがSDA をローレベルにします。 DATA ：送受信データ P ：停止条件。マスタデバイスがSCL＝ハイレベルの状態でSDA をローレベルからハイレベルに変化させます。

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-15 2012.09.14 17.4.2 マスタ送信動作 マスタ送信モードでは、マスタデバイスが送信クロックと送信データを出力し、スレーブデバイスがアクノ リッジを返します。マスタ送信モードの動作タイミングについては図 17.5 と図17.6 を参照してください。以 下にマスタ送信モードの送信手順と動作を示します。 1. ICCRAのICEビットを1に設定します。またICMRのWAIT、ICCRAのCKS3～CKS0などを設定します（初期 設定）。 2. ICCRBのBBSYフラグをリードしてバスが開放状態であることを確認後、ICCRAのMST、TRSをマスタ送 信モードに設定します。その後、BBSY＝1とSCP＝0をMOV命令でライトします（開始条件発行）。これ により開始条件を生成します。 3. ICSRのTDREがセットされたことを認識した後、ICDRTに送信データ（1バイト目はスレーブアドレスと R/Wを示すデータ）をライトします。このときTDREは自動的に0にクリアされ、ICDRTからICDRSにデー タが転送されて、再びTDREがセットされます。 4. TDREがセットされた状態で1バイト送信が完了し、送信クロックの9クロック目の立ち上がりでICSRの TENDがセットされます。ICIERのACKBRをリードし、スレーブデバイスが選択されたことを認識した後、 2バイト目のデータをICDRTにライトします。ACKBRが1のとき はスレーブデバイスが認識されていない ため、停止条件を発行します。停止条件の発行はBBSY＝0とSCP＝0を、MOV命令でライトすることによ り行います。なおデータの準備ができるまで、または停止条件を発行するまではSCLがローレベルに固定 されます。 5. 2バイト目以降の送信データは、TDREがセットされるたびにICDRTにデータをライトします。 6. 送信するバイト数をICDRTにライトしたら、 その後はTDREがセットされた状態でTENDがセット （最終バ イト送出完了） されるまで待ちます。 または、ICIERのACKEをセットした状態で受信デバイスからのNACK （ICSRのNACKF＝1）を待ちます。その後、停止条件を発行してTEND、あるいはNACKFをクリアします。 7. ICSRのSTOPがセットされたらスレーブ受信モードに戻します。

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-16 2012.09.14 SDA ಴ജ㧕 SDA ಴ജ㧕 TDRE TEND ICDRT ICDRS ಣℂ 21 23456789 A R/W SCL ಴ജ㧕 [2]㐿ᆎ᧦ઙ⊒ⴕ๮઎ [3]ICDRT㧔1⋡㧕 [4]ICDRT㧔2⋡㧕 [5]ICDRT㧔3⋡㧕 図 17.5 マスタ送信モード動作タイミング 1 SDA ಴ജ㧕 SDA ಴ജ㧕 TDRE TEND ICDRT ICDRS ಣℂ 1 9 23456789 A A/A SCL ಴ജ㧕 ࠲࡯࠺n ࠲࡯࠺n [7]⸳ቯ 図 17.6 マスタ送信モード動作タイミング 2

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-17 2012.09.14 17.4.3 マスタ受信動作 マスタ受信モードでは、マスタデバイスが受信クロックを出力し、スレーブデバイスからデータを受信して アクノリッジを返します。マスタ受信モードの動作タイミングについては図 17.7 と図 17.8 を参照してくださ 以下にマスタ受信モードの受信手順と動作を示します。 1. ICSRのTENDをクリア後、ICCRAのTRSをクリアしてマスタ送信モードからマスタ受信モードに切り替え ます。その後、TDREをクリアします。 2. ICDRRをダミーリードすると受信を開始し、内部クロックに同期して受信クロックを出力し、データを受 信します。マスタデバイスは受信クロックの9クロック目にICIERのACKBTに設定したレベルをSDAに出 力します。 3. 1フレームのデータ受信が終了し、受信クロックの9クロック目の立ち上がりでICSRのRDRFがセットされ ます。このとき、ICDRRをリードすることにより、受信したデータを読み出すことができ、同時にRDRF はクリアされます。 4. RDRFがセットされるたびにICDRRをリードし、RDRFをクリアすることにより、連続的に受信できます。 なお別処理でRDRFがセットされた状態でICDRRのリードが遅れて8クロック目が立ち下がった場合、 ICDRRをリードするまでSCLがローレベルに固定されます。 5. 次の受信が最終フレームの場合、ICDRRをリードする前にICCRAのRCVDをセットします。これにより次 の受信後、停止条件発行可能状態になります。 6. 受信クロックの9クロック目の立ち上がりでRDRFがセットされたら、停止条件を発行します。 7. ICSRのSTOPがセットされたらIC DRRをリードします。その後、RCVDをクリアします。 8. スレーブ受信モードに戻します。

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-18 2012.09.14 SDA ಴ജ㧕 SDA ಴ജ㧕 TDRE TEND ICDRS ICDRR ಣℂ 21 34567899 A SCL ಴ജ㧕 ࠼࡯ࡕ ࠲࡯࠺1 TRS RDRF ࠲࡯࠺1 [1]TENDޔTRSޔ TDREࠕ࡝ࠢ 図 17.7 マスタ受信モード動作タイミング 1 SDA ಴ജ㧕 SDA ಴ജ㧕 RDRF RCVD ICDRS ICDRR ಣℂ 1 9 23456789 A A/A SCL ಴ജ㧕 [8]ฃା 図 17.8 マスタ受信モード動作タイミング 2

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-19 2012.09.14 17.4.4 スレーブ送信動作 スレーブ送信モードでは、スレーブデバイスが送信データを出力し、マスタデバイスが受信クロックを出力 してアクノリッジを返します。スレーブ送信モードの動作タイミングについては図 17.9 と図17.10 を参照し てください。 以下にスレーブ送信モードの送信手順と動作を示します。 1. ICCRAのICEビットを1にセットします。 また、ICMRのWAIT、ICCRAのCKS3～CKS0などを設定します（初 期設定）。ICCRAのMST、TRSをスレーブ受信モードにしてスレーブアドレスが一致するまで待ちます。 2. 開始条件を検出した後の第1フレームでスレーブアドレスが一致したとき、9クロック目の立ち上がりでス レーブデバイスはSDAにICIERのACKBTに設定したレベルを出力します。このとき、8ビット目のデータ （R/W）が1のとき、ICCRAのTRSおよびICSRのTDREがセットされ、自動的にスレーブ送信モードに切り 替わります。TDREがセットされるたびにICDRTに送信データをライトすると、連続送信が可能です。 3. 最終送信データをICDRTにライトした後にTDREがセットされたとき、TDRE＝1の状態で、ICSRのTEND がセットされるまで待ちます。TENDがセットされたら、TENDをクリアします。 4. 終了処理のためTRSをクリアし、ICDRRをダミーリードします。これによりSCLを開放し ます。 5. TDREをクリアします。 SDA ಴ജ㧕 SDA ಴ജ㧕 TDRE TEND ICDRS ICDRR ಣℂ 21 34567899 A SCL ಴ജ㧕 ࠼࡯ࡕ SCL ಴ജ㧕 TRS ICDRT ࠲࡯࠺1㧕 ࠲࡯࠺2㧕 ࠲࡯࠺3㧕 図 17.9 スレーブ送信モード動作タイミング 1

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-20 2012.09.14 SDA ಴ജ㧕 SDA ಴ജ㧕 TDRE TEND ICDRS ICDRR ಣℂ 1 9 2345678 9 SCL ಴ജ㧕 TRS ICDRT [4]TRSᓟ [5]TDREࠕ࡝ࠢ[3]TENDࠕ࡝ࠢ SCL ಴ജ㧕 A A/A ࠲࡯࠺n ࠼࡯ࡕ ࠼࡯ࡕ 図 17.10 スレーブ送信モード動作タイミング 2

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-21 2012.09.14 17.4.5 スレーブ受信動作 スレーブ受信モードでは、マスタデバイスが送信クロック、送信データを出力し、スレーブデバイスがアク ノリッジを返します。スレーブ動作モードタイミングについては図 17.11 と図 17.12 を参照してください。以 下にスレーブ受信モードの受信手順と動作を示します。 1. ICCRAのICEビットを1にセットします。 また、ICMRのWAIT、ICCRAのCKS3～CKS0などを設定します（初 期設定）。ICCRAのMST、TRSをスレーブ受信モードにしてスレーブアドレスが一致するまで待ちます。 2. 開始条件を検出後の第1フレームでスレーブアドレスが一致したとき、9クロック目の立ち上がりでスレー ブデバイスはSDAにICIERのACKBTに設定したレベルを出力します。同時にICSRのRDRFがセットされま すので、ICDRRをダミーリード（リードデータはスレーブアドレス＋R/Wを示すので不要）します。 3. RDRFがセットされるたびにICDRRをリードします。RDRFがセットされた状態で8クロック目が立ち下が るとICDRRをリードするまでSCLをローに固定します。ICDRRをリードする前に行ったマスタデバイスに 返すアクノリッジの設定変更は次の転送フレームに反映されます。 4. 最終バイトのリードも同様にICDRRのリードにより行います。 SDA ಴ജ㧕 SCL ಴ജ㧕 SDA ಴ജ㧕 ICDRS ICDRR ಣℂ 12 1345678 99 AA SCL ಴ജ㧕 RDRF ࠲࡯࠺1 図 17.11 スレーブ受信モード動作タイミング 1

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-22 2012.09.14 SDA ಴ജ㧕 SCL ಴ജ㧕 SDA ಴ജ㧕 ICDRS ICDRR ಣℂ 12345678 99 AA SCL ಴ജ㧕 RDRF ࠲࡯࠺1 図 17.12 スレーブ受信モード動作タイミング 2

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-23 2012.09.14 17.4.6 ノイズ除去回路 SCL 端子およびSDA 端子の状態はノイズ除去回路を経由して内部に取り込まれます｡図17.13 にノイズ除去 回路のブロック図を示します。 ノイズ除去回路は2 段直列に接続されたラッチ回路と一致検出回路で構成されます。SCL 端子入力信号（ま たは SDA 端子入力信号） がシステムクロックでサンプリングされ、2 つのラッチ出力が一致したときはじめて 後段へそのレベルを伝えます。一致しない場合は前の値を保持します。 SCL౉ജାภ ߪߚ߹ SDA౉ജାภ ౝㇱSCLାภ ߪߚ߹ ౝㇱSDAାภ ࠣࡦ࡝ࡊࡦࠨ ࠢ࠶ࡠࠢ C ࠴࠶࡜ QD C ࠴࠶࡜ QD ৻⥌ᬌ಴ 図 17.13 ノイズ除去回路のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-24 2012.09.14 17.4.7 使用例 I2C バスインタフェースを使用する場合の各モードでのフローチャート例を図17.14～図17.17 に示します。 㐿ᆎ ೋᦼ⸳ቯ ICCRBߩBBSY࠼࡯࡝ ICSRߩTEND࠼࡯࡝ ICIERߩACKBR࠼࡯࡝ ICSRߩSTOP࠼࡯࡝ ICSRߩTENDࠕ࡝ࠢ ICSRߩSTOPࠕ࡝ࠢ ICSRߩTDREࠕ࡝ࠢ ICSRߩTDRE࠼࡯࡝ ࠼࡯ࡕ MST㧩1ޔTRS㧩1 㧔ICCRA⸳ቯ MST㧩0ޔTRS㧩0 㧔ICCRA⸳ቯ BBSY㧩1ޔSCP㧩0 ࠻ࠗ࡜ࠍ BBSY㧩0ޔSCP㧩0ࠍ ࠻ࠗ࡜ ICDRTࠍ࠲࡯࠺ ࠻ࠗ࡜ BBSY㧩0㧫No TEND㧩1㧫No Yes Yes ACKBR㧩0㧫 No Yes 㧫 TDRE㧩1㧫 㧫 STOP㧩1㧫 No No No No Yes Yes ICSRߩTEND࠼࡯࡝ TEND㧩1㧫 Yes Yes Yes 㨇1ޓSCLޔSDAᘒ್ቯ 㨇2⸳ቯ 㨇3㐿ᆎ᧦ઙ⊒ⴕ ޓޓޓ ⸳ቯ 㨇9⸳ቯ 㨇10ߜ 㨇5ޓ1ߜ 㨇8ޓICDRTߜ 㨇11ޓTENDࠕ࡝ࠢࠣ࡜ࡈ 㨇14ߜ 㨇15⸳ቯ TDREࠕ࡝ࠢࠍ 㨇13஗ᱛ᧦ઙ⊒ⴕ 㨇12ޓSTOPࠕ࡝ࠢࠣ࡜ࡈ 㨇7ޓ2ㅍା 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 㨇8㨉 㨇9㨉 㨇10㨉 㨇11㨉 㨇12㨉 㨇13㨉 㨇14㨉 㨇15㨉 図 17.14 マスタ送信モードのフローチャート例

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-25 2012.09.14 ޤ*ޓ[1]㨪[3]ޕ޿ߐߛߊߡߒߦ߁ࠃ޿ߥࠄ ޤ1ߪ[1]ᓟ[2]㨪[6]ޔߒ[7]ޕߔ߹ߒࡊࡦࡖࠫ߳[8]ߪ ICSRߩTENDࠕ࡝ࠢ ICDRR࠼࡯࡝ ICDRR࠼࡯࡝ RCVD㧩1㧔ICCRAࠍ ACKBT㧩0㧔ICIERࠍ ICSRߩTDREࠕ࡝ࠢࠍ TRS㧩0㧔ICCRA⸳ቯ MST㧩0㧔ICCRAࠍ BBSY㧩0ޔSCP㧩0ࠍ ࠻ࠗ࡜ ฃା-1㧫 No Yes ICSRߩRDRF࠼࡯࡝ ICSRߩSTOPࠕ࡝ࠢ RDRF㧩1㧫No Yes ICSRߩRDRF࠼࡯࡝ RDRF㧩1㧫 No Yes ACKBT㧩1㧔ICIERࠍ ICDRR࠼࡯࡝ RCVD㧩0㧔ICCRAࠍ 㨇4ޓ1ߜ 㨇1ޓTEND⸳ቯ ޓޓޓ ᓟTDREࠕ࡝ࠢࠍ* 㨇2⸳ቯ* 㨇7ޕ ㅪ⛯ฃା⑌ᱛ㧔RCVD㧩1⸳ቯ 㨇5ฃା㧙1㧕್ቯ 㨇9ߜ 㨇11஗ᱛ᧦ઙ⊒ⴕ 㨇10ޓSTOPࠕ࡝ࠢࠣ࡜ࡈ 㨇12ߜ 㨇14ޓRCVDࠕ࡝ࠢࠍ 㨇15⸳ቯ ࠼࡯ࡕ ICSRߩSTOP࠼࡯࡝ STOP㧩1㧫No Yes 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 㨇8㨉 㨇9㨉 㨇10㨉 㨇11㨉 㨇12㨉 㨇13㨉 㨇14㨉 㨇15㨉 図 17.15 マスタ受信モードのフローチャート例

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-26 2012.09.14 ICDRTࠍ࠲࡯࠺ ࠻ࠗ࡜ ICSRߩTDREࠕ࡝ࠢ ICSRߩTEND࠼࡯࡝ ICSRߩTENDࠕ࡝ࠢ TRS㧩0㧔ICCRA⸳ቯ ICSRߩTDRE࠼࡯࡝ TDRE㧩1㧫 Yes Yes No No No 㨇1㨉 㨇4㨉 㨇5㨉 㨇6㨉 㨇7㨉 㨇8㨉 㨇9㨉 㨇2㨉 㨇3㨉 ࠼࡯ࡕ ICDRTࠍ࠲࡯࠺ ࠻ࠗ࡜ Yes 㧫 TEND㧩1㧫 ICSRߩAASࠕ࡝ࠢ 㨇1ޓAASࠕ࡝ࠢࠣ࡜ࡈ 㨇6ޓTENDࠕ࡝ࠢࠣ࡜ࡈ 㨇9ޓTDREࠕ࡝ࠢࠣ࡜ࡈ 㨇3ޓICDRTߜ 㨇4⸳ቯ 㨇5ߜ 㨇7⸳ቯ 㨇2ޓICDRT㧕 図 17.16 スレーブ送信モードフローチャート例

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-27 2012.09.14 ICSRߩAASࠕ࡝ࠢ ICDRR࠼࡯࡝ ICDRR࠼࡯࡝ ACKBT㧩0㧔ICIERࠍ ฃା-1㧫 No Yes ICSRߩRDRF࠼࡯࡝ RDRF㧩1㧫 No Yes ICSRߩRDRF࠼࡯࡝ RDRF㧩1㧫 No No ICSRߩRDRF࠼࡯࡝ RDRF㧩1㧫 No ICSRߩAAS࠼࡯࡝ AAS㧩1㧫 No Yes Yes ACKBT㧩1㧔ICIERࠍ ICDRR࠼࡯࡝ 㨇5㨉 1ߜ 㨇2㨉 AASࠕ࡝ࠢࠣ࡜ࡈ 㨇1㨉 ್ቯ* ߒ ࠍ ޕ޿ߐߛߊߡߒ ৻⥌㧔AAS㧩1㧕 ߪ[2]㨪[11]ߡߒ ޕ޿ߐߛߊ ਇ৻⥌㧔AAS㧩0㧕 ߪ[12]㨪[15]ߡߒ ޕ޿ߐߛߊ 㨇3㨉 ⸳ቯ 㨇8㨉 ⸳ቯ 㨇6ฃା㧙1㧕್ቯ 㨇㨉 ߜ 㨇12㨉 ⑌ᱛ 㨇15㨉 ⸵น 㨇13㨉 ್ቯ ࠼࡯ࡕ 㨇2㨉 㨇1㨉 㨇3㨉 㨇4㨉 ICSRߩRDRFࠕ࡝ࠢ ICSRߩSTOPࠕ࡝ࠢ RIE=0㧔ICIER⸳ቯ Yes 㨇14㨉 㨇12㨉 㨇13㨉 㨇15㨉 㨇5㨉 㨇6㨉 㨇7㨉 㨇8㨉 㨇9㨉 㨇10㨉 㨇11㨉 ޤ1ߪ[1]ᓟ[2]㨪[6]ޔߒ[7]ޕߔ߹ߒࡊࡦࡖࠫ߳[8]ߪ ޕ޿ߐߛߊߡߒࠍ STOP㧩1㧫 ICSRߩSTOP࠼࡯࡝ RIE㧩0㧔ICIER⸳ቯ 図 17.17 スレーブ受信モードフローチャート例

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-28 2012.09.14 17.5 割り込み要求 本モジュールの割り込み要求には、送信データエンプティ、送信終了、受信データフル、NACK 検出、STOP 認識、アービトレーションロストの6 種類があります。表17.3 に各割り込み要求の内容を示します。 表 17.3 割り込み要求一覧 割り込み要求 略称 割り込み条件 送信データエンプティ TXI (TDRE＝1)・(TIE＝1) 送信終了 TEI (TEND＝1)・(TEIE＝1) 受信データフル RXI (RDRF＝1)・(RIE＝1) STOP 認識 STPI (STOP ＝1)・(STIE＝1) NACK 検出 アービトレーションロスト 表 17.3 の割り込み条件が1 でかつCPU が割り込み受け付け許可状態のとき、割り込み例外処理を実行しま す。例外処理の中でそれぞれの割り込み要因をクリアしてください。ただしTDRE、TEND は ICDRT に送信 データをライトすることで、RDRF は ICDRR をリードすることで自動的にクリアされますので注意してくだ さい。特にTDRE は ICDRT に送信データをライトしたとき同時に再度TDRE がセットされ、さらにTDRE を クリアすると、余分に1 バイト送信する場合があります。

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-29 2012.09.14 17.6 ビット同期回路 本モジュールはマスタモード設定時に、

• スレーブデバイスによりSCLがローレベルに引っ張られた場合
• SCLラインの負荷（負荷容量、プルアップ抵抗）によりSCLの立ち上がりがなまった場合 の 2 つの状態でハイレベル期間が短くなる可能性があるため、SCL をモニタしてビットごとに同期をとりな がら通信を行います。ビット同期回路のタイミングを図 17.18 に、SCL をロー出力→Hi-Z にしてからSCL を モニタするまでの時間を表 17.4 に示します。 ࠢ࠶ࡠࠢ ౝㇱSCL SCL VIH 図 17.18 ビット同期回路のタイミング 表 17.4 SCL をモニタする時間 CKS3 CKS2 CKS1 CKS0 SCL をモニタする時間 0 * * 7.5 tcyc 0 41.5 tcyc 0 1 * 19.5 tcyc 0 * * 17.5 tcyc 0 85.5 tcyc 0 1 * 41.5 tcyc

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-30 2012.09.14 17.7 使用上の注意事項 1. 停止条件の発行および開始条件（再送）の発行は9クロック目の立ち下がりを認識してから行ってくださ 9 クロック目の立ち下がりはI2C コントロールレジスタB（ICCRB）の SCLO をチェックすることにより 認識することができます。 下記（i）または（ii）の条件下で、かつ特定のタイミングで停止条件の発行および開始条件（再送）の発 行を行ったとき、停止条件および開始条件（再送）が正常に出力されない場合があります。この条件以外 での使用は問題ありません。 （i） SCL バスの負荷（負荷容量、プルアップ抵抗）によりSCL の立ち上がりが「17.6 ビット同期回路」 に規定されている時間以上なまっている場合 （ii）スレーブデバイスが8 クロック目と9 クロック目の"Low"期間を引っ張ってビット同期回路が働い た場合 2. I2Cバスモードレジスタ（ICMR）のWAITは0の状態で使用してください。 WAIT を 1 にセットして使用したとき、かつスレーブデバイスが8 クロック目と9 クロック目の"Low"期 間を 2 転送クロック分以上SCL を"Low"に引っ張ったときに、9 クロック目の"High"期間が短くなる場合 があります。この条件以外での使用は問題ありません。 3. スレーブ受信モードでスレーブアドレスが一致しない場合でも、ICDRRレジスタに受信データが格納さ れ、その後、ICSRLレジスタのRDRFビットがセットされてしまいます。 スレーブアドレスが一致ししているかどうかは、I 2C バスステータスレジスタ（ICSR）の AAS ビットを チェックすることにより確認できます。｢図17.17 スレープ受信モードフローチャート例｣ を参照してく ださい。 4. 下記（1）～（4）のいずれかの状態で、ICCRAのICEに0をライトもしくはICCRBのIICRSTに1をライトす ると、ICCRBのBBSYとICSRのSTOPは不定となります。 （1）マスタ送信モード（ICCRA の MST＝1、TRS＝1）において、本モジュールがI2C のバス権を保有し ているとき。 （2）マスタ受信モード（ICCRA の MST＝1、TRS＝0）において、本モジュールがI2C のバス権を保有し ているとき。 （3） スレーブ送信モード （ICCRAのMST＝0、TRS＝1） において、 本モジュールがデータ送信中のとき。 （4）スレーブ受信モード（ICCRA の MST＝0、TRS＝0）において、本モジュールがアクノリッジを送信 しているとき。 ICCRB の BBSY の不定状態は、以下のいずれかで解消することができます。 ・開始条件（SCL＝High かつ SDA 立ち下がり）を入力すると、BBSY は 1 セットされます。 ・停止条件（SCL＝High かつ SDA 立ち上がり）を入力すると、BBSY は 0 クリアされます。 ・マスタ送信モードにおいて、SCL＝High かつ SDA＝High の状態で、ICCRB の BBSY に 1、SCP に 0 ラ イトして開始条件を発行します。開始条件（SCL＝High かつ SDA 立ち下がり）が出力されると、BBSY は 1 セットされます。 ・マスタ送信モードもしくはマスタ受信モードにおいて、SDA＝Low かつ本モジュール以外にSCL を Low にするデ バイスがいない状態で、ICCRB の BBSY に 0、SCP に 0 ライトして停止条件を発行します。停 止条件（SCL＝High かつ SDA 立ち上がり）が出力されると、BBSY は 0 クリアされます。

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-31 2012.09.14 5. マルチマスタで使用時の転送レート設定値の制限について マルチマスタで使用し、本LSI の I2C 転送レートの設定が他のマスタより遅いとき、まれにSCL に予期し ない幅のSCL が出力される場合があります。この現象を回避するためには、他のマスタの一番速い転送 レートより1/1.8 以上の転送レートを設定してください。たとえば、他のマスタの一番速い転送レートが 400kbps の場合、本 LSI の I2C 転送レートは223kbps（＝400/1.8）以上の設定値にする必要があります。 6. マルチマスタで使用時のMST、TRS設定時のビット操作命令の使用制限について マルチマスタで使用時、MST、TRS を順次ビット操作しマスタ送信に設定した場合、TRS のビット操作命 令実行中のアービトレーションロストが発生するタイミングによっては、ICSR の AL＝1 かつマスタ送信 モード（MST＝1、TRS＝1）のように矛盾した状態になっている場合があります。 この現象を回避するためには下記の方法があります。

• マルチマスタで使用時、MST、TRSの設定はMOV命令で行ってください。
• アービトレーションロストした場合、MST＝0、TRS＝0を確認してください。万が一、MST＝0、TRS＝0 以外の状態の場合、MST＝0、TRS＝0を設定し直してください。 7. マスタ受信モードの注意事項について マスタ受信モードで使用した場合、RDRF＝1 の状態で8 クロック目の立ち下がりがくるとSCL を L に引 っ張りますが、8 クロック目の立ち下がり付近でICDRR をリードすると、次の受信データの8 クロ ック 目を 1 クロック分L に固定するだけで、その後ICDRR をリードしなくてもSCL の固定を解除し、9 クロ ック目を出力します。結果として、受信データの取りこぼしとなります。 この現象を回避するためには下記の方法があります。
• マスタ受信モードでICDRRをリードする処理は8クロック目の立ち上がりまでに行ってください。
• マスタ受信モードはRCVD＝1にし1バイトごとの通信で処理を行ってください。 8. マスタ受信モード切り替え時の注意事項について マスタ送信モードからマスタ受信モードへ切り替えの際、TRS＝0 クリア処理がマスタ送信モード時の9 クロック目立ち下がりよりも前に行われた場合、IIC2 モジュールはICDRR のダミーリード有無に関わら ず内部クロックに同期した受信クロックを出力します。 このときDMAC/DTC 転送などによりICDRR のダミーリード処理が、上記受信クロックの9 クロック目 出力以降に行われた場合、IIC2 モジュールはICDRR のダミーリードが行われても次の受信クロック出力 のトリガにはならず、受信クロック出力が停止します。 これにより、SCL が Low 固定されたまま通信がハングアップしますので注意してください。 この現象を回避するためには下記の方法があります。 （1）マスタ受信モード切り替え時のICDRR ダミーリード処理が、受信クロックの9 クロック目よりも前 に行えるようタイミング設計をしてください。 （2）マスタ受信モード切り替え時のTRS＝0 クリア処理を、マスタ送信時の送信クロックの9 クロック 目立ち下がり以降に行ってください。 なお、 後者の9 クロック目立ち下がり以降にTRS＝0 クリア処 理を行う場合には、ICCR2 レジスタのSCLO ビット（SCL モニタフラグ）が0（SCL 端子は“L”）になったことを確認してから行ってください。 また後者の回避方法の場合には、ICDRR ダミーリード処理がマスタ受信モードの最初の受信クロック出 力トリガとなるため、DMAC/DTC 転送によるICDRR ダミーリード遅延は不問となり、同様に他割り込み 処理による遅延も不問となるため、「図 17.15 マスタ受信モードのフローチャート例 」に記載されてい

H8S/2427、H8S/2427R、H8S/2425 グループ 17. I2C バスインタフェース2（IIC2） R01UH0311JJ0300 Rev.3.00 17-32 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-1 2012.09.14 18. A/D 変換器 本 LSI は、逐次比較方式の10 ビットのA/D 変換器を2 ユニット（ユニット0、 ユニット1） 内蔵しています。 H8S/2427 グループ、H8S/2427R グループは、ユニット0 は最大8 チャネル、ユニット1 は最大8 チャネル、 H8S/2425 グループは、ユニット0 は最大8 チャネル、ユニット1 は最大 2 チャネルのアナログ入力を選択す ることができます。 ユニット0 のブロック図を図 18.1 に、ユニット1 のブロック図を図 18.2 に示します。 18.1 特長

• 分解能：10ビット
• 入力チャネル： H8S/2427 グループ、H8S/2427R グループ：8 チャネル（16 チャネル／2 ユニット合計） H8S/2425 グループ：ユニット0 は 8 チャネル、ユニット1 は 2 チャネル（10 チャネル／2 ユニット合計）
• 変換サイクル：64サイクル、40サイクル（A/D変換用クロック）
• 動作モード：2種類 シングルモード：1 チャネルのA/D 変換 スキャンモード：1～4 チャネルの連続A/D 変換、または1～8 チャネル*1 の連続 A/D 変換
• A/D変換用クロックを個別に設定可能（φ、φ/2、φ/4）
• データレジスタ：ユニット0が8本、ユニット1が8本*2（16本／2ユニット） A/D 変換結果は各チャネルに対応した16 ビットデータレジスタに保持
• サンプル＆ホールド機能付き
• A/D変換開始方法：3種類 ソフトウェア 16 ビットタイマパルスユニット（TPU）または8 ビットタイマ（TMR）による変換開始トリガ 外部トリガ信号
• 割り込み要因 A/D 変換終了割り込み要求（ADI）を発生
• モジュールストップ状態への設定可能 【注】 *1 H8S/2425 グループでは1～2 チャネルの連続A/D 変換 *2 H8S/2425 グループではユニット1 が 2 本（10 本／2 ユニット）

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-2 2012.09.14 ࠬࡃ࠲࡯࠺ 10࠻࠶ࡆD/A ࠲࡯࡟ࡄࡦࠦ ADI0ାภ ࡃ ࡦ ࡈ ࠚ 㨨 ㅙ Ყ セ ࡑ ࡊ ࠨ ADTRG0-A ADTRG0-B TPU࠻࠶࠾࡙0ޔ1㧕 ߪߚ߹TMRࠟ࡝࠻ AVcc Vref AVss AN0 ADDRA_0 ADDRB_0 ADDRC_0 ADDRD_0 ADDRE_0 ADDRF_0 ADDRG_0 ADDRH_0 ADCSR_0 ADCR_0 AN1 AN2 AN3 AN4 AN5 AN6 AN7 ޤ 図 18.1 A/D 変換器（ユニット0/AD_0）のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-3 2012.09.14 ADTRG1 ࠬࡃ࠲࡯࠺ 10࠻࠶ࡆD/A ࠲࡯࡟ࡄࡦࠦ ADI1ାภ ࡃ ࡦ ࡈ ࠚ 㨨 ㅙ Ყ セ ࡑ ࡊ ࠨ ADCR_1 㧦A/DA ADCSR_1㧦A/DA TPU࠻࠶࠾࡙0ޔ1㧕 ࠟ࡝࠻ AVcc Vref AVss ADDRA_1 ADDRB_1 ADDRC_1 ADDRD_1 ADDRE_1 ADDRF_1 ADDRG_1 ADDRH_1 ADCSR_1 ADCR_1 AN8* AN9* AN10* AN11* AN12 AN13 AN14* AN15* ޤ 図 18.2 A/D 変換器（ユニット1/AD_1）のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-4 2012.09.14 18.2 入出力端子 A/D 変換器で使用する入力端子を表 18.1、表 18.2 に示します。 表 18.1 端子構成（H8S/2427 グループ、H8S/2427R グループ） ユニット 略称 端子名 記号 入出力 機 能 アナログ入力端子 0 AN0 入力 アナログ入力端子 1 AN1 入力 アナログ入力端子 2 AN2 入力 アナログ入力端子 3 AN3 入力 アナログ入力端子 4 AN4 入力 アナログ入力端子 5 AN5 入力 アナログ入力端子 6 AN6 入力 アナログ入力端子 7 AN7 入力 アナログ入力端子 A/D 外部トリガ入力端子 0_A ADTRG0-A 入力 A/D 変換開始のための外部トリガ入力端子 0_A*

0 AD_0

A/D 外部トリガ入力端子 0_B ADTRG0-B 入力 A/D 変換開始のための外部トリガ入力端子 0_B* アナログ入力端子 8 AN8 入力 アナログ入力端子 9 AN9 入力 アナログ入力端子 10 AN10 入力 アナログ入力端子 11 AN11 入力 アナログ入力端子 12 AN12 入力 アナログ入力端子 13 AN13 入力 アナログ入力端子 14 AN14 入力 アナログ入力端子 15 AN15 入力 アナログ入力端子 1 AD_1 A/D 外部トリガ入力端子 1 ADTRG1 入力 A/D 変換開始のための外部トリガ入力端子 A アナログ電源端子 AVcc 入力 アナログ部の電源端子 アナロググランド端子 AVss 入力 アナログ部のグランド端子 共通 リファレンス電圧端子 Vref 入力 A/D 変換器の基準電圧端子 【注】 * ADCR のTRGS1、TRGS0、EXTRGS ビットの設定によって選択します。

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-5 2012.09.14 表 18.2 端子構成（H8S/2425 グループ） ユニット 略称 端子名 記号 入出力 機 能 アナログ入力端子 0 AN0 入力 アナログ入力端子 1 AN1 入力 アナログ入力端子 2 AN2 入力 アナログ入力端子 3 AN3 入力 アナログ入力端子 4 AN4 入力 アナログ入力端子 5 AN5 入力 アナログ入力端子 6 AN6 入力 アナログ入力端子 7 AN7 入力 アナログ入力端子 A/D 外部トリガ入力端子 0_A ADTRG0-A 入力 A/D 変換開始のための外部トリガ入力端子 0_A* A/D 外部トリガ入力端子 0_B ADTRG0-B 入力 A/D 変換開始のための外部トリガ入力端子 0_B* アナログ入力端子 12 AN12 入力 アナログ入力端子 13 AN13 入力 アナログ入力端子 1 AD_1 A/D 外部トリガ入力端子 1 ADTRG1 入力 A/D 変換開始のための外部トリガ入力端子 A* アナログ電源端子 AVcc 入力 アナログ部の電源端子 アナロググランド端子 AVss 入力 アナログ部のグランド端子 共通 リファレンス電圧端子 Vref 入力 A/D 変換器の基準電圧端子 【注】 * ADCR のTRGS1、TRGS0、EXTRGS ビットの設定によって選択します。

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-6 2012.09.14 18.3 レジスタの説明 A/D 変換器には以下のレジスタがあります。

• A/D データレジスタA_0（ADDRA_0）
• A/D データレジスタB_0（ADDRB_0）
• A/D データレジスタC_0（ADDRC_0）
• A/D データレジスタD_0（ADDRD_0）
• A/D データレジスタE_0（ADDRE_0）
• A/D データレジスタF_0（ADDRF_0）
• A/D データレジスタG_0（ADDRG_0）
• A/D データレジスタH_0（ADDRH_0）
• A/D コントロール／ステータスレジスタ_0（ADCSR_0）
• A/D コントロールレジスタ_0（ADCR_0）
• A/D データレジスタA_1（ADDRA_1）
• A/D データレ ジスタB_1（ADDRB_1）
• A/D データレジスタC_1（ADDRC_1）
• A/D データレジスタD_1（ADDRD_1）
• A/D データレジスタE_1（ADDRE_1）
• A/D データレジスタF_1（ADDRF_1）
• A/D データレジスタG_1（ADDRG_1）
• A/D データレジスタH_1（ADDRH_1）
• A/D コントロール／ステータスレジスタ_1（ADCSR_1）
• A/D コントロールレジスタ_1（ADCR_1）

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-7 2012.09.14

18.3.1 A/D データレジスタ A～H（ADDRA～ADDRH）

ADDR は、A/D 変換された結果を格納するための16 ビットのリード専用レジスタです。ADDRA～ADDRH の 8 本あります。各アナログ入力チャネルの変換結果が格納される ADDR は表 18.3、表 18.4 のとおりです。 10 ビットの変換データはADDR のビット 15 からビット6 に格納されます。下位6 ビットはリードすると常 に 0 がリードされます。 CPU との間のデータバスは 16 ビット幅で、CPU から直接リードできます。ADDR をアクセスする場合は、 16 ビット単位でアクセスしてください。8 ビット単位でのアクセスは禁止です。 表 18.3 アナログ入力チャネルと ADDR の対応（H8S/2427 グループ、H8S/2427R グループ） アナログ入力チャネル アナログ入力チャネル チャネルセット0（CH3＝0） 変換結果が格納される レジスタ チャネルセット1（CH3＝1） 変換結果が格納される レジスタ AN0 ADDRA_0 AN8 ADDRA_1 AN1 ADDRB_0 AN9 ADDRB_1 AN2 ADDRC_0 AN10 ADDRC_1 AN3 ADDRD_0 AN11 ADDRD_1 AN4 ADDRE_0 AN12 ADDRE_1 AN5 ADDRF_0 AN13 ADDRF_1 AN6 ADDRG_0 AN14 ADDRG_1 AN7 ADDRH_0 AN15 ADDRH_1 表 18.4 アナログ入力チャネルと ADDR の対応（H8S/2425 グループ） アナログ入力チャネル アナログ入力チャネル チャネルセット0（CH3＝0） 変換結果が格納される レジスタ チャネルセット1（CH3＝1） 変換結果が格納される レジスタ AN0 ADDRA_0 － － AN1 ADDRB_0 － － AN2 ADDRC_0 － － AN3 ADDRD_0 － － AN4 ADDRE_0 AN12 ADDRE_1 AN5 ADDRF_0 AN13 ADDRF_1 AN6 ADDRG_0 － － AN7 ADDRH_0 － －

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-8 2012.09.14

18.3.2 A/D コントロール／ステータスレジスタ_0（ADCSR_0） ユニット 0

ADCSR は A/D 変換動作を制御します。 ビット ビット名 初期値 R/W 説 明

7 ADF 0 R/(W) * A/D エンドフラグ

A/D 変換の終了を示すステータスフラグです。 ［セット条件］

• シングルモードでA/D 変換が終了したとき
• スキャンモードで選択されたすべてのチャネルのA/D 変換が終了したとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき
• ADI 割り込みにより DMAC またはDTC が起動され、ADDR をリードした とき

6 ADIE 0 R/W A/D インタラプトイネーブル

1 にセットするとADF によるADI 割り込みがイネーブルになります。

5 ADST 0 R/W A/D スタート

0 にクリアするとA/D 変換を停止し、 待機状態になります。1 にセットするとA/D 変換を開始します。シングルモードでは選択したチャネルのA/D 変換が終了する と自動的にクリアされます。スキャンモードではソフトウェア、リセット、また はハードウェアスタンバイモードによってクリアされるまで選択されたチャネル を順次連続変換します。また、ADCR のADSTCLR ビットが1 にセットされてい るときは、選択したすべてのチャネルのA/D 変換が終了すると自動的にクリアさ れ、A/D 変換を停止させます。 ADST が自動的にクリアされるタイミングは、ADF がセットされるタイミングと は異なり、ADF がセットされる前にADST がクリアされます。

4 EXCKS 0 R/W 拡張クロックセレクト

ADCR のCKS1/0 ビットと合わせてA/D 変換時間の設定を行います。詳細は、 ADCR の説明をご参照ください。EXCKS ビットへのライトはCKS1/0 ビットと 同時に行ってください。

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-9 2012.09.14 ビット ビット名 初期値 R/W 説 明 CH3 CH2 CH1 CH0 R/W R/W R/W R/W チャネルセレクト3～0 ADCR のSCANE ビット、SCANS ビットとともに、アナログ入力を選択します。 SCANE=0、 SCANE=1 、 SCANE=1 、 SCANS=X のとき SCANS=0 のとき SCANS=1 のとき 0000：AN0 0000 ：AN0 0000： AN0 0001：AN1 0001： AN0、AN1 0001 ：AN0、AN1 0010：AN2 0010： AN0～AN2 0010 ：AN0～AN2 0011：AN3 0011： AN0～AN3 0011 ：AN0～AN3 0100：AN4 0100： AN4 0100： AN0～AN4 0101：AN5 0101： AN4、AN5 0101 ：AN0～AN5 0110：AN6 0110： AN4～A N6 0110 ：AN0～AN6 0111：AN7 0111： AN4～AN7 0111 ：AN0～AN7 1XXX：設定禁止 1XXX ：設定禁止 1XXX：設定禁止 【記号説明】 X ：Don't care 【注】 * フラグをクリアするための0 ライトのみ可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-10 2012.09.14

18.3.3 A/D コントロール／ステータスレジスタ_1（ADCSR_1） ユニット 1

ADCSR は A/D 変換動作を制御します。 ビット ビット名 初期値 R/W 説 明 A/D 変換の終了を示すステータスフラグです。 ［セット条件］

• シングルモードでA/D 変換が終了したとき
• スキャンモードで選択されたすべてのチャネルのA/D 変換が終了したとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき
• ADI 割り込みにより DTC が起動され、ADDR をリードしたとき

1 にセットするとADF によるADI 割り込みがイネーブルになります。 0 にクリアするとA/D 変換を停止し、 待機状態になります。1 にセットするとA/D 変換を開始します。シングルモードでは選択したチャネルのA/D 変換が終了する と自動的にクリアされます。スキャンモードではソフトウェア、リセット、また はハードウェアスタンバイモードによってクリアされるまで選択されたチャネル を順次連続変換します。また、ADCR のADSTCLR ビットが1 にセットされてい るときは、選択したすべてのチャネルのA/D 変換が終了すると自動的にクリアさ れ、A/D 変換を停止させます。 ADST が自動的にクリアされるタイミングは、ADF がセットされるタイミングと は異なり、ADF がセットされる前にADST がクリアされます。 ADCR のCKS1/0 と合わせてAD 変換時間の設定を行います。詳細はADCR の説 明をご参照ください。EXCKS へのライトはCKS1/0 と同時に行ってください。

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-11 2012.09.14

• H8S/2427グループ、H8S/2427Rグループ ビット ビット名 初期値 R/W 説 明 CH3 CH2 CH1 CH0 R/W R/W R/W R/W チャネルセレクト3～0 ADCR のSCANE ビット、SCANS ビットとともに、アナログ入力を選択します。 SCANE=0、 SCANE=1 、 SCANE=1 、 SCANS=X のとき SCANS=0 のとき SCANS=1 のとき 0XXX：設定禁止 0XXX ：設定禁止 0XXX：設定禁止 1000：AN8 1000 ：AN8 1000： AN8 1001：AN9 1001 ：AN8、AN9 1001 ：AN8、AN9 1010：AN10 1010 ：AN8～AN10 1010 ：AN8～AN10 1011：AN11 1011 ：AN8～AN11 1011 ：AN8～AN11 1100：AN12 1100 ：AN12 1100： AN8～AN12 1101：AN13 1101 ：AN12、AN13 1101 ：AN8～A N13 1110：AN14 1110 ：AN12～AN14 1110 ：AN8～AN14 1111：AN15 1111 ：AN12～AN15 1111 ：AN8～AN15 【記号説明】X：Don't care 【注】 * フラグをクリアするための0 ライトのみ可能です。
• H8S/2425グループ ビット ビット名 初期値 R/W 説 明 CH3 CH2 CH1 CH0 R/W R/W R/W R/W チャネルセレクト3～0 ADCR のSCANE ビット、SCANS ビットとともに、アナログ入力を選択します。 SCANE=0、 SCANE=1 、 SCANS=X のとき SCANS=0 のとき 0XXX：設定禁止 0XXX ：設定禁止 10XX：設定禁止 10XX ：設定禁止 1100：AN12 1100 ：AN12 1101：AN13 1101 ：AN12、AN13 111X：設定禁止 111X ：設定禁止 SCANE＝1、SCANS＝1 は設定禁止です。 【記号説明】X：Don't care 【注】 * フラグをクリアするための0 ライトのみ可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-12 2012.09.14

18.3.4 A/D コントロールレジスタ_0（ADCR_0） ユニット 0

ADCR は外部トリガによるA/D 変換開始をイネーブルにします。 ビット ビット名 初期値 R/W 説 明 TRGS1 TRGS0 EXTRGS R/W R/W R/W タイマトリガセレクト1、0、拡張トリガセレクト トリガ信号によるA/D 変換開始をイネーブルにします。 000：外部トリガによるA/D 変換開始を禁止 010：TPU（ユニット0、1）からの変換トリガによるA/D 変換開始* 100：TMR からの変換トリガによるA/D 変換開始 110：ADTRG0-A によるA/D 変換開始 001：ADTRG0-B によるA/D 変換開始 011：TPU（ユニット0、1）からの変換トリガによるユニット間同時 A/D 変換開始 101：TMR からの変換トリガによるユニット間同時A/D 変換開始 111：ADTRG0-B によるユニット間同時A/D 変換開始 SCANE SCANS R/W R/W スキャンモード A/D 変換の動作モードを選択します。 0X：シングルモード 10：スキャンモード（1～4 チャネルの連続A/D 変換） 11：スキャンモード（1～8 チャネルの連続A/D 変換） CKS1 CKS0 R/W R/W クロックセレクト1、0 EXCKS と合わせて、A/D 変換用クロック（ADCLK）を設定し、A/D 変換時間の 設定を行います。 変換時間の設定はADCSR のADST ビットが0 のときに行い、その後変換モー ドの設定を行うようにしてください。また、ソフトウェアスタンバイモード、 モジュールストップ状態に遷移させる場合は遷移の前にB'11 にセットしてくだ さい。 ADCLK は変換時間を満足するようにCKS1、CKS0 の設定を行ってください。 EXCKS CKS1 CKS0 000：設定しないでください。 001：変換時間 =268 ステート (max)、ADCLK=φ/4 010：変換時間 =138 ステート (max)、ADCLK=φ/2 011：変換時間 =73 ステート (max)、ADCLK=φ 100：設定しないでください。 101：変換時間 =172 ステート (max)、ADCLK=φ/4 110：変換時間 =90 ステート (max)、ADCLK=φ/2 111：変換時間 =49 ステート (max)、AD CLK= φ

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-13 2012.09.14 ビット ビット名 初期値 R/W 説 明

1 ADSTCLR 0 R/W A/D スタートクリア

スキャンモード時にADST ビットの自動クリアの設定をします。 0：スキャンモードの時、ADST ビットの自動的なクリアを禁止 1：スキャンモードの時、 選択されたすべてのチャネルのA/D 変換が終了する と自動的にクリアされます。 【記号説明】X：Don't care 【注】 * 本ビット設定とADCR_1 のTRGS1、TRGS0、EXTRGS ビットの設定を同様にした場合、TPU（ユニット0、1）か らの変換トリガによってA/D ユニット0、A/D ユニット1 がA/D 変換を開始します。

18.3.5 A/D コントロールレジスタ_1（ADCR_1） ユニット 1

ADCR は外部トリガによるA/D 変換開始をイネーブルにします。 ビット ビット名 初期値 R/W 説 明 TRGS1 TRGS0 EXTRGS R/W R/W R/W タイマトリガセレクト1、0、拡張トリガセレクト トリガ信号によるA/D 変換開始をイネーブルにします。 000：外部トリガによるA/D 変換開始を禁止 010：TPU（ユニット0、1）からの変換トリガによるA/D 変換開始* 100：TMR からの変換トリガによるA/D 変換開始 110：ADTRG1 によるA/D 変換開始 001：設定禁止 011：TPU（ユニット0、1）からの変換トリガによるユニット間同時A/D 変 換開始 101：TMR からの変換トリガによるユニット間同時A/D 変換開始 111：ADTRG0-B によるユニット間同時A/D 変換開始 SCANE SCANS R/W R/W スキャンモード A/D 変換の動作モードを選択します。 0X：シングルモード 10：スキャンモード（1～4 チャネルの連続A/D 変換） 11：スキャンモード（1～8 チャネルの連続A/D 変換）*

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-14 2012.09.14 ビット ビット名 初期値 R/W 説 明 CKS1 CKS0 R/W R/W クロックセレクト1、0 EXCKS と合わせて、A/D 変換用クロック（ADCLK）を設定し、A/D 変換時間の 設定を行います。 変換時間の設定はADCSR のADST ビットが0 のときに行い、その後変換モー ドの設定を行うようにしてください。また、ソフトウェアスタンバイモード、 モジュールストップ状態に遷移させる場合は遷移の前にB'11 にセットしてくだ さい。 ADCLK は変換時間を満足するようにCKS1、CKS0 の設定を行ってください。 EXCKS CKS1 CKS0 000：設定しないでください。 001：変換時間 =268 ステート (max)、ADCLK=φ/4 010：変換時間 =138 ステート (max)、ADCLK=φ/2 011：変換時間 =73 ステート (max)、ADCLK=φ 100：設定しないでください。 101：変換時間 =172 ステート (max)、ADCLK=φ/4 110：変換時間 =90 ステート (max)、ADCLK=φ/2 111：変換時間 =49 ステート (max)、AD CLK= φ スキャンモード時にADST ビットの自動クリアの設定をします。 0：スキャンモードのとき、ADST ビットの自動的なクリアを禁止 1：スキャンモードのとき、選択されたすべてのチャネルのA/D 変換が終了す ると自動的にクリアされます 【記号説明】X：Don't care 【注】 *1 本ビット設定とADCR_0 のTRGS1、TRGS0、EXTRGS ビットの設定を同様にした場合、TPU（ユニット0、1）か らの変換トリガによってA/D ユニット0、A/D ユニット1 がA/D 変換を開始します。 *2 H8S/2425 グループでは設定禁止です。

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-15 2012.09.14 18.4 動作説明 動作モードには、シングルモード、スキャンモードがあります。最初にA/D 変換に使用するクロックの設定 を行ってください。動作モードやアナログ入力チャネルの切り替えは、誤動作を避けるためADCSR の ADST ビットが0 の状態で行ってください。動作モードやアナログ入力チャネルの変更と、ADST ビットを 1 にセッ トするのは同時に行うことができます。 18.4.1 シングルモード シングルモードは、指定された1 チャネルのアナログ入力を以下のように1 回 A/D 変換します。 1. ソフトウェア、TPU、TMR、または外部トリガ入力によってADCSRのADSTビットが1にセットされると、 選択されたチャネルのA/D変換を開始します。 2. A/D変換が終了すると、A/D変換結果がそのチャネルに対応するA/Dデータレジスタに転送されます。 3. A/D変換終了後、ADCSRのADFビットが1にセットされます。このとき、ADIEビットが1にセットされて いると、ADI割り込み要求を発生します。 4. ADSTビットはA/D変換中は1を保持し、変換が終了すると自動的にクリアされてA/D変換器は待機状態に なります。A/D変換中にADSTビットを0にクリアするとA/D変換を中止し、A/D変換器は待機状態になりま ADIE ADST ADF ADDRA ADDRB ADDRC ADDRD ࡞ࡀࡖ࠴0 㧔AN0㧕 േ૞⁁ᘒ ࡞ࡀࡖ࠴1 㧔AN1㧕 േ૞⁁ᘒ ࡞ࡀࡖ࠴2 㧔AN2㧕 േ૞⁁ᘒ ࡞ࡀࡖ࠴3 㧔AN3㧕 േ૞⁁ᘒ ࠻࠶࠮* A/Dᄌ឵㐿ᆎ ޤ*ޕߔ߹ߒ ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ࠼࡯࡝ߩ A/D ᄌ឵1A /D ᄌ឵2 A/D ᄌ឵⚿ᨐ1 A/D ᄌ឵⚿ᨐ2 図 18.3 A/D 変換器の動作例（シングルモード、チャネル1 選択時）

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-16 2012.09.14 18.4.2 スキャンモード スキャンモードは、指定された最大4 チャネル、または最大8 チャネル*のアナログ入力を以下のように順 次連続してA/D 変換します。スキャンモードにはA/D 変換を繰り返す連続スキャンとA/D 変換を設定された チャネルを1 サイクル行う1 サイクルスキャンがあります。

• 連続スキャンモード 1. ソフトウェア、TPU、TMR、または外部トリガ入力によってADCSRのADSTビットが1にセットされると、 選択されたチャネルの第1チャネルからA/D変換を開始します。最大4チャネルの連続A/D変換（SCANE、 SCANS＝B'10）、または最大8チャネルの連続A/D変換（SCANE、SCANS＝B'11）を選択できます。4チャ ネルの連続A/D変換の場合は、ユニット0がCH3、CH2＝B'00のときAN0、CH3、CH2=B'01のときAN4、ユ ニット1がCH3、CH2＝B'10のときAN8*、CH3、CH2＝B'11のときAN12からA/ D 変換を開始します。8チャ ネルの連続A/D変換の場合は、CH3＝B'0のときAN0、CH3＝B'1のときAN8*からA/D変換を開始します。 2. それぞれのチャネルのA/D変換が終了すると、A/D変換結果は順次そのチャネルに対応するADDRに転送さ れます。 3. 選択されたすべてのチャネルのA/D変換が終了すると、ADCSRのADFビットが1にセットされます。この ときADIEビットが1にセットされていると、ADI割り込み要求を発生します。A/D変換器は再び第1チャネ ルからA/D変換を開始します。 4. ADSTビットは自動的にクリアされず、1にセットされている間は2.～3.を繰り返します。ADSTビットを0 にクリアするとA/D変換を中止し、A/D変換器は待機状態になります。その後、ADSTビットを1にセット すると再び第1チャネルからA/D変換を開始します。 【注】 * H8S/2427 グループ、H8S/2427R グループのみ対応します。

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-17 2012.09.14 ADST ADF ADDRA ADDRB ADDRC ADDRD ࡞ࡀࡖ࠴0 㧔AN0㧕 േ૞⁁ᘒ ࡞ࡀࡖ࠴1 㧔AN1㧕 േ૞⁁ᘒ ࡞ࡀࡖ࠴2 㧔AN2㧕 േ૞⁁ᘒ ࡞ࡀࡖ࠴3 㧔AN3㧕 േ૞⁁ᘒ ࠻࠶࠮* 1ࠕ࡝ࠢ*1 A/D ᄌ឵⚿ᨐ3 ᄌ឵ᓙᯏ ޤ*1ޕߔ߹ߒ ޓޓޓ*2ޕߔ߹ࠇߐ ࠕ࡝ࠢ*1 ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ A/D ᄌ឵⚿ᨐ2 A/D ᄌ឵⚿ᨐ4 A/D ᄌ឵5 A/D ᄌ឵4 A/D ᄌ឵ᤨ㑆 ᄌ឵ᓙᯏ A/D ᄌ឵3 A/D ᄌ឵ㅪ⛯ታⴕ A/D ᄌ឵1ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ A/D ᄌ឵2 A/D ᄌ឵⚿ᨐ1 ォㅍ ᄌ឵ᓙᯏ 図 18.4 A/D 変換器の動作例（連続スキャンモード、AN0～AN2 の 3 チャネル選択時）

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-18 2012.09.14

• 1 サイクルスキャンモード 1. ADCRのADSTCLRビットを1にセットします。 2. ソフトウェア、TPU、TMR、または外部トリガ入力によってADCSRのADSTビットが1にセットされると、 選択されたチャネルの第1チャネルからA/D変換を開始します。最大4チャネルの連続A/D変換（SCANE、 SCANS＝B'10）、または最大8チャネルの連続A/D変換（SCANE、SCANS＝B'11）を選択できます。4チャ ネルの連続A/D変換の場合は、ユニット0がCH3、CH2＝B'00のときAN0、CH3、CH2＝B'01のときAN4、 ユニット1がCH3、CH2＝B'10のときAN8*、CH3、CH2=B'11のときAN12からA/D変換を開始します。8チ ャネルの連続A/D変換の場合は、CH3＝B'0のときAN0、CH 3＝B'1のときAN8*からA/D変換を開始します。 3. それぞれのチャネルのA/D変換が終了すると、A/D変換結果は順次そのチャネルに対応するADDRに転送さ れます。 4. 選択されたすべてのチャネルのA/D変換が終了すると、ADCSRのADFビットが1にセットされます。この ときADIEビットが1にセットされていると、ADI割り込み要求を発生します。 5. ADSTビットは選択されたすべてのチャネルのA/D変換が終了すると自動的にクリアされ、A/D変換を中止 し、A/D変換器は待機状態になります。 【注】* H8S/2427 グループ、H8S/2427R グループのみ対応します。 A/D ᄌ឵⚿ᨐ1 A/D ᄌ឵⚿ᨐ2 A/D ᄌ឵⚿ᨐ3 A/D ᄌ឵ᤨ㑆 A/D ᄌ឵1ታⴕ ADST ADF ADDRE ADDRF ADDRG ADDRH ࡞ࡀࡖ࠴4㧔AN4㧕 േ૞⁁ᘒ ࡞ࡀࡖ࠴5 㧔AN5㧕 േ૞⁁ᘒ ࡞ࡀࡖ࠴6 㧔AN6㧕 േ૞⁁ᘒ ࡞ࡀࡖ࠴7 㧔AN7㧕 േ૞⁁ᘒ ࠻࠶࠮* ޤ*ޕߔ߹ߒ ࠕ࡝ࠢ* ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ォㅍ ᄌ឵ᓙᯏ A/D ᄌ឵1 A/D ᄌ឵2 A/D ᄌ឵3 図 18.5 A/D 変換器の動作例（1 サイクルスキャンモード、AN4～AN6 の 3 チャネル選択時）

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-19 2012.09.14 18.4.3 入力サンプリングと A/D 変換時間 A/D 変換器には、サンプル＆ホールド回路が内蔵されています。A/D 変換器は、ADCSR の ADST ビットが 1 にセットされてからA/D 変換開始遅延時間（tD）経過後、入力のサンプリングを行い、その後A/D 変換を開 始します。A/D 変換のタイミングを図 18.6 に示します。また、A/D 変換時間を表 18.4、18.5 に示します。 A/D 変換時間（tCONV）は、図18.6 に示すように、tD と入力サンプリング時間（tSPL）を含めた時間となります。 ここで tD は、ADCSR へのライトタイミングにより決まり、一定値とはなりません。そのため、変換時間は表 18.4、18.5 に示す範囲で変化します。 スキャンモードの変換時間は、表 18.4、18.5 に示す値が1 回目の変換時間となります。2 回目以降の変換時 間は表 18.7 に示す値となります。 いずれの場合も、 変換時間はA/D 変換特性に示す範囲となるようにADCSR の EXCKS ビット、ADCR の CKS1、CKS0 ビットを設定してください。 㧔1㧕 㧔2㧕 tD tSPL tCONV Ǿ ࠬ࡟࠼ࠕ ࠣࡦ࡝ࡊࡦࠨ ࠣࡦࡒࠗ࠲ ADF 㧔1㧕 㧔2㧕 t D tSPL tCONV ޤ 㧦ADCSRࠬ࡟࠼ࠕߩ 㧦A/Dᄌ឵㐿ᆎㆃᑧᤨ㑆 㧦A/Dᄌ឵ᤨ㑆 図 18.6 A/D 変換タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-20 2012.09.14 表 18.5 A/D 変換特性（EXCKS=0 時） CKS1＝0 CKS1＝1 CKS0＝0 CKS0 ＝1 CKS0 ＝0 CKS0 ＝1 項目 記号 min typ max min typ max min typ max min typ max A/D 変換開始遅延時間 t D 4 － 14 4 － 10 4 － 8 3 － 7 入力サンプリング時間 t SPL － 312 － － 156 － － 78 － － 39 － A/D 変換時間 t CONV 518 － 528 262 － 268 134 － 138 69 － 73 表 18.6 A/D 変換特性（EXCKS=1 時） CKS1＝0 CKS1＝1 CKS0＝0 CKS0 ＝1 CKS0 ＝0 CKS0 ＝1 項目 記号 min typ max min typ max min typ max min typ max A/D 変換開始遅延時間 t D 4 － 14 4 － 10 4 － 8 3 － 7 入力サンプリング時間 t SPL － 120 － － 60 － － 30 － － 15 － A/D 変換時間 t CONV 326 － 336 166 － 172 86 － 90 45 － 49 【注】 表中の数値の単位はステートです。 表 18.7 A/D 変換時間（スキャンモード） EXCKS CKS1 CKS0 変換時間（ステート） 0 設定禁止 0 1 256（固定） 0 128（固定） 1 64 （固定） 0 設定禁止 0 1 160（固定） 0 80 （固定） 1 40 （固定）

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-21 2012.09.14 18.4.4 外部トリガ入力タイミング A/D 変換は、外部トリガ入力により開始することも可能です。ユニット0 の外部トリガ入力は、ADCR_0 の TRGS1、TRGS0、EXTRGS ビットがB'110 もしくはB'001 にセットされているとき、ADTRG0 端子から入力さ れます。ユニット1 の外部トリガ入力は、ADCR_1 の TRGS1、TRGS0、EXTRGS ビットがB'110 にセットさ れているとき、ADTRG1 端子から入力されます。 ユニット間同時の外部トリガ入力はADCR のTRGS1、TRGS0、 EXTRGS ビットがB'111 にセットされているとき、ADTRG0 端子から入力されます。ADTRG0 の立ち下がり エッジで、ADCSR の ADST ビットが 1 にセットされ、A/D 変換が開始されます。その他の動作は、シングル モード／スキャンモードによらず、ソフトウェアによってADST ビットを1 にセットした場合と同じです。こ のタイミングを図18.7 に示します。また、ユニット間同時トリガを選択した場合のタイミングを図18.8 に示 します。 Ǿ ADTRG0 ADST A/Dᄌ឵ 図 18.7 外部トリガ入力タイミング（ TRGS1、TRGS0、EXTRGS≠B'111） Ǿ ADTRG0 ADST A/Dᄌ឵ 図 18.8 外部トリガ入力タイミング（ユニット間同時起動時：TRGS1、TRGS0 、EXTRGS＝B'111）

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-22 2012.09.14 18.5 割り込み要因 A/D 変換器は、A/D 変換が終了すると A/D 変換終了割り込み（ADI）を発生します。ADI 割り込み要求は、 A/D 変換終了後ADCSR のADF が 1 にセットされ、このときADIE ビットが 1 にセットされるとイネーブルに なります。ADI 割り込みで、データトランスファコントローラ（DTC）およびDMA コントローラ （DMAC）*の起動ができます。ADI 割り込みで変換されたデータのリードを DTC または DMAC*で行うと、 連続変換がソフトウェアの負担なく実現できます。 【注】 * ユニット0 のみ可能 表 18.8 A/D 変換器の割り込み要因 名称 割り込み要因 割り込みフラグ DTC の起動 DMAC の起動 ADI A/D 変換終了 ADF 可 可* 【注】 * ユニット0 のみ可能

18.6 A/D 変換精度の定義

本 LSI の A/D 変換精度の定義は以下のとおりです。

• 分解能 A/D 変換器のデジタル出力コード数
• 量子化誤差 A/D 変換器が本質的に有する偏差であり、1/2LSB で与えられる（図 18.9）
• オフセット誤差 デジタル出力が最小電圧値B'0000000000（H'000）からB'0000000001（H'001）に変化するときのアナログ 入力電圧値の理想A/D 変換特性からの偏差（図 18.10）
• フルスケール誤差 デジタル出力がB'1111111110（H'3FE）からB'1111111111（H'3FF）に変化するときのアナログ入力電圧値 の理想 A/D 変換特性からの偏差（図 18.10）
• 非直線性誤差 ゼロ電圧からフルスケール電圧までの間の理想A/D 変換特性からの誤差。ただし、オフセット誤差、フル スケール誤差、量子化誤差を含まない（図 18.10）
• 絶対精度 デジタル値とアナログ入力値との偏差。オフセット誤差、フルスケール誤差、量子化誤差および非直線誤 差を含む

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-23 2012.09.14 111 110 101 100 011 010 001 000 1024 1024 1022 1024 1023 1024 FS ㊂ሶൻ⺋Ꮕ ℂᗐ A/D ᄌ឵․ᕈ ࠣࡠ࠽ࠕ ౉ജ㔚࿶ 図 18.9 A/D 変換精度の定義 FS 㕖⋥✢ᕈ⺋Ꮕ ߩA/D ᄌ឵․ᕈ ࠣࡠ࠽ࠕ ౉ജ㔚࿶ ℂᗐ A/D ᄌ឵․ᕈ 図 18.10 A/D 変換精度の定義

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-24 2012.09.14 18.7 使用上の注意事項 18.7.1 モジュールストップ機能の設定 モジュールストップコントロールレジスタにより、A/D 変換器の動作禁止／許可を設定することが可能です。 初期値では、A/D 変換器の動作は停止します。モジュールストップ状態を解除することにより、レジスタのア クセスが可能になります。A/D 変換器の動作後、モジュールストップ状態に遷移する場合はCKS1、CKS2 ビ ットを 1 にセットし、ADCLK をφに設定し、ADST、TRGS1、TRGS0、EXTRGS ビットをすべて0 にクリア して A/D 変換を禁止してください。その後、1 ワードダミーリードしてからモジュールストップコントロール レジスタを設定してください。モジュールストップコントロールレジスタの詳細は、｢第25 章 低消費電力状 態｣を参照してください。 18.7.2 ソフトウェアスタンバイ時の A/D 変換保持機能 A/D 変換を許可した状態で本LSI がソフトウェアスタンバイモードになるとA/D 変換は保持され、アナログ 電源電流はA/D 変換中と同等になります。 ソフトウェアスタンバイモードでアナログ電源電流を低減する必要 がある場合はCKS1、CKS2 ビットを1 にセットしてADCLK をφに設定し、ADST、TRGS1、TRGS0、EXTRGS ビットをすべて0 にクリアしてA/D 変換を禁止してください。その後、1 ワードダミーリードしてソフトウェ アスタンバイモードに遷移させてください。

18.7.3 A/D 変換の再スタート

ADST ビットを0 にクリアするとADCLK に同期してA/D 変換が停止し、待機状態になります。ADST ビッ トを 0 にクリアしてから最大10cyc（φ）までは待機状態に遷移していない場合があるため、ADCLK、動作モ ードやアナログ入力チャネルの変更を行わないでください。 ADST ビットが0 にクリアされた直後にA/D 変換を再開する場合は、ADDRA～ADDRH の 16 バイトをリー ドしてからADST ビットを1 にセットし、A/D 変換を開始してください。ただし、シングルモード、または1 サイクルスキャンモードの場合は、A/D 変換終了でADF ビットが1 にセットされたことを確認し、ADF ビッ トを 0 クリアすることで、ADST ビットを1 にセットできます。 18.7.4 許容信号源インピーダンスについて 本 LSI のアナログ入力は、 信号源インピーダンスが5kΩ以下の入力信号に対し、 変換精度が保証される設計 となっています。これはA/D 変換器のサンプル＆ホールド回路の入力容量をサンプリング時間内に充電するた めの規格で、センサの出力インピーダンスが5kΩを超える場合は、充電不足が生じてA/D 変換精度が保証で きなくなります。シングルモードで変換を行うときに外部に大容量を設けている場合は、入力の負荷は実質的 に内部入力抵抗の10kΩだけになりますので、信号源インピーダンスは不用となります。ただし、ローパスフ ィルタとなりますので、微分係数の大きなアナログ信号（たとえば5mV/μs 以上）には追従できないことがあ ります（図 18.11）。高速のアナログ信号を変換する場合や、スキャンモードで変換を行う場合には、低イン ピーダンスのバッファを入れてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-25 2012.09.14 A/D╬ଔ࿁〝 ᧄLSI 7 pFCin = 15 pF 10 kǡ㨪 5 kǡ ࠬࡄ࡯ࡠ ࠲࡞ࠖࡈ C㨪0.1ǴF ߩࠨࡦ࠮ ࠬࡦ࠳࡯ࡇࡦࠗ 図 18.11 アナログ入力回路の例 18.7.5 絶対精度への影響 容量を付加することにより、GND とのカップリングを受けることになりますので、GND にノイズがあると 絶対精度が悪化する可能性がありますので、必ずAVSS 等の電気的に安定なGND に接続してください。 またフィルタ回路が実装基板上でデジタル信号と干渉したり、アンテナとならないように注意してください。 18.7.6 アナログ電源端子他の設定範囲 以下に示す電圧の設定範囲を超えてLSI を使用した場合、LSI の信頼性に悪影響を及ぼすことがあります。

• アナログ入力電圧の設定範囲 A/D 変換中、アナログ入力端子ANn に印加する電圧はAVSS≦VAN≦Vref の範囲としてください。
• AVCC、AVSSとVCC、VSSの関係 AVSS と VSS との関係はAVSS＝VSS としてください。A/D 変換器を使用しない場合、AVCC＝VCC、AVSS＝VSS としてください。
• Vrefの設定範囲 Vref 端子によるリファレンス電圧の設定範囲は、Vref≦AVCC にしてください。 18.7.7 ボード設計上の注意 ボード設計時には、デジタル回路とアナログ回路をできるだけ分離してください。また、デジタル回路の信 号線とアナログ回路の信号配線を交差させたり、近接させないでください。誘導によりアナログ回路が誤動作 し、A/D 変換値に悪影響を及ぼします。アナログ入力端子（AN0～AN15*）、アナログ基準電源（Vref）、アナ ログ電源電圧（AVCC）は、アナロググランド（AVSS）でデジタル回路と分離してください。さらに、アナログ グランド（AVSS）は、ボード上の安定したグランド（VSS）に一点接続してください。 【注】 * H8S/2425 グループのアナログ入力端子は、AN0～AN7、AN12、AN13 になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-26 2012.09.14 18.7.8 ノイズ対策上の注意 過大なサージなど異常電圧によるアナログ入力端子（AN0～AN15*）の破壊を防ぐために、図 18.12 に示す ように AVCC－AVSS 間に保護回路を接続してください。AVCC に接続するバイパスコンデンサ、AN0～AN11 に 接続するフィルタ用のコンデンサは、必ずAVSS に接続してください。 なお、フィルタ用のコンデンサを接続すると、AN0～AN15*の入力電流が平均化されるため、誤差を生じる ことがあります。また、スキャンモードなどでA/D 変換を頻繁に行う場合、A/D 変換器内部のサンプル&ホー ルド回路の容量に充放電される電流が入力インピーダンス（Rin ）を経由して入力される電流を上回ると、アナ ログ入力端子の電圧に誤差を生じます。したがって、回路定数は充分ご検討の上決定してください。 【注】 * H8S/2425 グループのアナログ入力端子は、AN0～AN7、AN11、AN12 になります。 AVcc Vref *1 AN0㨪AN15*3 AVss ޤ ޓޓޓ *1 *3 H8S/2425ޔߪAN0㨪AN7ޔAN11ޔAN12ޕߔ߹ࠅߥߦ Rin*2 100ǡ 0.1 µF 0.01 µF10 µF ޕߔߢ 図 18.12 アナログ入力保護回路の例 表 18.9 アナログ端子の規格 項目 min max 単位 アナログ入力容量 － 15 pF 許容信号源インピーダンス － 5 kΩ

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-27 2012.09.14

18.7.9 A/D 変換器を 2 ユニット同時に動作させる場合

A/D 変換器を2 ユニット使用時に、各ユニット間の変換開始タイミングが異なる場合、相互ユニット間のノ イズ干渉により精度に影響がでる場合があります。 図 18.13 に示すように、ユニットX がA/D 変換を開始後、ユニットY が TX-Y ステートのタイミングでA/D 変換を開始した場合において、ユニットY の A/D 変換中にユニットX の変換を終了させた場合にユニットY の A/D 変換精度が保証されない場合があります。 A/D 変換器を2 ユニット同時に使用する場合は、十分な評価を実施してください。 【注】 ユニット X、Y の X、Y は 0、1 の任意 ࠻࠶࠾࡙X ADST ࠻࠶࠾࡙Y ADST TX-Y ANn ޤ T tSPLᤨ㑆 図 18.13 A/D 変換精度が保証されない場合の動作タイミング例 表 18.10 図 18.13 の場合のA/D 変換開始タイミングの差TX-Y TX-Y 単位 0～10 ADCLK

H8S/2427、H8S/2427R、H8S/2425 グループ 18. A/D 変換器 R01UH0311JJ0300 Rev.3.00 18-28 2012.09.14

18.7.10 TPU（ユニット 0、1）からの変換トリガによる A/D 変換開始時の注意事項

TPU からの変換トリガでA/D 変換を開始する際には、TPU と A/D のレジスタ設定を確認の上、意図しない タイミングでのA/D 変換開始とならないように注意してください。 TPU からの変換トリガによるA/D 変換開始設定時に、TPU ユニット0、1 の複数チャネルのTTGE ビットが 1 にセットかつ、A/D の ADCR_0、ADCR_1 両方の設定がTRGS1、TRGS0、EXTRGS＝b'010 の場合、変換ト リガ発行元のTPU ユニット番号にかかわらず、先に受け付けられた変換トリガによって、A/D ユニット0、1 は両方のA/D 変換を開始します。なお、A/D 変換中に要求された変換トリガは無視されます。図 18.14 にTPU （ユニット0、1）からの変換トリガによるA/D 変換開始時の動作タイミング例を示します。 ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ ᄌ឵ᓙᯏ A/Dᄌ឵1 A/Dᄌ឵1 A/Dᄌ឵2 A/Dᄌ឵2 ADࠟ࡝࠻ ࠆࠇߐ (࡞ࡀࡖ࠴0㨪5) (࡞ࡀࡖ࠴6㨪11) A/D࠻࠶࠾࡙0 A/D࠻࠶࠾࡙1 ADST ADST േ૞⁁ᘒ േ૞⁁ᘒ 図 18.14 TPU（ユニット0、1）からの変換トリガによるA/D 変換開始時の動作タイミング例

H8S/2427、H8S/2427R、H8S/2425 グループ 19. D/A 変換器 R01UH0311JJ0300 Rev.3.00 19-1 2012.09.14 19. D/A 変換器 19.1 特長

• 分解能：8ビット
• 出力チャネル：2チャネル
• 変換時間：最大10μs（負荷容量20pF時）
• 出力電圧：0V～Vref
• ソフトウェアスタンバイモード時のD/A出力保持機能
• モジュールストップ状態への設定可能 ࠬࡃ࠲࡯࠺ Vref AVcc DA3 DA2 AVss 8࠻࠶ࡆ D/A D A D R D A C R ࡃ ࡦ ࡈ ࠚ 㨨 ޤ D A D R 図 19.1 D/A 変換器のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 19. D/A 変換器 R01UH0311JJ0300 Rev.3.00 19-2 2012.09.14 19.2 入出力端子 D/A 変換器で使用する入出力端子を表 19.1 に示します。 表 19.1 端子構成 名称 記号 入出力 機 能 アナログ電源端子 AVcc 入力 アナログ部の電源端子 アナロググランド端子 AVss 入力 アナログ部のグランド端子 リファレンス電源端子 Vref 入力 D/A 変換器の基準電圧端子 アナログ出力端子2 DA2 出力 チャネル2 のアナログ出力 アナログ出力端子3 DA3 出力 チャネル3 のアナログ出力 19.3 レジスタの説明 D/A 変換器には以下のレジスタがあります。

• D/A データレジスタ2（DADR2）
• D/A データレジスタ3（DADR3）
• D/A コントロールレジスタ23（DACR23）

19.3.1 D/A データレジスタ 2、3（DADR2、DADR3）

DADR は、D/A 変換を行うデータを格納するための8 ビットのリード／ライト可能なレジスタです。アナロ グ出力を許可すると、DADR の値が変換され、アナログ出力端子に出力されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 19. D/A 変換器 R01UH0311JJ0300 Rev.3.00 19-3 2012.09.14

19.3.2 D/A コントロールレジスタ 23（DACR23）

DACR23 は D/A 変換器の動作を制御します。DACR23 はチャネル2、3 の動作を制御します。 ビット ビット名 初期値 R/W 説 明

7 DAOE3 0 R/W D/A アウトプットイネーブル3

D/A 変換とアナログ出力を制御します。 0：チャネル3 のアナログ出力（DA3）を禁止 1：チャネル3 のD/A 変換を許可。チャネル3 のアナログ出力（DA3）を許可

6 DAOE2 0 R/W D/A アウトプットイネーブル2

D/A 変換とアナログ出力を制御します。 0：チャネル2 のアナログ出力（DA2）を禁止 1：チャネル2 のD/A 変換を許可。チャネル2 のアナログ出力（DA2）を許可

5 DAE 0 R/W D/A イネーブル

DAOE2、DAOE3 ビットとの組み合わせで、D/A 変換を制御します。このビット が0 にクリアされているとチャネル2、3 のD/A 変換は独立に制御されます。こ のビットが1 にセットされているとチャネル2、3 のD/A 変換は一括して制御さ れます。 変換結果の出力は、DAOE2、DAOE3 ビットにより制御されます。 表19.2 を参照してください。 4～0 － 1 － リザーブビット リードすると常に1 が読み出されます。ライトは無効です。

H8S/2427、H8S/2427R、H8S/2425 グループ 19. D/A 変換器 R01UH0311JJ0300 Rev.3.00 19-4 2012.09.14 表 19.2 D/A 変換の制御 ビット5 ビット7 ビット6 説 明 DAE DAOE3 DAOE2 0 0 D/A 変換を禁止 1 チャネル2 のD/A 変換を許可、チャネル3 のD/A 変換を禁止 チャネル2 のアナログ出力（DA2）を許可、チャネル3 のアナログ出 力（DA3）を禁止 0 チャネル2 のD/A 変換を禁止、チャネル3 のD/A 変換を許可 チャネル2 のアナログ出力（DA2）を禁止、チャネル3 のアナログ出 力（DA3）を許可 1 チャネル2、3 のD/A 変換を許可 チャネル2、3 のアナログ出力（DA2、DA3）を許可 1 0 チャネル2、3 のD/A 変換を許可 チャネル2、3 のアナログ出力（DA2、DA3）を禁止 1 チャネル2、3 のD/A 変換を許可 チャネル2 のアナログ出力（DA2）を許可、チャネル3 のアナログ出 力（DA3）を禁止 0 チャネル2、3 のD/A 変換を許可 チャネル2 のアナログ出力（DA2）を禁止、チャネル3 のアナログ出 力（DA3）を許可 1 チャネル2、3 のD/A 変換を許可 チャネル2、3 のアナログ出力（DA2、DA3）を許可

H8S/2427、H8S/2427R、H8S/2425 グループ 19. D/A 変換器 R01UH0311JJ0300 Rev.3.00 19-5 2012.09.14 19.4 動作説明 2 チャネルのD/A 変換器は、それぞれ独立して変換を行うことができます。DACR23 の DAOE ビットを 1 にセットすると、D/A 変換が許可され変換結果が出力されます。チャネル2 の D/A 変換を行う場合の動作例を 以下に示します。このときの動作タイミングを図 19.2 に示します。 1. DADR2に変換データをライトします。 2. DACR23のDAOE2ビットを1にセットすると、D/A変換が開始されます。tDCONV時間経過後、変換結果がア ナログ出力端子DA2より出力されます。DADR2を書き換えるかDAOE2ビットを0にクリアするまで、この 変換結果が出力され続けます。出力値は以下の式で表されます。 DADRౝኈ 256 ˜Vref 3. DADR2を書き換えると直ちに変換が開始されます。tDCONV時間経過後、変換結果が出力されます。 4. DAOE2ビットを0にクリアするとアナログ出力を禁止します。 DADR2 DACR23 DADR2 DACR23 ࠬ࡟࠼ࠕ Ǿ DADR2 DAOE2 DA2 㧔1㧔2㧕 ᘒ ᄌ឵⚿ᨐ㧔1㧕 ᄌ឵⚿ᨐ㧔2㧕 tDCONVtDCONV ޤ tDCONV㧦D/Aᄌ឵ᤨ㑆 図 19.2 D/A 変換器の動作例

H8S/2427、H8S/2427R、H8S/2425 グループ 19. D/A 変換器 R01UH0311JJ0300 Rev.3.00 19-6 2012.09.14 19.5 使用上の注意事項 19.5.1 モジュールストップ機能の設定 モジュールストップコントロールレジスタにより、D/A 変換器の動作禁止／許可を設定することが可能です。 初期値では、D/A 変換器の動作は停止します。モジュールストップ状態を解除することにより、レジスタのア クセスが可能になります。詳細は「第25 章 低消費電力状態」を参照してください。 19.5.2 ソフトウェアスタンバイモード時の D/A 出力保持機能 D/A 変換を許可した状態で本LSI がソフトウェアスタンバイモードになると、D/A 出力は保持され、アナロ グ電源電流はD/A 変換中と同等になります。 ソフトウェアスタンバイモードでアナログ電源電流を低減する必 要がある場合は、DAOE3、DAOE2、DAE ビットをすべて0 にクリアしてD/A 出力を禁止にしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-1 2012.09.14 20. シンクロナスシリアルコミュニケーションユニット（SSU） 本 LSI は独立した1 チャネルのシンクロナスシリアルコミュニケーションユニット （SSU：Synchronous Serial communication Unit）を備えています。SSU には、本LSI がマスタデバイスとして外部にクロックを出力し同 期シリアル通信を行うマスタモードと、 外部デバイスからのクロックを入力し同期シリアル通信を行うスレー ブモードがあります。また、クロック極性とクロック位相の異なるデバイス間との同期シリアル通信が可能で す。図 20.1 に SSU のブロック図を示します。 20.1 特長

• SSUモードとクロック同期式通信モードを選択可能
• マスタモードとスレーブモードが選択可能
• 標準モードと双方向モードが選択可能
• クロック位相とクロック極性の異なる他のデバイスとの同期シリアル通信が可能
• 送受信データ長を8ビット／16ビット／24ビット／32ビットで選択可能
• 全二重通信が可能 送信と受信を同時に実行可能なシフトレジスタを装備
• 連続シリアル通信が可能
• LSBファースト方式／MSBファースト方式が選択可能
• クロックソースとして7種類の内部クロック（φ/4、φ/8、φ/16、φ/32、φ/64、φ/128、φ/256）と外部ク ロックを選択可能
• 割り込み要因：5種類 送信終了、送信データエンプティ、受信データフル、オーバランエラー、コンフリクトエラーの5 種類の 割り込み要因
• モジュールストップ状態への設定が可能

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-2 2012.09.14 SSTRSR ࠲ࠢ࡟࠮ SSO SCS SSCK㧕SSI SSCRH SSCR2 SSCRH SSCRL SSCR2 SSMR SSER SSSR SSTDR 0㨪3 SSRDR 0㨪3 SSTRSR SSCRL SSMR SSER SSSR ೙ᓮ࿁〝 ࠬࡃ࠲࡯࠺ ࠢ࠶ࡠࠢ ࠢ࠶ࡠࠢ ࠲ࠢ࡟࠮ CEI RXI Ǿ/4 Ǿ/8 Ǿ/16 Ǿ/32 Ǿ/64 Ǿ/128 Ǿ/256 ࠻࠙ࠕ࠻ࡈࠪ ࡦࠗ࠻ࡈࠪ OEI TXI TEI ޤ SSTDR0 SSTDR1 SSTDR2 SSTDR3 SSRDR0 SSRDR1 SSRDR2 SSRDR3 図 20.1 SSU のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-3 2012.09.14 20.2 入出力端子 SSU には、表 20.1 の入出力端子があります。 表 20.1 端子構成 チャネル 端子名* 入出力 機 能

0 SSCK0 入出力 SSU クロック入出力端子

SSI0 入出力 SSU データ入出力端子 SSO0 入出力 SSU データ入出力端子 SCS0 入出力 SSU チップセレクト入出力端子 【注】 * 本文中では端子名を省略し、それぞれSSCK、SSI、SSO、SCS と略称します。 20.3 レジスタの説明 SSU には以下のレジスタがあります。

• SS コントロールレジスタH_0（SSCRH_0）
• SS コントロールレジスタL_0（SSCRL_0）
• SS コントロールレジスタ2_0（SSCR2_0）
• SS トランスミットデータレジスタ0_0（SSTDR0_0）
• SS トランスミットデータレジスタ1_0（SSTDR1_0）
• SS トランスミットデータレジスタ2_0（SSTDR2_0）
• SS トランスミットデータレジスタ3_0（SSTDR3_0）
• SS レシーブデータレジスタ0_0（SSRDR0_0）
• SS レシーブデータレジスタ1_0（SSRDR1_0）
• SS レシーブ データレジスタ2_0（SSRDR2_0）
• SS レシーブデータレジスタ3_0（SSRDR3_0）

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-4 2012.09.14

20.3.1 SS コントロールレジスタ H（SSCRH）

SSCRH は、マスタ／スレーブデバイス選択、双方向モードイネーブル、SSO 端子の出力値選択、SSCK 端子 選択、SCS 端子選択を設定します。 ビット ビット名 初期値 R/W 説 明

7 MSS 0 R/W マスタ／スレーブデバイス選択

SSU をマスタモードとして使用するか、スレーブモードとして使用するかを 選択します。マスタモードで使用する場合は、SSCK 端子から転送クロックを 出力します。SSSR のCE ビットがセットされた場合、このビットは自動的に クリアされます。 0：スレーブモードを選択 1：マスタモードを選択

6 BIDE 0 R/W 双方向モードイネーブル

シリアルデータ入力端子、出力端子を2 端子使用するか、1 端子のみ使用する かを選択します。ただし、双方向モードを選択した場合、送受信を同時に行う ことはできません。詳細は、「20.4.3 データ入出力端子とシフトレジスタの 関係」を参照してください。 0：標準モード（データ入力端子とデータ出力端子の2 端子を使用して 通信） 1：双方向モード（データ入力とデータ出力を1 端子のみで通信） 5 － 0 R/W リザーブビット リードすると常に0 が読み出されます。 ライトする値は常に0 にしてください。

4 SOL 0 R/W シリアルデータ出力値選択

送信完了後のシリアルデータ出力は、 送信データの最終ビットの値を保存しま すが、送信前または、送信後にシリアルデータの出力レベルを変更できます。 出力レベルを変更する場合は、SOLP ビットを0 にしてMOV 命令で行ってく ださい。 なおデータ転送中にこのビットにライトすると誤動作の原因となりま すので、送信中は操作しないでください。 0：シリアルデータの出力をLow レベルに変更 1：シリアルデータの出力をHigh レベルに変更

3 SOLP 1 R/W SOL ビットライトプロテクト

シリアルデータの出力レベルを変更する場合には、SOL＝1 かつSOLP＝0、 またはSOL＝0 かつSOLP＝0 をMOV 命令で行ってください。 0：SOL の値によって出力レベルを変更可能 1：SOL の値によって出力レベルを変更不可能 リード時は常に１が読み出されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-5 2012.09.14 ビット ビット名 初期値 R/W 説 明

2 SCKS 0 R/W SSCK 端子選択

SSCK 端子をポートとして機能させるか、シリアルクロック端子として機能さ せるかを選択します。SSCK 端子をシリアルクロック端子として用いる場合に は、このビットを1 にセットしてください。 0：I/O ポートとして機能 1：シリアルクロック端子として機能 CSS1 CSS0 R/W R/W SCS 端子選択 SCS 端子をポートとして機能させるか、SCS 入力またはSCS 出力として機能 させるかを選択します。ただし、MSS＝0 のときは、CSS1、CSS0 ビットの 設定に関わらずSCS 端子は、入力端子として機能します。 00：I/O ポート 01：SCS 入力として機能 10：SCS 自動入出力機能（転送前、転送後はSCS 入力、転送中はLow 出力） 11：SCS 自動出力機能（転送前、転送後はHigh 出力、転送中はLow 出力）

20.3.2 SS コントロールレジスタ L（SSCRL）

SSCRL は、動作モード、ソフトウェアリセット、送受信データのデータ長を選択します。 ビット ビット名 初期値 R/W 説 明 7 － 0 R/W リザーブビット リードすると常に0 が読み出されます。 ライトする値は常に0 にしてください。

6 SSUMS 0 R/W SSU モードとクロック同期式通信モードを選択します。

0：SSU モード 1：クロック同期式通信モード

5 SRES 0 R/W ソフトウェアリセット

本ビットを1 にセットするとSSU 内部シーケンサを強制的にリセットします。 その後、本ビットは自動的にクリアされ、SSSR のORER、TEND、TDRE、 RDRF、CE の各ビットおよび、SSER のTE、RE ビットが初期化されます。 その他のSSU 内部レジスタ値は保持されます。 なお、転送を途中で中断したい場合には、本ビットに1 を書き込んで、内部シ ーケンサをリセットしてください。 4～2 － すべて0 R/W リザーブビット リードすると常に0 が読み出されます。 ライトする値は常に0 にしてください。 DATS1 DATS0 R/W R/W 送受信データ長選択 シリアルデータのデータ長を選択します。 00：8 ビットデータ長 01：16 ビットデータ長 10：32 ビットデータ長 11：24 ビットデータ長

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-6 2012.09.14

20.3.3 SS モードレジスタ（SSMR）

SSMR は、MSB ファースト／LSB ファースト選択、クロック極性選択、クロック位相選択、転送クロック レートを選択します。 ビット ビット名 初期値 R/W 説 明

7 MLS 0 R/W MSB ファースト／LSB ファースト選択

シリアルデータをMSB ファーストで転送するか、LSB ファーストで 転送するかを選択します。 0：LSB ファースト 1：MSB ファースト

6 CPOS 0 R/W クロック極性選択

SSCK クロックの極性を選択します。 0：アイドル時にHigh 出力、アクティブ時にLow 出力 1：アイドル時にLow 出力、アクティブ時にHigh 出力

5 CPHS 0 R/W クロック位相選択（SSU モード時のみ有効）

SSCK クロックの位相を選択します。 0：最初のエッジでデータ変化 1：最初のエッジでデータラッチ R/W R/W リザーブビット リードすると常に0 が読み出されます。 ライトする値は常に0 にして ください。 CKS2 CKS1 CKS0 R/W R/W R/W 転送クロックレート選択 内部クロックを選択した場合の転送クロックレートを選択します。 000：リザーブ 001：φ/4 010：φ/8 011：φ/16 100：φ/32 101：φ/64 110：φ/128 111：φ/256

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-7 2012.09.14

20.3.4 SS イネーブルレジスタ（SSER）

SSER は、 トランスミットイネーブル、 レシーブイネーブル、 および割り込み要求イネーブルを設定します。 ビット ビット名 初期値 R/W 説 明

7 TE 0 R/W トランスミットイネーブル

このビットを1 にセットすると、送信動作が可能になります。

6 RE 0 R/W レシーブイネーブル

このビットを1 にセットすると、受信動作が可能になります。 R/W R/W リザーブビット リードすると常に0 が読み出されます。ライトする値は常に0 にして ください。

3 TEIE 0 R/W トランスミットエンドインタラプトイネーブル

このビットを1 にセットするとTEI 割り込み要求がイネーブルになり ます。

2 TIE 0 R/W トランスミットインタラプトイネーブル

このビットを1 にセットするとTXI 割り込み要求がイネーブルになり ます。

1 RIE 0 R/W レシーブインタラプトイネーブル

このビットを1 にセットするとRXI 割り込みおよび、OEI 割り込み要 求がイネーブルになります。

0 CEIE 0 R/W コンフリクトエラーインタラプトイネーブル

このビットを1 にセットするとCEI 割り込み要求がイネ－ブルになり ます。

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-8 2012.09.14

20.3.5 SS ステータスレジスタ（SSSR）

SSSR は、各種割り込みのステータスフラグレジスタです。 ビット ビット名 初期値 R/W 説 明 7 － 0 R/W リザーブビット リードすると常に0 が読み出されます。ライトする値は常に0 にして ください。

6 ORER 0 R/W オーバランエラー

RDRF＝1 の状態で、次のデータを受信するとオーバランエラーが発生 し、異常終了したことを示します。SSRDR は、オーバランエラーが発 生する前の1 フレーム分の受信データを保持し、後から受信したデー タは失われます。 さらにORER＝1 にセットされた状態でそれ以降のシ リアル受信を続けることはできません。またシリアル送信も続けるこ とはできません。 ［セット条件］

• RDRF＝1 の状態で、次のシリアル受信の 1 バイトが完了したと き ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき R/W R/W リザーブビット リードすると常に0 が読み出されます。ライトする値は常に0 にして ください。

3 TEND 0 R/W トランスミットエンド

［セット条件］

• SSCR2 のTENDSTS が0 のとき、TDRE＝1 の状態で、送信デ ータの最後尾ビットの送信時
• SSCR2 のTENDSTS が1 のとき、TDRE＝1 の状態で、送信デ ータの最後尾ビットの送信後 ［クリア条件］
• TEND＝1 の状態をリードした後、TEND フラグに0 をライトし たとき
• SSTDR へデータをライトしたとき

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-9 2012.09.14 ビット ビット名 初期値 R/W 説 明

2 TDRE 1 R/W トランスミットデータエンプティ

SSTDR 内のデータの有無を表示します。 ［セット条件］

• SSER のTE が0 のとき
• SSTDR からSSTRSR にデータが転送され、SSTDR にデータラ イトが可能になったとき ［クリア条件］
• TDRE＝1 の状態をリードした後、TDRE フラグに0 をライトし たとき
• TE＝1 で、SSTDR へデータをライトしたとき

1 RDRF 0 R/W レシーブデータレジスタフル

SSRDR 内のデータの有無を表示します。 ［セット条件］

• シリアル受信が正常終了し、SSTRSR からSSRDR へ受信デー タが 転送されたとき ［クリア条件］
• RDRF＝1 の状態をリードした後、RDRF フラグに0 をライトし たとき
• SSRDR から受信データをリードしたとき

0 CE 0 R/W コンフリクトエラー／インコンプリートエラー

外部よりSCS から0 が入力されたとき、コンフリクトエラーが発生し レーブデバイス）の状態で、SCS 端子が1 になったとき、マスタデバ イスが転送動作を打ち切ったと判断し、 インコンプリートエラーを発生 させます。CE＝1 にセットされた状態で、それ以降のシリアル受信を 続けることはできません。 また、 シリアル送信を続けることもできませ ん。再転送を開始する前に必ずSSCRL のSRES を1 にセットして、 内部シーケンサをリセットしてください。 ［セット条件］

• マスタデバイス（SSCRH のMSS＝1）のとき SCS 端子に Low レベルが入力されたとき
• スレーブデバイス（SSCRHのMSS＝0）のとき転送途中でSCS 端子が1 になったとき ［クリア条件］
• 1 の状態をリードした後、0 をライトしたとき

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-10 2012.09.14

20.3.6 SS コントロールレジスタ 2（SSCR2）

SSCR2 は、SSO 端子、SSI 端子、SSCK 端子、SCS 端子のオープンドレイン出力、SCS 端子のアサートタイ ミング、SSO 端子のデータ出力タイミング、TEND ビットのセットタイミングを設定するレジスタです。 ビット ビット名 初期値 R/W 説 明

7 SDOS 0 R/W シリアルデータオープンドレイン出力選択

シリアルデータ出力端子をCMOS 出力にするか、NMOS オープンドレ イン出力にするかを選択します。シリアルデータ出力端子はレジスタ設 定値によって変わります。詳細は「20.4.3 データ入出力端子とシフト レジスタの関係」を参照してください。 0：CMOS 出力 1：NMOS オープンドレイン出力

6 SSCKOS 0 R/W SSCK 端子のオープンドレイン出力選択

SSCK 端子をCMOS 出力にするか、NMOS オープンドレイン出力にする かを選択します。 0：CMOS 出力 1：NMOS オープンドレイン出力

5 SCSOS 0 R/W SCS 端子のオープンドレイン出力選択

SCS 端子をCMOS 出力にするか、NMOS オープンドレイン出力にする かを選択します。 0：CMOS 出力 1：NMOS オープンドレイン出力

4 TENDSTS 0 R/W TEND ビットのセットタイミングを選択（SSU モード、マスタ設定時の

み有効） 0：最後尾ビットの送信中にTEND ビットをセット 1：最後尾ビットの送信後にTEND ビットをセット

3 SCSATS 0 R/W SCS 端子のアサートタイミングを選択（SSU モード、マスタ設定時のみ

有効） 0：tLEAD、tLAG の出力期間のmin を1/2×tSUcyc とする 1：tLEAD、tLAG の出力期間のmin を3/2×tSUcyc とする

2 SSODTS 0 R/W SSO 端子のデータ出力タイミングを選択（SSU モード、マスタ設定時の

み有効） ときSSO 端子はデータを出力 とき、 かつSCS 端子のLow レベル期間中でSSO 端子はデータを出 力 R/W R/W リザーブビット リードすると常に0 が読み出されます。ライトする値は常に0 にしてく ださい。

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-11 2012.09.14

20.3.7 SS トランスミットデータレジスタ 0～3（SSTDR0～SSTDR3）

SSTDR は、送信データを格納するための8 ビットレジスタです。SSCRL の DATS1、DATS0 ビットの設定 により、8 ビットデータ長を選択した場合はSSTDR0、16 ビットデータ長を選択した場合はSSTDR0、SSTDR1、 24 ビットデータ長を選択した場合はSSTDR0、SSTDR1、SSTDR2、32 ビットデータ長を選択した場合はSSTDR0、 SSTDR1、SSTDR2、SSTDR3 が有効になります。 有効になっていないSSTDR へはアクセスしないでください。 SSU は、SSTRSR の空きを検出すると、SSTDR にライトされた送信データをSSTRSR に転送してシリアル 送信を開始します。SSTRSR のシリアルデータ送信中にSSTDR に次のデータをライトしておくと、連続シリ アル送信ができます。 SSTDR は常にリード／ライト可能ですが、シリアル通信を確実に行うためには、SSTDR へのライトは、必 ず SSSR の TDRE が１にセットされていることを確認してから行ってください。 表 20.2 DATS ビットの設定とSSTDR の対応表 DATS[1:0] （SSCRL[1:0]） SSTDR 00 01 10 11 （設定無効） 0 有効 有効 有効 有効 1 無効 有効 有効 有効 2 無効 無効 有効 有効 3 無効 無効 有効 無効

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-12 2012.09.14

20.3.8 SS レシーブデータレジスタ 0～3（SSRDR0～SSRDR3）

SSRDR は、受信データを格納するための8 ビットレジスタです。SSCRL の DATS1、DATS0 ビットの設定 により、8 ビットデータ長を選択した場合はSSRDR0、16 ビットデータ長を選択した場合はSSRDR0、SSRDR1、 24 ビットデータ長を選択した場合はSSRDR0、SSRDR1、SSRDR2、32 ビットデータ長を選択した場合はSSRDR0、 SSRDR1、SSRDR2、SSRDR3 が有効になります。 有効になっていないSSRDR へはアクセスしないでください。 SSU は、1 バイトのデータ受信を完了すると、SSTRSR から SSRDR へ受信したシリアルデータを転送して 格納します。この後、SSTRSR は受信可能となります。このように、SSTRSR と SSRDR はダブルバッファに なっているため、連続受信動作が可能です。 SSRDR のリードは、SSSR レジスタのRDRF ビットが１にセットされていることを確認して行ってください。 SSRDR はリード専用レジスタです。CPU からライトすることはできません。 表 20.3 DATS ビットの設定とSSRDR の対応表 DATS[1:0] （SSCRL[1:0]） SSRDR 00 01 10 11 （設定無効） 0 有効 有効 有効 有効 1 無効 有効 有効 有効 2 無効 無効 有効 有効 3 無効 無効 有効 無効

20.3.9 SS シフトレジスタ（SSTRSR）

SSTRSR は、シリアルデータを送受信するためのシフトレジスタです。 SSTDR からSSTRSR に送信データが転送される際のビット0 には、SSMR の MLS＝0 のときSSTDR のビッ ト 0 が転送され（LSB ファースト通信）、MLS＝1 のとき SSTDR のビット7 が転送されます（MSB ファース ト通信）。その後、SSTRSR の LSB（ビット0）から順にSSO 端子にデータを送り出すことでシリアルデータ 送信を行います。 また、受信時は、SSI 端子から入力されたシリアルデータをLSB（ビット 0）から受信した順にSSTRSR に セットします。1 バイトのデータ受信を完了すると、SSTRSR のデータを自動的にSSRDR へ転送します。 SSTRSR は CPU から直接アクセスすることはできません。

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-13 2012.09.14 20.4 動作説明 20.4.1 転送クロック 転送クロックは7 種類の内部クロックと外部クロックから選択できます。まず、本モジュールを使用する場 合は SSCRH の SCKS を１にセットしてSSCK 端子をシリアルクロックとして選択しておく必要があります。 SSCRH のMSS＝1 のときは、 内部クロックが選択されSSCK 端子が出力になります。 転送が開始されるとSSMR の CKS2～CKS0 に設定された転送レートのクロックがSSCK 端子から出力されます。MSS＝0 のときは外部ク ロックが選択され、SSCK 端子は入力端子になります。 20.4.2 クロックの位相、極性とデータの関係 SSCRL の SSUMS＝0 のとき、SSMR の CPOS と CPHS の組み合わせでクロックの位相、極性および転送デ ータの関係が変わります。 これらの関係を図20.2 に示します。SSUMS＝1 のとき、CPOS の設定は有効ですが、 CPHS の設定は無効となります。 なお、SSMR の MLS の設定により、MSB ファーストで転送するかLSB ファーストで転送するかを選択でき ます。MLS＝0 のときはLSB から MSB の順で転送されます。また、MLS＝1 のときは、MSB から LSB の順で 転送されます。 (1)CPHS㧩0߈ߣߩ 2)CPHS㧩1߈ߣߩ SSCK 㧔CPOS㧩0㧕 SSCK 㧔CPOS㧩1㧕 SSIޔSSO SCS SSCK 㧔CPOS㧩0㧕 SSCK 㧔CPOS㧩1㧕 SSIޔSSO SCS 図 20.2 クロックの位相、極性とデータの関係

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-14 2012.09.14 20.4.3 データ入出力端子とシフトレジスタの関係 SSCRH の MSS、BIDE と、SSCRL の SSUMS の組み合わせにより、データ入出力端子とSS シフトレジスタ （SSTRSR）の接続関係が変わります。これらの接続関係を図 20.3 に示します。 SSU は、BIDE＝0、MSS＝1（標準、マスタモード）で動作しているとき、SSO 端子からシリアルデータを ーブモード）で動作しているとき、SSI 端子からシリアルデータを送信し、SSO 端子からシリアルデータを受 BIDE＝1（双方向モード）では、マスタモード、スレーブモードに関わらず、SSO 端子からシリアルデータ ただし、TE と RE を同時に1 にセットしての送受信同時動作はできません。必ず、TE またはRE のどちら か 1 つを選択してください。 SSUMS＝1 で動作しているとき、SSO 端子からシリアルデータを送信し、SSI 端子からシ リアルデータを受 信します。MSS＝1 のときはSSCK 端子から内部クロックを出力し、MSS＝0 のときはSSCK 端子は入力端子 㧔1㧕SSUMS㧩0ޔBIDE㧩0ޔ ޓޓMSS㧩1ޔTE㧩1ޔRE㧩1߈ߣߩ SSCK 㧔SSTRSR㧕 SSO SSI 㧔3㧕SSUMS㧩0ޔBIDE㧩1ޔ MSS㧩1ޔTEߪߚ߹RE߇߆ࠄߜߤߩ1߈ߣߩ SSCK 㧔SSTRSR㧕 SSO SSI 㧔4㧕SSUMS㧩0ޔBIDE㧩1ޔ MSS㧩0ޔTEߪߚ߹RE߇߆ࠄߜߤߩ1߈ߣߩ SSCK 㧔SSTRSR㧕 SSO SSI 㧔2㧕SSUMS㧩0ޔBIDE㧩0ޔ MSS㧩0ޔTE㧩1ޔRE㧩1߈ߣߩ SSCK 㧔SSTRSR㧕 㧔5㧕SSUMS㧩1ޔMSS㧩1߈ߣߩ SSCK 㧔SSTRSR㧕 SSO SSI 㧔6㧕SSUMS㧩1ޔMSS㧩0߈ߣߩ SSCK 㧔SSTRSR㧕 SSO SSI SSO SSI 図 20.3 データ入出力端子とシフトレジスタの関係

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-15 2012.09.14 20.4.4 各通信モードと端子機能 SSU は各通信モードとレジスタの設定により入出力端子（SSI、SSO、SSCK、SCS）の機能を切り替えます。 入力端子として使用する場合、ポートデータディレクションレジスタ（DDR）の対応する端子のビットを0 に クリアしてください。各通信モードと入出力端子の関係を表20.4～表 20.6 に示します。 表 20.4 各通信モードと SSI、SSO 端子の状態 通信モード レジスタ状態 端子状態 SSUMS BIDE MSS TE RE SSI SSO 0 0 0 0 1 － 入力 1 0 出力 － 1 出力 入力 1 0 1 入力 － 1 0 － 出力 SSU 通信モード 1 入力 出力 0 1 0 0 1 － 入力 1 0 － 出力 1 0 1 － 入力 SSU（双方向） 通信モード 1 0 － 出力 1 0 0 0 1 入力 － 1 0 － 出力 1 入力 出力 1 0 1 入力 － 1 0 － 出力 クロック同期式通 信モード 1 入力 出力 【記号説明】－：SSU として端子を用いない（I/O ポートとして使用可能）

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-16 2012.09.14 表 20.5 各通信モードと SSCK 端子の状態 通信モード レジスタ状態 端子状態 SSUMS MSS SCKS SSCK 0 0 0 － 1 入力 1 0 － SSU 通信モード 1 出力 1 0 0 － 1 入力 1 0 － クロック同期式 通信モード 1 出力 【記号説明】－：SSU として端子を用いない（I/O ポートとして使用可能） 表 20.6 各通信モードと SCS 端子の状態 通信モード レジスタ状態 端子状態 SSUMS MSS CSS1 CSS0 SCS 0 0 ＊ ＊ 入力 1 0 0 － 0 1 入力 1 0 自動入出力 SSU 通信モード 1 1 出力 クロック同期式 通信モード 1 ＊ ＊ ＊ － 【記号説明】 ＊：Don't care －：SSU として端子を用いない（I/O ポートとして使用可能）

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-17 2012.09.14

20.4.5 SSU モード

SSU モードは、クロックライン（SSCK）、データ入力ライン（SSI または SSO）、データ出力ライン（SSI または SSO）、チップセレクト（SCS）の 4 本のバスを使用してデータ通信を行います。 また、データ入力ラインとデータ出力ラインを1 端子で行う双方向モードも対応しています。 (1) SSU モードの初期設定 SSU モードの初期設定例を図 20.4 に示します。データの送信/受信前には、SSER の TE および RE を 0 にク リアして初期設定を行ってください。 【注】 動作モード、 通信フォーマットを変更する場合は、 必ずTE およびRE を0 にクリアしてから行ってください。 TE を0 にクリアすると TDRE は 1 にセットされますが、RE を 0 にクリアしても RDRF、ORER の各フラグおよ びSSRDR の内容は保持されていますので注意してください。 ೋᦼ⸳ቯ㐿ᆎ 㨇1㨉 SSOޔSSCKޔSCS┵ሶㆬᛯ ޕߔ߹ߒ SSUޕߔ߹ߒ MSB㧛LSBᭂᕈ ޕߔ߹ߒ CPUޕߔ߹ߒ SSERߩTEޔREࠍ0ࠕ࡝ࠢߦ 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 DDRࠍ࠻࠶ࡆߩ0ࠕ࡝ࠢߦ SSCRHߩMSSޔBIDEޔSOLޔSCKSޔ CSS1ޔCSS0⸳ቯ SSCRLߩSSUMSࠍ0ޔߒࠕ࡝ࠢߦ DATS1ޔDATS0⸳ቯ SSMRߩMLSޔCPOSޔCPHSޔCKS2ޔ CKS1ޔCKS0⸳ቯ SSCR2ߩSDOSޔSSCKOSޔSCSOSޔ TENDSTSޔSCSATSޔSSODTS SSERߩTEޔREޔTEIEޔTIEޔRIEޔ CEIE⸳ቯ 図 20.4 SSU モードの初期設定例

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-18 2012.09.14 (2) データ送信 図 20.5 に送信時の動作例を、図20.6 にデータ送信のフローチャートの例を示します。 データ送信時にSSU は以下のように動作します。 SSU をマスタデバイスに設定すると、 転送クロックとデータを出力します。 スレーブデバイスに設定すると、 SCS 端子に Low レベルが入力され、SSCK 端子から転送クロックが入力されると、この転送クロックに同期し てデータを出力します。 SSU は、SSER の TE を 1 にセットした後、SSTDR に送信データをライトすると、自動的にSSSR の TDRE が 0 にクリアされ、SSTDR から SSTRSR にデータが転送されます。その後、TDRE を１にセットして送信を 開始します。このとき、SSER の TIE が１にセットされているとTXI 割り込み要求を発生します。 TDRE＝0 の状態で1 フレームのデータ転送が終了すると、SSTDR から SSTRSR にデータが転送され、次の フレームの送信を開始します。TDRE＝1 の状態で8 ビット目が送り出されると、SSSR の TEND が 1 にセット され、状態を保持します。このときSSER の TEIE が1 にセットされているとTEI 割り込みを発生します。送 信終了後は、SSCK 端子はSSMR の CPOS＝0 のときHigh レベルに固定され、CPOS＝1 のときにはLow レベ ルに固定 されます。 なお、SSSR の ORER が 1 にセットされた状態では送信は行えません。送信の前にORER が 0 にクリアされ ていることを確認してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-19 2012.09.14 㧔1ޓCPOS=0ޔCPHS=0ޔ8㐳ㆬᛯᤨ㧔SSTDR0᦭ല㧕 1ࡓ࡯࡟ࡈ1ࡓ࡯࡟ࡈ SSTDR0㧔LSBㅍା㧕 SCS SSCK SSO TDRE TEND LSIേ૞ ಣℂ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSTDR0㧔MSBㅍା㧕 㧔2ޓCPOS=0ޔCPHS=0ޔ16㐳ㆬᛯᤨ㧔SSTDR0ޔSSTDR1᦭ല㧕 1ࡓ࡯࡟ࡈ SSTDR1 SCS SSCK SSO 㧔LSB㧕 SSO 㧔MSB㧕 TDRE TEND LSIേ૞ ಣℂ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSTDR0 TXI⊒↢ TEI⊒↢ SSTDR0 ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSTDR1 㧔3ޓCPOS=0ޔCPHS=0ޔ24㐳ㆬᛯᤨ㧔SSTDR0ޔSSTDR1ޔSSTDR2᦭ല㧕 1ࡓ࡯࡟ࡈ SSTDR2 SCS SSCK SSO 㧔LSB㧕 SSO 㧔MSB㧕 TDRE TEND LSIേ૞ ಣℂ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSTDR0 TXI⊒↢ TEI⊒↢ SSTDR0 SSTDR1 SSTDR1 ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ 1 㨪㨪㨪 㨪㨪㨪 ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSTDR2 1ࡓ࡯࡟ࡈ SCS SSCK SSO 㧔LSB㧕 SSO 㧔MSB㧕 TDRE TEND LSIേ૞ ಣℂ ࠻࠶ࡆ 0 㨪 㨪 㨪 㨪 㨪 㨪 㨪 㨪 ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSTDR0 TXI⊒↢ TEI⊒↢ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSTDR3 SSTDR1 SSTDR2 SSTDR2 SSTDR1 SSTDR3 SSTDR0 㧔4ޓCPOS=0ޔCPHS=0ޔ32㐳ㆬᛯᤨ㧔SSTDR0ޔSSTDR1ޔSSTDR2ޔSSTDR3᦭ല㧕 図 20.5 送信時の動作例（ SSU モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-20 2012.09.14 㐿ᆎ 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 ೋᦼ⸳ቯ SSSRߩTDRE࠼࡯࡝ࠍ TDRE=1㧫 Yes Yes Yes Yes No No No No ⛮⛯㧫 TEND=1㧫 1ᦼ㑆⚻ㆊ TDREߦ0ࠕ࡝ࠢߦ SSTDRࠄ߆SSTRSRォㅍ TDREࠍ1ㅍା㐿ᆎ SSSRߩTEND࠼࡯࡝ࠍ TENDࠍ0ࠕ࡝ࠢߦ TEND߇0⏕⹺ SSERߩTEࠍ0ࠕ࡝ࠢߦ ㅍା⚳ੌ 㨇1㨉ೋᦼ⸳ቯ㧦 ޕߔ߹ߒ 㨇2㨉SSU㧦 ޕߔ߹ࠇߐ 㨇3ㅍା⛮⛯ᚻ㗅㧦 ߕTDREߩ 1ߡߒ࠼࡯࡝ࠍSSTDRࠆ޽ߢ ߣTDREߦ0ޕߔ߹ࠇߐࠕ࡝ࠢߦ 㨇4ㅍା⚳ੌᚻ㗅㧦 ޔߪߦࠆߔTEND߇0ߎࠆ޽ߢ ࠄ߆ߡࠇߐ ޓޓTEࠍ0ޕ޿ߐߛߊߡߒࠕ࡝ࠢߦ ߪSSUౝㇱേ૞ 図 20.6 データ送信のフローチャート例（SSU モード） (3) データ受信 図 20.7 に受信時の動作例を、図 20.8 にデータ受信のフローチャートの例を示します。データ受信時にSSU は以下のように動作します。 SSU は、SSER の RE を 1 にセットし、SSRDR をダミーリードすることにより受信動作を開始します。 SSU をマスタデバイスに設定すると、転送クロックを出力し、受信データを入力します。スレーブデバイス に設定すると、SCS 端子に Low レベルが入力され、SSCK 端子から転送クロックが入力されると、この転送ク ロックに同期して受信データを入力します。 1 フレームのデータを受信した後は、SSSR の RDRF が 1 にセットされ、SSRDR に受信データが格納されま す。このとき、SSER の RIE が 1 にセットされているとRXI 割り込み要求を発生します。SSRDR をリードす ると自動的にRDRF は 0 にクリアされます。 RDRF＝1 の状態で8 クロック目が立ち上がると、SSSR の ORER が 1 にセットされ、 オーバランエラー （OEI） が発生し、受信を停止します。ORER＝1 の状態では受信できませんので、受信を再開する場合はORER を 0 にクリアしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-21 2012.09.14 㧔1ޓCPOS=0ޔCPHS=0ޔ8㐳ㆬᛯᤨ㧔SSRDR0᦭ല㧕 1ࡓ࡯࡟ࡈ1ࡓ࡯࡟ࡈ SSRDR0㧔LSBฃା㧕 SCS SSCK SSI RDRF LSIേ૞ ಣℂ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSRDR0㧔MSBฃା㧕 SSRDR0࠼࡯࡝ࠍ RXI⊒↢RXI⊒↢ 㧔2ޓCPOS=0ޔCPHS=0ޔ16㐳ㆬᛯᤨ㧔SSRDR0ޔSSRDR1᦭ല㧕 1ࡓ࡯࡟ࡈ SSRDR1 SCS SSCK SSI 㧔LSB㧕 SSI 㧔MSB㧕 RDRF LSIേ૞ ಣℂ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSRDR0 RXI⊒↢ SSRDR0 ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSRDR1 㧔3ޓCPOS=0ޔCPHS=0ޔ24㐳ㆬᛯᤨ㧔SSRDR0ޔSSRDR1ޔSSRDR2᦭ല㧕 1ࡓ࡯࡟ࡈ SSRDR2 SCS SSCK SSI 㧔LSB㧕 SSI 㧔MSB㧕 RDRF LSIേ૞ ಣℂ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSRDR0 RXI⊒↢ SSRDR0 ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSRDR2 SSRDR1 SSRDR1 1ࡓ࡯࡟ࡈ SCS SSCK SSI 㧔LSB㧕 SSI 㧔MSB㧕 RDRF LSIേ૞ ಣℂ ࠻࠶ࡆ 0 㨪 㨪 㨪 㨪㨪㨪 㨪㨪㨪 㨪 㨪 㨪 㨪 㨪 ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSRDR0 RXI⊒↢ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ ࠻࠶ࡆ SSRDR3 SSRDR1 SSRDR2 SSRDR2 SSRDR1 SSRDR3 SSRDR0 㧔4ޓCPOS=0ޔCPHS=0ޔ32㐳ㆬᛯᤨ㧔SSRDR0ޔSSRDR1ޔSSRDR2ޔSSRDR3᦭ല㧕 図 20.7 受信時の動作例（ SSU モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-22 2012.09.14 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 㨇6㨉 SSSRߩORERࠍ0ࠕ࡝ࠢߦ 㐿ᆎ ೋᦼ⸳ቯ SSSR࠼࡯࡝ࠍ Yes No No Yes Yes No RDRFߦ0ࠕ࡝ࠢߦ RDRF=1㧫 ORER=1㧫 ⛮⛯ฃା㧫 RE=0 ฃା⚳ੌ ಣℂ ฃା⚳ੌ 㨇1㨉ೋᦼ⸳ቯ㧦 ޕߔ߹ߒ 㨇2㐿ᆎ㧦 ޕߔ߹ߒ 㨇3㨉㨇6ಣℂ㧦 ޔߪߦ߈ߣߚߒSSSRߩ ORER࡯࡜ࠛߩ ޔORERࠕ࡝ࠢߦ ޕ޿ߐߛߊߡߒORERߐ࠻࠶࠮ߦ ޕࠎߖ߹߈ߢ 㨇4⛮⛯㧦 ޔߪߦ߈ߣࠆߌRDRFࠣ࡜ࡈ ߇ޓޓ1ޔߢt SUcycޓࠄ߆ߡߞ ޓޓSSRDRࠪߩ ޕߔ߹ߒ 㨇5⚳ੌ㧦 ޔߪߦ߈ߣࠆߔREࠍ0࡝ࠢߦ ޕߔ߹ࠇߐ ߪSSUౝㇱേ૞ 図 20.8 データ受信のフローチャート例（SSU モード） (4) データ送受信 図 20.9 にデータ送受信同時動作のフローチャートの例を示します。データ送受信は、データ送信とデータ 受信の複合動作となります。データ送受信は、TE＝RE＝1 の状態で、SSTDR に送信データをライトすること で開始されます。 場合は、一度TE、RE を 0 にクリアしてから行ってください。また、TEND、RDRF、ORER が 0 にクリアされ ていることを確認した後、TE および RE を 1 にセットしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-23 2012.09.14 㐿ᆎ 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 ೋᦼ⸳ቯ SSSRߩTDRE࠼࡯࡝ࠍ TDRE=1㧫 Yes Yes Yes Yes No Yes No Yes No No No ⛮⛯㧫 RDRF=1? ORER=1? TDREߦ0ࠕ࡝ࠢߦ RDRFߦ0ࠕ࡝ࠢߦ SSTDRࠄ߆SSTRSRォㅍ TDREࠍ1ㅍା㐿ᆎ SSSR࠼࡯࡝ࠍ TEND=1? 1ᦼ㑆⚻ㆊ? SSSRߩTEND࠼࡯࡝ࠍ SSSRߩTENDࠍ0ࠕ࡝ࠢߦ SSERߩTEޔREࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ ಣℂ ㅍฃା⚳ੌ 㨇1㨉ೋᦼ⸳ቯ㧦 ޕߔ߹ߒ 㨇2㨉SSU㧦 SSSRߡߒ࠼࡯࡝ࠍTDREࠍߣߎࠆ޽ߢ TDREߦ0ޔߚ߹ޕߔ߹ࠇߐࠕ࡝ࠢߦ SSTDRㅍ ޕߔ߹ࠇߐ 㨇3㨉SSU⏕⹺㧦 SSSRߡߒ࠼࡯࡝ࠍRDRFࠆ޽ߢ ޕߔ߹ߒ RDRF߇ࠣ࡜ࡈ0ࠄ߆1ߪߣߎߚߒRXI ޕߔ߹߈ߢ߇ߣߎࠆ 㨇4ಣℂ㧦 ޔߪߦ߈ߣߚߒSSSRߩ ORER࡯࡜ࠛߩ ޔORERࠍࠣ࡜ࡈ0ࠕ࡝ࠢߦ ޕ޿ߐߛߊߡߒORERߐ࠻࠶࠮ߦ ޕࠎߖ߹߈ߢ 㨇5ㅍฃା⛮⛯ᚻ㗅㧦 ߕ TDREࠆ޽ߢ ߣTDREߦ0ޕߔ߹ࠇߐࠕ࡝ࠢߦ ߪSSUౝㇱേ૞ No 図 20.9 データ送受信同時動作のフローチャート例（ SSU モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-24 2012.09.14

20.4.6 SCS 端子制御とコンフリクトエラー

SSCRH の CSS1、CSS0＝10、SSCRL のSSUMS＝0 に設定した場合、SSCRH の MSS を 1 にセットしてから シリアル転送を開始する前と転送終了後にSCS 端子は入力 （Hi-Z） となり、 コンフリクトエラーを検出します。 この期間にSCS 端子から Low レベルが入力されるとコンフリクトエラーとなり、SSSR の CE がセットされ、 MSS はクリアされます。 【注】 コンフリクトエラーがセットされた状態では、以後の送信／受信動作はできません。送信／受信を開始する前 には、必ずCE を 0 にクリアしてください。 ߩࠄ߆SCS౉ജ ౝㇱหᦼൻSCS MSS ォㅍ⸵นౝㇱାภ CE SCS಴ജ 㧔Hi-Z㧕 SCSౝㇱหᦼൻᦨᄢᤨ㑆 ᬌ಴ᦼ㑆 図 20.10 コンフリクトエラー検出タイミング（転送前） PǾ SCS MSS ォㅍ⸵นౝㇱାภ ォㅍ⚳ੌ CE 㧔Hi-Z㧕 ᬌ಴ᦼ㑆 図 20.11 コンフリクトエラー検出タイミング（転送終了後）

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-25 2012.09.14 20.4.7 クロック同期式通信モード クロック同期式通信モードは、 クロックライン （SSCK） 、 データ入力ライン （SSI） 、 データ出力ライン （SSO） の 3 本のバスを使用してデータ通信を行います。 (1) クロック同期式通信モードの初期設定 クロック同期式通信モードの初期設定例を図20.12 に示します。データの送信／受信前には、まずSSER の TE および RE を 0 にクリアして初期設定を行ってください。 【注】 動作モード、 通信フォーマットを変更する場合は、 必ずTE およびRE を0 にクリアしてから行ってください。 TE を0 にクリアすると TDRE は 1 にセットされますが、RE を 0 にクリアしても RDRF、ORER の各フラグ およびSSRDR の内容は保持されていますので注意してください。 ೋᦼ⸳ቯ㐿ᆎ 㨇1㨉 ޔSSCK⸳ ޕߔ߹ߒ ㅍฃା ޕߔ߹ߒ ޕߔ߹ߒ CPUޕߔ߹ߒ SSERߩTEޔREࠍ0ࠕ࡝ࠢߦ 㨇2㨉 㨇3㨉 㨇4㨉 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 DDRࠍ࠻࠶ࡆߩ0ࠕ࡝ࠢߦ SSCRHߩMSSޔSCKS⸳ቯ SSMRߩCPOSޔCKS2ޔCKS1ޔ CKS0⸳ቯ SSCRLߩSSUMSࠍ1ޔߒ࠻࠶࠮ߦ DATS1ޔDATS0⸳ቯ SSCR2ߩSDOSޔSSCKOSޔSCSOSޔ TENDSTSޔSCSATSޔSSODTS ⚳ੌ㨇5㨉 SSERߩTEޔREޔTEIEޔTIEޔRIEޔ CEIE⸳ቯ 図 20.12 クロック同期式通信モードの初期設定例

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-26 2012.09.14 (2) データ送信 図 20.13 に送信時の動作例を、図 20.14 にデータ送信のフローチャートの例を示します。データ送信時にク ロック同期式通信モードでは以下のように動作します。 SSU をマスタデバイスに設定すると、転送クロックとデータを出力します。SSU をスレーブデバイスに設定 し、SSCK 端子から転送クロックが入力されると、この転送クロックに同期してデータを出力します。 SSU は、SSER の TE を 1 にセットした後、SSTDR に送信データをライトすると、自動的にSSSR の TDRE が 0 にクリアされ、SSTDR から SSTRSR にデータが転送されます。その後、TDRE を 1 にセットして送信を 開始します。このとき、SSER の TIE が1 にセットされているとTXI 割り込み要求を発生します。 TDRE＝0 の状態で1 フレームのデータ転送が終了すると、SSTDR から SSTRSR にデータが転送され、次の フレームの送信を開始します。TDRE＝1 の状態で8 ビット目が送り出されると、SSSR の TEND が 1 にセット され、状態を保持します。このときSSER の TEIE が1 にセットされているとTEI 割り込み要求を発生します。 なお、SSSR の ORER が 1 にセットされた状態では送信は行えません。送信の前にORER が 0 にクリアされ ていることを確認してください。 SSCK TDRE TEND LSIേ૞ ಣℂ SSTDR࠲࡯࠺ߦ ࠻ࠗ࡜ࠍ SSTDR࠲࡯࠺ߦ ࠻ࠗ࡜ࠍ 1ࡓ࡯࡟ࡈ1ࡓ࡯࡟ࡈ 図 20.13 送信時の動作例（クロック同期式通信モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-27 2012.09.14 㐿ᆎ 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 ೋᦼ⸳ቯ SSSRߩTDRE࠼࡯࡝ࠍ TDRE=1㧫 Yes Yes Yes No No Yes No No ⛮⛯㧫 TEND=1㧫 1ᦼ㑆⚻ㆊ TDREߦ0ࠕ࡝ࠢߦ SSTDRࠄ߆SSTRSRォㅍ TDREࠍ1ㅍା㐿ᆎ SSSRߩTEND࠼࡯࡝ࠍ TENDࠍ0ࠕ࡝ࠢߦ TEND߇0⏕⹺ SSERߩTEࠍ0ࠕ࡝ࠢߦ ㅍା⚳ੌ 㨇1㨉ೋᦼ⸳ቯ㧦 ޕߔ߹ߒ 㨇2㨉SSU㧦 ޕߔ߹ࠇߐ 㨇3ㅍା⛮⛯ᚻ㗅㧦 ߕTDREߩ 1ߡߒ࠼࡯࡝ࠍSSTDRࠆ޽ߢ ߣTDREߦ0ޕߔ߹ࠇߐࠕ࡝ࠢߦ 㨇4ㅍା⚳ੌᚻ㗅㧦 ޔߪߦࠆߔTEND߇0ߎࠆ޽ߢ ߆ߡࠇߐ ࠄޓޓTEࠍ0ޕ޿ߐߛߊߡߒࠕ࡝ࠢߦ ߪSSUౝㇱേ૞ 図 20.14 データ送信のフローチャート例（クロック同期式通信モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-28 2012.09.14 (3) データ受信 図 20.15 に受信時の動作例を、図20.16 にデータ受信のフローチャートの例を示します。データ受信時に SSU は以下のように動作します。 SSU は、SSER の RE を 1 にセットすると受信動作を開始します。 SSU をマスタデバイスに設定すると、転送クロックを出力し、受信データを入力します。スレーブデバイス に設定すると、SSCK 端子から転送クロックが入力されると、この転送クロックに同期して受信データを入力 します。 1 フレームのデータを受信した後は、SSSR の RDRF が 1 にセットされ、SSRDR に受信データが格納されま す。このとき、SSER の RIE が 1 にセットされているとRXI 割り込み要求を発生します。SSRDR をリードす ると自動的にRDRF は 0 にクリアされます。 RDRF＝1 の状態で8 クロック目が立ち上がると、SSSR の ORER が 1 にセットされ、 オーバランエラー （OEI） が発生し、受信を停止します。ORER＝1 の状態では受信できませんので、受信を再開する場合はORER を 0 にクリアしてください。 SSCK RDRF LSIേ૞ ಣℂ SSRDRࠍ SSRDRߩ SSRDRߩ 1ࡓ࡯࡟ࡈ1ࡓ࡯࡟ࡈ 図 20.15 受信時の動作例（クロック同期式通信モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-29 2012.09.14 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 SSSRߩORERࠍ0ࠕ࡝ࠢߦ 㐿ᆎ ೋᦼ⸳ቯ SSSR࠼࡯࡝ࠍ Yes No No Yes Yes No RDRFߦ0ࠕ࡝ࠢߦ RDRF=1㧫 ORER=1㧫 ⛮⛯ฃା㧫 RE=0 ฃା⚳ੌ ಣℂ ฃା⚳ੌ 㨇1㨉ೋᦼ⸳ቯ㧦 ޕߔ߹ߒ 㨇2㨉㨇4ಣℂ㧦 ޔߪߦ߈ߣߚߒSSSRߩ ORER࡯࡜ࠛߩ ޔORERࠕ࡝ࠢߦ ޕ޿ߐߛߊߡߒORERߐ࠻࠶࠮ߦ ޕࠎߖ߹߈ߢ 㨇3⚳ੌ㧦 ޔߪߦ߈ߣࠆߔREࠍ0࡝ࠢߦ ޕߔ߹ࠇߐ ߪSSUౝㇱേ૞ 図 20.16 データ受信のフローチャート例（クロック同期式通信モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-30 2012.09.14 (4) データ送受信 図 20.17 にデータ送受信同時動作のフローチャートの例を示します。データ送受信は、データ送信とデータ 受信の複合動作となります。データ送受信は、TE＝RE＝1 の状態で、SSTDR に送信データをライトすること で開始されます。 場合は、一度TE、RE を 0 にクリアしてから行ってください。また、TEND、RDRF、ORER が 0 にクリアされ ていることを確認した後、TE および RE を 1 にセットしてください。 㐿ᆎ 㨇1㨉 㨇2㨉 㨇3㨉 㨇4㨉 㨇5㨉 ೋᦼ⸳ቯ SSSRߩTDRE࠼࡯࡝ࠍ TDRE=1㧫 Yes Yes Yes No Yes No Yes No No No ⛮⛯㧫 RDRF=1? ORER=1? TDREߦ0ࠕ࡝ࠢߦ RDRFߦ0ࠕ࡝ࠢߦ SSTDRࠄ߆SSTRSRォㅍ TDREࠍ1ㅍା㐿ᆎ SSSR࠼࡯࡝ࠍ TEND=1? SSSRߩTEND࠼࡯࡝ࠍ SSSRߩTENDࠍ0ࠕ࡝ࠢߦ SSERߩTEޔREࠍ࠻࠶ࡆ0ࠕ࡝ࠢߦ ಣℂ ㅍฃା⚳ੌ 㨇1㨉ೋᦼ⸳ቯ㧦 ޕߔ߹ߒ 㨇2㨉SSU㧦 SSSRߡߒ࠼࡯࡝ࠍTDREࠍߣߎࠆ޽ߢ TDREߦ0ޔߚ߹ޕߔ߹ࠇߐࠕ࡝ࠢߦ SSTDRㅍ ޕߔ߹ࠇߐ 㨇3㨉SSU⏕⹺㧦 SSSRߡߒ࠼࡯࡝ࠍRDRFࠆ޽ߢ ޕߔ߹ߒ RDRF߇ࠣ࡜ࡈ0ࠄ߆1ߪߣߎߚߒRXI ޕߔ߹߈ߢ߇ߣߎࠆ 㨇4ಣℂ㧦 ޔߪߦ߈ߣߚߒSSSRߩ ORER࡯࡜ࠛߩ ޔORERࠍࠣ࡜ࡈ0ࠕ࡝ࠢߦ ޕ޿ߐߛߊߡߒORERߐ࠻࠶࠮ߦ ޕࠎߖ߹߈ߢ 㨇5ㅍฃା⛮⛯ᚻ㗅㧦 ߕ TDREࠆ޽ߢ ߣTDREߦ0ޕߔ߹ࠇߐࠕ࡝ࠢߦ ߪSSUౝㇱേ૞ Yes No1ᦼ㑆 ⚻ㆊ? 図 20.17 データ送受信同時動作のフローチャート例（クロック同期式通信モード）

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-31 2012.09.14 20.5 割り込み要求 SSU の割り込み要求には、オーバーランエラー、コンフリクトエラー、受信データフル、送信データエンプ ティ、送信終了割り込みがあります。 オーバーランエラー、コンフリクトエラーの割り込み要求がSSERI、送信データエンプティ、送信終了の割 り込み要求がSSTXI のベクタアドレスに割り付けられているため、フラグによる要因の判別が必要です。表 20.7 に割り込み要因を示します。 表 20.7 の割り込み条件が成立すると、割り込み要求が発生します。CPU で割り込み要因をクリアしてくだ さい。 表 20.7 SSU 割り込み要因 チャネル 名称 割り込み要因 略称 割り込み条件

0 SSERI0 オーバーランエラー OEI0 （RIE＝1）・（ORER＝1）

SSRXI0 受信データフル RXI0 （RIE＝1）・（RDRF＝1） SSTXI0 送信データエンプティ TXI0 （TIE＝1）・（TDRE＝1） 20.6 使用上の注意事項 20.6.1 モジュールストップ機能の設定 モジュールストップコントロールレジスタにより、SSU の動作禁止／許可を設定することが可能です。初期 値では、SSU の動作は停止します。モジュールストップ状態を解除することにより、レジスタのアクセスが可 能になります。詳細は、｢第25 章 低消費電力状態｣ を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 20. シンクロナスシリアルコミュニケーションユニット（SSU） R01UH0311JJ0300 Rev.3.00 20-32 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-1 2012.09.14 21. FSI インタフェース 本 LSI は SPI-FLASH インタフェースを内蔵しています。SPI フラッシュメモリとの通信に対応します。FSI （SPI Flash Memory Serial Interface）は本LSI の CPU をマスタとして通信します。 FSI のブロック図を図 21.1 に示します。 21.1 特長

• SPIフラッシュメモリ通信に対応
• マスタとして動作可能
• 転送クロックは、システムクロックφ、φ/2、φ/4、φ/8、φ/16、φ/32、φ/64、φ/128から選択可能
• 割り込み要因：2種類 送信終了、受信完了割り込み ࠢ࠶ࡠࠢ ࠻ࠢ࡟࠮ ㅍฃା ࡞࡯ࡠ࠻ࡦࠦ ࠢ࠶ࡠࠢ FSIDI FSIDO FSISS FSICK FSIRDR FSITDR0㨪7 ࠬࡃ࠲ FSITEI FSIRXI FSICR1 FSICR1 FSICR2 FSIBNR FSIINS FSISTR FSITDR0㨪7 FSIRDR FSICR2 FSIBNR FSISTR FSIINS Ǿ Ǿ/2 Ǿ/4 Ǿ/8 Ǿ/16 Ǿ/32 Ǿ/64 Ǿ/128 ޤ 図 21.1 FSI のブロック図

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-2 2012.09.14 21.2 入出力端子 FSI の入出力端子を表 21.1 に示します。 表 21.1 端子構成 名称 端子名 入出力 機 能 FSI スレーブセレクト FSISS 出力 FSI スレーブセレクト信号 FSI クロック FSICK 出力 FSI クロック信号 FSI マスタデータ入力 FSIDI 入力 FSI データ入力信号 FSI マスタデータ出力 FSIDO 出力 FSI アドレス／方向／データ出力信号 FSIE を 1 にセットしたときの各端子の初期状態を以下に示します。 表 21.2 端子の初期状態（FSIE＝1 のとき） 名称 端子名 機 能 FSI スレーブセレクト FSISS High 出力 FSI クロック FSICK High/Low 出力（CPHS、CPOS による） FSI マスタデータ入力 FSIDI 入力 FSI マスタデータ出力 FSIDO High 出力

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-3 2012.09.14 21.3 レジスタの説明 FSI には以下のレジスタがあります。

• FSIコントロールレジスタ1（FSICR1）
• FSIコントロールレジスタ2（FSICR2）
• FSIバイトカウントレジスタ（FSIBNR）
• FSIインストラクションレジスタ（FSIINS）
• FSIステータスレジスタ（FSISTR）
• FSI送信データレジスタ0（FSITDR0）
• FSI送信データレジスタ1（FSITDR1）
• FSI送信データレジスタ2（FSITDR2）
• FSI送信データレジスタ3（FSITDR3）
• FSI送信データレジスタ4（FSITDR4）
• FSI送信データレジスタ5（FSITDR5）
• FSI送信データレジスタ6（FS ITDR6 ）
• FSI送信データレジスタ7（FSITDR7）
• FSI受信データレジスタ（FSIRDR）

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-4 2012.09.14

21.3.1 FSI コントロールレジスタ 1（FSICR1）

FSICR1 には、FSI の内部信号をリセットする制御ビット、FSI の機能を許可／禁止する制御ビット、FSI の 機能を選択する制御ビットがあります｡ ビット ビット名 初期値 R/W 説 明

7 SRES 0 R/W ソフトリセット

FSI 内部シーケンサの初期化を制御します。 0：通常状態 1：内部シーケンサクリア 本ビットのライト動作により対応するモジュールの内部シーケンサへのクリ ア信号が発生し、FSI の内部状態が初期化されます。

6 FSIE 0 R/W FSI イネーブル

0：FSI の動作を禁止 1：FSI の動作を許可 FSIE を1 にセットしたときの各端子の初期状態を以下に示します。 FSISS：High 出力 FSICK：High/Low 出力（CPHS、CPOS による） FSIDO：High 出力 FSIDI：入力 5～4 － すべて0 R/W リザーブビット 初期値を変更しないでください。 CPHS CPOS R/W R/W CPHS：FSICK クロック極性選択 CPOS：FSICK クロック位相選択 CPHS CPOS 00：FSICK 初期値＝Low レベル FSICK の立ち下がりでデータ変化 11：FSICK 初期値＝High レベル FSICK の立ち下がりでデータ変化 01：設定禁止 10：設定禁止 1～0 － すべで0 R/W リザーブビット 初期値を変更しないでください。

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-5 2012.09.14

21.3.2 FSI コントロールレジスタ 2（FSICR2）

FSICR2 には、FSI の通信を許可／禁止する制御ビット、FSI の内部割り込みを許可／禁止する制御ビットが あります｡ ビット ビット名 初期値 R/W 説 明

7 TE 0 R/(W) * FSI 送信イネーブル

0：FSI 送信不可状態（送信完了） ［クリア条件］ FSI データ送信完了 1：送信可能

6 RE 0 R/(W) * FSI 受信イネーブル

0：FSI 受信不可状態（受信完了） ［クリア条件］ FSI データ受信完了 1：FSI 受信可能

5 FSITEIE 0 R/W FSI 送信終了割り込みイネーブル

0：FSITEI 割り込み要求を禁止 1：FSITEI 割り込み要求を許可

4 FSIRXIE 0 R/W FSI 受信完了割り込みイネーブル

0：FSIRXI 割り込み要求を禁止 1：FSIRXI 割り込み要求を許可 3 － 0 R/W リザーブビット 初期値を変更しないでください。 2～0 PS_SEL2~0 すべて0 R/W FSI 通信クロック選択ビット 000：φ 001：φ/2 010：φ/4 011：φ/8 100：φ/16 101：φ/32 110：φ/64 111：φ/128 【注】 * ビット7 とビット6 は送受信イネーブルビットとして1 ライトのみ可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-6 2012.09.14

21.3.3 FSI バイトカウントレジスタ（FSIBNR）

FSIBNR は送信および受信バイト数を設定します。FSI の通信中に本レジスタの設定変更しないでください｡ ビット ビット名 初期値 R/W 説 明 7～4 TBN3 TBN2 TBN1 TBN0 R/W 送信バイト数3～0 送信するデータのバイト数を指定します。1 バイトのFSI 送信が終了するごと にTBN の値をデクリメント（－1）します。FSI 送信が完了するとTBN は、 B'0000 にクリアされます。 0000：送信データなし 0001：1 バイト送信 0010：2 バイト送信 0011：3 バイト送信 0100：4 バイト送信 0101：5 バイト送信 0110：6 バイト送信 0111：7 バイト送信 1000：8 バイト送信 1001～1111：設定禁止 9 バイト以上送信に設定すると、FSITDR7 のデータを送信します。 3 － 0 R/W リザーブビット 初期値を変更しないでください。 2～0 RBN2 RBN1 RBN0 R/W 受信バイト数2～0 受信するデータのバイト数を指定します。FSI 受信完了後（FSISTR のFSIRXI が1 にセットされているとき）、FSIRDR をリードするごとにRBN の値をデ クリメント（－1）します。 すべてのデータをリードするとRBN は、B'000 にクリアされます。 000：受信データなし 001：1 バイト受信 010：2 バイト受信 011：3 バイト受信 100：4 バイト受信 101～111：設定禁止 5 バイト以上受信に設定するとFSIRDR の内容を上書きします。

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-7 2012.09.14

21.3.4 FSI インストラクションレジスタ（FSIINS）

FSIINS は SPI フラッシュメモリに送信する命令を設定します。 通信設定完了してからこのレジスタをライト すると FSI の通信動作が開始します。FSI の通信中に本レジスタ値を変更しないでください。 ビット ビット名 初期値 R/W 説 明 7～0 bit7 ～bit0 すべて0 R/W SPI フラッシュメモリへ送信する命令を格納します。

21.3.5 FSI ステータスレジスタ（FSISTR）

FSISTR は FSI と SPI フラッシュメモリ間の転送処理状態を示します。 ビット ビット名 初期値 R/W 説 明

7 FSITEI 0 R/(W) * FSI 送信終了割り込みフラグ

［セット条件］

• SPI フラッシュメモリへライトデータ送信終了時 ［クリア条件］
• FSITEI＝1 リード後の0 ライト 6 － 0 R リザーブビット リードすると不定値が読み出されます。ライトは無効です。

5 FSIRXI 0 R FSI 受信完了割り込みフラグ

FSI へのリードデータの有無を示します。 0：リードデータなし ［クリア条件］

• すべての受信データをリードしたとき （RBN が 0 にクリアされたとき） （自動クリア） 1：リードデータあり ［セット条件］
• 受信データがFSIRDR に転送されたとき 4～0 － すべて0 R/W リザーブビット 初期値を変更しないでください。 【注】 * ビット7 はフラグをクリアするための0 ライトのみ可能です。

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-8 2012.09.14

21.3.6 FSI 送信データレジスタ 0～7（FSITDR0～FSITDR7）

FSITDR は 8 バイトの送信データを格納します。FSIBNR の TBN の設定により、SPI フラッシュメモリに FSITDR0 から FSITDR7 の順で合計8 バイトのアドレス、命令、データを連続送信できます。通信動作開始時 FSIINS の値はFSITDR0 に自動的に格納しますので、FSITDR0 を設定しないでください。FSI の通信中に本レ ジスタを設定変更しないでください。 ビット ビット名 初期値 R/W 説 明 7～0 bit7 ～bit0 すべて0 R/W 送信データを格納します。

21.3.7 FSI 受信データレジスタ（FSIRDR）

FSIRDR は 4 バイトの受信データを格納します。SPI フラッシュメモリから合計4 バイトのデータを連続受 信できます。FSI が受信終了しない限り本レジスタをリードしないでください。4 バイトの受信レジスタは1 つ のアドレスを兼用しています。FSIBNR の RBN の値により、どの受信レジスタを読むかを決定します。RBN ＝B'000 の場合、H'00 が読み出されます。 ビット ビット名 初期値 R/W 説 明 7～0 bit7 ～bit0 すべて0 R 受信データを格納します。

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-9 2012.09.14 21.4 動作説明

21.4.1 SPI フラッシュメモリ転送

SPI フラッシュメモリ転送では、FSICK に同期して、FSIDO、FSIDI を用いて転送を行います。 FSICK の初期値をHigh 固定またはLow 固定のいずれかに設定することができます。 FSISS FSICK FSIDO FSIDI Bit7 Bit7 Bit6 Bit6 Bit5 Bit5 Bit4 Bit4 Bit3 Bit3 Bit2 Bit2 Bit1 Bit1 Bit0 Bit0 MSB LSB MSB LSB 図 21.2 SPI フラッシュメモリ転送例

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-10 2012.09.14

21.4.2 FSI 通信設定フロー

FSI はフラッシュと送信/受信動作の二つ通信機能を持っています、毎回最大７バイトアドレスあるいはデー タを送信します。毎回最大受信数は4 バイトであり、そのデータは内蔵FIFO に格納します。下図の設定手順 に沿ってFSI 送信/受信動作を発行します。 No Yes FSIㅍାേ૞ No Yes Yes No FSIฃାേ૞ 㐿ᆎ 㐿ᆎ ೋᦼ⸳ቯ FSIEㆬᛯ 㧔FSICR1㧕 㧔FSICR2㧕 㧔FSIBNRޔ FSITDR1㨪FSITDR7߻ 㧔FSIINSㅍାേ૞㐿ᆎ FSITEI㧩1㧫 ㅍା⚳ੌ ೋᦼ⸳ቯ FSIEㆬᛯ 㧔FSICR1㧕 ㆬᛯ㧔FSICR2㧕 ⸳ቯ㧔FSIBNRޔ ࠍࠬ࡟࠼ࠕ FSITDR1㨪FSITDR7ߦ 㧔FSIINSฃାേ૞㐿ᆎ FSIRXI㧩1㧫 㧔FSIRDR㧕 FSIRXI㧩1㧫 ฃା⚳ੌ 図 21.3 FSI 通信動作設定フロー

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-11 2012.09.14 21.4.3 送信動作 1. FSIのイネーブルビットFSIE（FSICR1）をセットして、通信モードビットCPHS、CPOS（FSICR1）を設定 2. 送信イネーブルビットTE（FSICR2）をセットし、通信クロックを選択します。 3. 送信バイト（FSIBNR）を設定し、送信データをFSITDR1～FSITDR7に書き込みます。 4. インストラクションレジスタ（FSIINS）を設定します。 TE FSISS FSICK FSITEI FSIDO MODE3 MODE0 図 21.4 送信時の動作例 21.4.4 受信動作 1. FSIのイネーブルビットFSIE（FSICR1）をセットして、通信モードビットCPHS、CPOS（FSICR1）を設定 2. 受信イネーブルビットRE（FSICR2）をセットし、通信クロックを選択します。 3. 送信バイトおよび受信バイト数（FSIBNR）を設定し、送信データをFSITDR1～FSITDR7に書き込みます。 4. インストラクションレジスタ（FSIINS）を設定します。 RE FSISS FSICK FSIDO FSIDI FSIRXI MODE3 MODE0 図 21.5 受信時の動作例

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-12 2012.09.14 21.4.5 通信動作設定注意事項 FSI の通信動作が開始してから、FSI は通信設定による通信動作を発行します。通信完了するまで通信設定 を変更しないでください。 通信モード、 通信クロック、 送信／受信バイト数等の通信設定を変更したい場合は、 通信動作完了後に変更してください。 21.5 リセット条件 FSI の初期化される範囲を以下に示します。 表 21.3 FSI リセット関係 システム FSI レジスタ名 リセット リセット FSICR1 Bit7 ～0 初期化 保持 Bit7～6 初期化 初期化 FSICR2 Bit5～0 初期化 保持 Bit7～4 初期化 初期化 Bit3 初期化 保持 FSIBNR Bit2～0 初期化 初期化 FSIINS Bit7～ 0 初期化 保持 Bit7～5 初期化 初期化 FSISTR Bit4～0 初期化 保持 FSITDR7～0 Bit7 ～0 初期化 保持 FSIRDR Bit7 ～0 初期化 保持 FSI 内部シーケンサ 初期化 初期化 21.6 割り込み要因 FSI はスレーブ（本LSI）に対してFSITEI、FSIRXI の 2 つの割り込み要因があります。FSITEI はスレーブ による SPI フラッシュメモリライト転送時の送信終了割り込みです。FSIRXI はスレーブによるSPI フラッシ ュメモリリード転送時の受信完了割り込みです。割り込み要求は対応するイネーブルビットを1 にセットする ことにより許可されます。 表 21.4 FSI 割り込み要因 名称 割り込み要因 割り込み許可ビット FSITEI 送信終了 FSITEIE FSIRXI 受信完了 FSIRXIE

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-13 2012.09.14 21.7 使用上の注意事項 21.7.1 モジュールストップ機能の設定 モジュールストップコントロールレジスタにより、FSI の動作禁止／許可を設定することが可能です。初期 値では FSI の動作は停止します。モジュールストップ状態を解除することにより、レジスタのアクセスが可能 になります。詳細は「第25 章 低消費電力状態」を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 21. FSI インタフェース R01UH0311JJ0300 Rev.3.00 21-14 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 22. RAM R01UH0311JJ0300 Rev.3.00 22-1 2012.09.14 22. RAM 本 LSI は高速スタティックRAM を内蔵しています。RAM は、CPU と 16 ビット幅のデータバスで接続され ており、バイトデータ、ワードデータにかかわらず、1 ステートでアクセスできます。 RAM は、システムコントロールレジスタ（SYSCR）のRAME ビットにより有効または無効の制御が可能で す。SYSCR については「3.2.2 システムコントロールレジスタ（ SYSCR）」を参照してください。 製品型名 ROM タイプ RAM 容量 RAM アドレス H8S/24279 R4F24279 フラッシュメモリ版 64K バイト H'FEC000 ～H'FFBFFF H8S/24279R R4F24279R H8S/24276 R4F24276 H8S/24276R R4F24276R H8S/24259 R4F24259 H8S/24256 R4F24256 H8S/24278 R4F24278 48K バイト H'FF0000 ～H'FFBFFF H8S/24278R R4F24278R H8S/24275 R4F24275 H8S/24275R R4F24275R H8S/24258 R4F24258 H8S/24255 R4F24255

H8S/2427、H8S/2427R、H8S/2425 グループ 22. RAM R01UH0311JJ0300 Rev.3.00 22-2 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-1 2012.09.14 23. フラッシュメモリ 本製品では、ユーザプログラムモード、ブートモード、ユーザブートモード、ライタモードの4 つの書き換 えモードでフラッシュメモリを操作できます。 表 23.1 にフラッシュメモリの仕様概要を示します（表 23.1 に示す以外の項目は「第1 章 概要 」を参照し てください）。 表 23.1 フラッシュメモリ版の仕様概要 項 目 性 能 フラッシュメモリの書き換えモード 4 モード（ユーザプログラムモード、ブートモード、 ユーザブートモード、ライタモード） ユーザROM データフラッシュ 消去ブロック分割 ユーザブートROM 図23.2 を参照してください。 プログラム方式 ワード単位 イレース方式 ブロック消去 プログラム、イレース制御方式 ソフトウェアコマンドによるプログラム、イレース制御 コマンド数 8 コマンド プログラム、イレース回数 1,000 回／10,000 回*2*3 データ保持 10 年間 【注】 *1 プログラム、イレース回数の定義 *2 プログラム、イレース回数はブロックごとのイレース回数です。 たとえば、4K バイトのブロックについて、1 ワードの書き込みを2,048 回に分けて書き込みを行った後、その ブロックをイレースするとプログラム、イレース回数1 回と数えます。プログラム、イレース回数が1,000 回の場 合、ブロックごとに1,000 回ずつイレースすることができます。 *3 データフラッシュは10,000 回、それ以外のブロックは1,000 回です。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-2 2012.09.14 表 23.2 フラッシュメモリ書き換えモードの概要 オンボードプログラムモード オフボードモード フラッシュメモリ 書き換えモード ユーザプログラムモード ブートモード ユーザブートモード ライタモード 機能概要 CPU がソフトウェア コマンドを実行すること により、ユーザROM を 書き換える EW0 モード： フラッシュメモリ以外 の領域で書き換え可能 内蔵SCI インタフェー スを使用して、ユーザ ROM を書き換える 標準シリアル入出力 モード1： クロック同期 シリアル I/O 標準シリアル入出力 モード2： クロック非同期 シリアル I/O 内蔵SCI を使用する ブートモードとは異な るユーザ任意のブート モードでユーザROM を書き換える 専用パラレルライタを 使用して、 ユーザROM を 書き換える 書き換えできる 領域 ユーザROM、 データフラッシュ ユーザROM、 データフラッシュ ユーザブートROM ユーザROM、 データフラッシュ ユーザROM、 データフラッシュ ユーザブートROM 動作モード シングルチップモード 内蔵ROM 有効拡張 モード（EW0 モード） ブートモード ユーザブートモード ライタモード ROM ライタ － － － パラレルライタ

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-3 2012.09.14 23.1 モード遷移図 リセット状態ではモード端子を設定しリセットスタートすると、 本LSI は図 23.1 に示すような動作モードへ 遷移します。 1. ROM無効モードではフラッシュメモリの読み出し／書き込み／消去はできません。 2. ユーザモードではフラッシュメモリの読み出しはできますが、書き込み／消去はできません。 3. オンボードでフラッシュメモリの読み出し／書き込み／消去ができるのは、ユーザプログラムモード、ブ ートモード、ユーザブートモードです。 4. ライタモードでは、PROMライタを利用してフラッシュメモリの読み出し／書き込み／消去を行います。 ROM⸳ቯ⸳ቯ FLSHE=0 FLSHE=1 RES=0 RES=0 RES=0 RES=0 RES=0 ROMήല ࠩ࡯࡙ ࡓ࡜ࠣࡠࡊ ࠼࡯ࡕ ࠩ࡯࡙ ࠻࡯ࡉ ࠼࡯ࡕ ࠼࡯ࡕ࠻࡯ࡉ 図 23.1 フラッシュメモリに関する状態遷移

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-4 2012.09.14 23.2 モード比較 ユーザプログラムモード、ブートモード、ユーザブートモード、ライタモードについて書き込み／消去関連 項目の比較表を表23.3 に示します。 表 23.3 ユーザプログラムモード、ブートモード、ユーザブートモード、ライタモードの相違点 ユーザプログラム モード ブートモード ユーザブート モード ライタモード 書き込み／消去環境 オンボード PROM ライタ 書き込み／消去可能マット ユーザROM データフラッシュ ユーザＲＯＭ データフラッシュ ユーザブートROM ユーザROM データフラッシュ ユーザROM データフラッシュ ユーザブートROM 書き込みデータ転送 任意のデバイス経由 ホストからSCI 経由 任意のデバイス経由 ライタ経由 リセット起動マット ユーザROM 組み込みプログラム 格納マット ユーザブーROM*2 － ユーザモードへの遷移 FLSHE ビット 設定変更 モード設定変更 ＆リセット モード設定変更 ＆リセット 【注】 *1 いったん、全面消去が行われます。その後、特定ブロックの消去を行うことができます。 *2 本LSI では、 ユーザモードにて規定の書き込み／消去の手続きを開始したところから手続きを終了したところまで をユーザプログラムモードを規定します。書き込み／消去手続きの詳細は、「23.5.1 ユーザプログラムモード」 を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-5 2012.09.14 23.3 メモリ配置 本製品のROM はユーザ ROM、データフラッシュ、ユーザブートROM に分けられます。図 23.2 にフラッ シュメモリのブロック図を示します。 ユーザ ROM とデータフラッシュはいくつかのブロックに分割されています。 ユーザ ROM とユーザブートROM は先頭アドレスが同じアドレスに割り当てられていますので、2 つのマ ット間でプログラムの実行またはデータアクセスがまたがる場合は、FLMMATS の FMMS ビットによるマッ ト切り替えが必要です。 ユーザ ROM、データフラッシュの書き換えはROM 有効モードであればどのモードでも可能ですが、ユー ザブートROM の書き換えはブートモードとライタモードでのみ可能です。 H'000000 H'000000 H'003FFF H'00FFFF H'010000 H'01FFFF H'020000 H'02FFFF H'030000 H'03FFFFࠩ࡯࡙ROM H'040000 H'04FFFF H'050000 H'05FFFF H'060000 H'06FFFF H'070000 H'07FFFF H'F00000 H'F00FFF H'F01000 H'F01FFF ࠢ࠶ࡠࡉ0㧦64KB 16KB ࠢ࠶ࡠࡉ1㧦64KB ࠢ࠶ࡠࡉ2㧦64KB ࠢ࠶ࡠࡉ3㧦64KB ࠢ࠶ࡠࡉ4㧦64KB ࠢ࠶ࡠࡉ5㧦64KB ࠢ࠶ࡠࡉ6㧦64KB ࠢ࠶ࡠࡉ7㧦64KB ࠢ࠶ࡠࡉA㧦4KB ࠢ࠶ࡠࡉB㧦4KB ޤ1. ޕ޿ߐߛߊߡߒ 2. ROMޕߔߢ ࠻ࠗࡃ- ࠻ࠗࡃ- 図 23.2 フラッシュメモリのブロック図 ユーザ ROM とユーザブートROM はメモリサイズが異なります。16K バイト空間以上のユーザブートROM をアクセスしないようにしてください。16K バイト空間以上のユーザブートROM を読み出した場合、不定値 が読み出されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-6 2012.09.14 23.4 レジスタの説明 フラッシュメモリには以下のレジスタがあります。

• フラッシュメモリコントロールレジスタ1（FLMCR1）
• フラッシュメモリデータブロックプロテクトレジスタ（FLMDBPR）
• フラッシュメモリステータスレジスタ（FLMSTR）
• フラッシュメモリマットセレクトレジスタ（FLMMATS） 【注】 SYSCR レジスタの FLSHE ビットが 0 の場合、リード値不定、ライトは無効です。 23.4.1 フラッシュメモリコントロールレジスタ 1（FLMCR1） ビット ビット名 初期値 R/W 説 明 7 － 0 － リザーブビット 初期値を変更しないでください。

6 CBIDB 1 R/W ユーザプログラムモード選択

このビットを0（ユーザプログラムモード）にすると、コマンドの受け付けが 可能になります。 0：ユーザプログラムモード選択有効 1：ユーザプログラムモード選択無効 5 － 0 － リザーブビット 初期値を変更しないでください。 4 － 0 － リザーブビット 初期値を変更しないでください。

3 FMLBE 0 R/W ロックビット無効選択ビット

このビットを1 にするとロックビットを無効にできます（「23.7 データ保 護機能」参照）。このビットは、ロックビット機能を無効にするだけであり、 ロックビットデータは変化しません。 0：ロックビット有効 1：ロックビット無効 2 － 1 － リザーブビット 初期値を変更しないでください。 1 － 0 － リザーブビット 初期値を変更しないでください。

0 FMCMDEN 0 R/W フラッシュメモリソフトウェアコマンド許可ビット

このビットを1（ユーザプログラムモード）にすると、コマンドの受け付けが 可能になります。 0：フラッシュメモリソフトウェアコマンド禁止 1：フラッシュメモリソフトウェアコマンド許可 1 を書く場合は0 を書いた後、続けて1 を書いてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-7 2012.09.14 23.4.2 フラッシュメモリデータブロックプロテクトレジスタ（FLMDBPR） ビット ビット名 初期値 R/W 説 明 7 － 0 － リザーブビット 初期値を設定しないでください。 6 － 0 － リザーブビット 初期値を設定しないでください。 5 － 0 － リザーブビット 初期値を設定しないでください。 4 － 0 － リザーブビット 初期値を設定しないでください。 3 － 0 － リザーブビット 初期値を設定しないでください。 2 － 0 － リザーブビット 初期値を設定しないでください。 1 － 0 － リザーブビット 初期値を設定しないでください。

0 FMDBPT0 0 R/W データフラッシュE/W 禁止ビット*

0：データフラッシュE/W 禁止 1：データフラッシュE/W 許可 0 を書く場合は１を書いた後、続けて0 を書いてください。 【注】 * FLMCR1 のFMCMDEN ビットを1 にセットしたとき、同時に1 にセットされます。 1 を書く場合は0 を書いた後、続けて1 を書いてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-8 2012.09.14 23.4.3 フラッシュメモリステータスレジスタ（FLMSTR） ビット ビット名 初期値 R/W 説 明 7 － 0 － リザーブビット 初期値を設定しないでください。 6 － 0 － リザーブビット 初期値を設定しないでください。

5 FMERSF * 0 R イレース・ブランクチェックステータスフラグ

0：正常終了 1：エラー終了 4 － 0 － リザーブビット 初期値を設定しないでください。

3 FMPRSF * 0 R プログラムステータスフラグ

0：正常終了 1：エラー終了 2 － 0 － リザーブビット 初期値を設定しないでください。 1 － 1 － リザーブビット 初期値を設定しないでください。

0 FMRDY 1 R フラッシュメモリレディ／ビジーステータス

0：ビジー（割り込み、消去実行中） 1：レディ 【注】 * FMERSF 、FMPRSF ビットはクリアステータスコマンドを実行すると0 になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-9 2012.09.14 23.4.4 フラッシュメモリマットセレクトレジスタ（FLMMATS） ビット ビット名 初期値 R/W 説 明 7 － 0 － リザーブビット 初期値を設定しないでください。 6 － 1 － リザーブビット 初期値を設定しないでください。 5 － 0 － リザーブビット 初期値を設定しないでください。

4 FMMS 0 R マット選択ビット

マット切り替えは、必ず「23.13 ユーザ ROM とユーザブートROM の切り 替え」に従ってください（ユーザプログラムモードでのユーザブートROM の 書き換えはできません。ユーザブートROM の書き換えは、ブートモードかラ イタモードで実施してください）。 0：ユーザROM を選択 1：ユーザブートROM を選択 ［書き込み条件］内蔵RAM 上での実行状態であること 3 － 0 － リザーブビット 初期値を設定しないでください。 2 － 0 － リザーブビット 初期値を設定しないでください。 1 － 0 － リザーブビット 初期値を設定しないでください。 0 － 0 － リザーブビット 初期値を設定しないでください。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-10 2012.09.14 23.5 オンボードプログラム モード端子（MD0、MD1、MD2）をオンボードプログラムモードに設定し、リセットスタートすると、内 蔵フラッシュメモリへの書き込み／消去を行うことができるオンボードプログラムモードへ遷移します。オン ボードプログラムモードには、SCI ブートモード、ユーザブートモードおよびユーザプログラムモードの3 種 類の動作モードがあります。 各動作モードへの設定方法を表23.4 に示します。 表 23.4 オンボードプログラムモードの設定方法 モード設定 EMLE MD2 MD1 MD0 ブートモード 0 0 1 1 ユーザブートモード 1 0 1 ユーザプログラムモード 内蔵ROM 有効拡張モード、 シングルチップモード 23.5.1 ユーザプログラムモード ユーザプログラムモードでは、CPU がソフトウェアコマンドを実行することにより、フラッシュメモリを書 き換えることができます。したがって、ROM ライタなどを使用せずにマイクロコンピュータを基板に実装し た状態で、ユーザROM、データフラッシュを書き換えることができます。 プログラム、ブロックイレースのコマンドは、ユーザROM、データフラッシュの各ブロック領域のみに対 して実行してください。 ユーザプログラムモードには、イレースライト0 モード（EW0 モード）があります。表 23.5 に EW0 モー ドの仕様を示します。 表 23.5 EW0 モードの仕様 項目 EW0 モード 動作モード • シングルチップモード

• 内蔵ROM 有効拡張モード 書き換え制御プログラムを配置できる領域 ユーザROM 書き換え制御プログラムを実行できる領域 フラッシュメモリ以外（RAM など）へ転送してから実行する必要あり*2 書き換えられる領域 ユーザROM、データフラッシュ ソフトウェアコマンドの制限 なし プログラム、イレース後のモード リードステータスレジスタモード 自動書き込み、自動消去時のCPU 状態 動作 フラッシュメモリのステータス検知 • プログラムでFLMSTR レジスタのFMPRSF、FMERSF ビットを読む
• リードステータスレジスタコマンドを実行し、 ステータスレジスタのSR7、 SR5、SR4 ビットを読む 【注】 *1 割り込み（NMI を除く）、DMA 転送が起こらないようにしてください。 *2 ユーザプログラムモードでは、書き換え制御プログラムを実行する領域は内部RAM、または外部領域で実行して ください。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-11 2012.09.14

23.5.2 EW0 モード

FLMCR1 レジスタのFMCMDEN ビットを 1（ユーザプログラムモードを有効）にするとユーザプログラム モードになり、コマンドの受け付けが可能となります。図 23.3 に EW0 モードの設定と解除方法を示します。 プログラム、イレース動作の制御はソフトウェアコマンドで行います。プログラム、イレースの終了時の状 態などはFLMSTR レジスタまたはステータスレジスタで確認できます。 EW0ታⴕᚻ㗅 ౝ⬿ROM࠼࡯ࡕ ォㅍ*3 SYSCRߩFLSHEࠆߔ࠻࠶࠮ࠍ FMCMDENߦ࠻࠶ࡆ0"ޔ1" ߊ*1 CBIDBࠍ0"ࠕ࡝ࠢߦ ታⴕ ታⴕ*2 CBIDBߦ1"ήല㧕 ߊ ࡊࡦࡖࠫ߳ ࡊࡦࡖࠫ߳ࡓ࡜ࠣࡠࡊ ታⴕ㧕 ࡓ࡜ࠣࡠࡊ*3 *1. *2. *3. ޕ޿ߐߛߊߡ FMCMDENޕ޿ߐߛߊߡߞߥ ޕ޿ߐߛߊߡߒߦ ౝㇱRAMߪߚ߹ޔ ޕ޿ߐߛߊߡߒ ޤ 図 23.3 EW0 モードの設定と解除方法

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-12 2012.09.14 23.6 ソフトウェアコマンド ソフトウェアコマンドについて次に説明します。コマンド、データの読み出し、書き込みは16 ビット単位 で、ユーザROM、またはデータフラッシュ内の偶数番地に行ってください。コマンドコード書き込み時、下 位 8 ビット（D7～D0）は無視されます。 表 23.6 ソフトウェアコマンド一覧表 第 1 バスサイクル 第 2 バスサイクル 第 3 バスサイクル ソフトウェア コマンド モード アドレス データ (D15～D0) モード アドレス データ (D15～D0) モード アドレス データ (D15～D0) リードアレイ ライト × H'FFxx リードステータス レジスタ ライト × H'70xx リード × SRD クリアステータス レジスタ ライト × H'50xx プログラム ライト WA0 H'41xx ライト WA0 WD0 ライト WA1 WD1 ブロックイレース ライト × H'20xx ライト BA H'D0xx ブロックブランク チェック ライト × H'25xx ライト BA H'D0xx ロックビット プログラム ライト × H'77xx ライト BA H'D0xx リードロック ビットデータ ライト × H'71xx リード BA LBD 【記号説明】 SRD ：ステータスレジスタデータ（D7 ～D0） WA0 ：下位ワード書き込み番地（第 1 バスサイクルのアドレスは、第2 バスサイクルのアドレスと同一偶数番地にしてく ださい。） WA1 ：上位ワード書き込み番地 WD0 ：書き込みデータ下位ワード（16 ビット） WD1 ：書き込みデータ上位ワード（16 ビット） BA ：ブロックの最下位番地（ただし、偶数番地） 例）ブロック0：H'00000000、ブロック1：H'00010000 LBD ：ロックビットデータ（D6） × ：ユーザROM、データフラッシュまたはユーザブートROM 内の任意の偶数番地 xx ：コマンドコード下位8 ビット（無視されます）

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-13 2012.09.14 23.6.1 リードアレイ フラッシュメモリを読むコマンドです。 第 1 バスサイクルでH'FFxx を書くと、リードアレイモードになります。FLMCR1 レジスタのCBIDB ビット を 1 にセットしたあと、次のバスサイクル以降で読む番地を入力すると、指定した番地の内容が16 ビット単 位で読めます。 リードアレイモードは、 他のコマンドが書かれるまで保持されるので、 複数の番地の内容を続けて読めます。 23.6.2 リードステータスレジスタ ステータスレジスタを読むコマンドです。 第 1 バスサイクルでH'70xx を書くと、第2 バスサイクルでステータスレジスタが読めます（「23.8 ス テ ータスレジスタ」参照）。なお、読むときもユーザROM、データフラッシュまたはユーザブートROM 内の 偶数番地を読んでください。 23.6.3 クリアステータスレジスタ ステータスレジスタをクリアするコマンドです。 第 1 バスサイクルでH'50xx を書くと、FLMSTR レジスタのFMERSF、FMPRSF は 0 になります。 23.6.4 プログラム 2 ワード単位でフラッシュメモリにデータを書くコマンドです。 第 1 バスサイクルでH'41xx を書き、第2 バスサイクルと第3 バスサイクルで書き込み番地にデータを書く と自動書き込み （データのプログラムとベリファイ） を開始します。 第1 バスサイクルにおけるアドレス値は、 第 2 バスサイクルで指定する書き込み番地と同一の偶数番地にしてください。 自動書き込み終了はFLMSTR レジスタのFMRDY ビットで確認できます。FMRDY ビットは、 自動書き込み 自動書き込み終了後、FLMSTR レジスタのFMPRSF ビットで自動書き込みの結果を知ることができます すでにプログラムされた番地には追加書き込みしないでください。図 23.4 にプログラムフローチャートを 示します。 EW0 モードでは、自動書き込み開始とともにリードステータスレジスタモードとなり、ステータスレジス タが読めます。ステータスレジスタのSR7 ビットは自動書き込み開始とともに0 となり、終了とともに1 に戻 ります。 この場合のリードステータスレジスタモードは、 次にリードアレイコマンドを書くまで継続されます。 また、自動書き込み終了後、ステータスレジスタを読み出すことにより、自動書き込みの結果を知ることがで きます。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-14 2012.09.14 NO YES ޕ޿ߐߛߊߡ޿ ࠻࡯࠲ࠬ ߊ ߦ ߊ FMRDY=1? 図 23.4 プログラムフローチャート

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-15 2012.09.14 23.6.5 ブロックイレース 第 1 バスサイクルでH'20xx、第 2 バスサイクルでH'D0xx をブロックの最下位番地（ただし、偶数番地）に 書くと指定されたブロックに対し、自動消去（イレースとイレースベリファイ）を開始します。 自動消去の終了は、FLMSTR レジスタのFMRDY ビットで確認できます。 FMRDY ビットは、自動消去期間中は0（ビジー）、終了後は1（レディ）になります。 自動消去終了後、FLMSTR レジスタのFMERSF ビットで、自動消去の結果を知ることができます（「23.9 フルステータスチェック」参照）。 図 23.5 にブロックイレースフローチャート例を示します。 EW0 モードでは、自動消去開始とともにリードステータスレジスタモードとなり、ステータスレジスタが 読めます。 ステータスレジスタのSR7 ビットは自動消去の開始とともに0 となり、 終了とともに1 に戻ります。 この場合のリードステータスレジスタモードは、次にリードアレイコマンドを書くまで継続されます。なお、 イレースエラーが発生した場合は、イレースエラーが発生しなくなるまで、クリアステータスレジスタコマン ド→ブロックイレースコマンドを少なくとも3 回実行してください。 NO YES FMRDY=1? ࠻࡯࠲ࠬ ߊ*1 ߦ H'D0xx"ߊ *1. *2. *3. ޕ޿ߐߛߊߡ޿ ࿑23.8ޕ޿ߐߛߊߡߒ ߢ߹ࠆߥߊߥߒ ߽ߣߊߥ 3ޕ޿ߐߛߊߡߒ ޤ 図 23.5 ブロックイレースフローチャート

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-16 2012.09.14 23.6.6 ブロックブランクチェック 任意のブロックがブランク（消去後の状態）かチェックするコマンドです。 第 1 バスサイクルでH'25xx、第 2 バスサイクルでブロックの最下位番地（ただし、偶数番地）にH'D0xx を 書くと、チェック結果がFLMSTR レジスタの FMERSF ビットに格納されます。FLMSTR レジスタのFMRDY ビットが1（レディ）になった後、FMERSF ビットを読んでください。 図 23.6 にブロックブランクチェックフローチャートを示します。 FMERSF=0? NO YES FMRDY=1? NO YES ࠻࡯࠲ࠬ ߦ H'D0xx"ߊ ޕ޿ߐߛߊߡ޿ 図 23.6 ブロックブランクチェックフローチャート

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-17 2012.09.14 23.6.7 ロックビットプログラム 任意のブロックのロックビットを0（ロック状態）にするコマンドです。 第 1 バスサイクルでH'77xx、第 2 バスサイクルでH'D0xx をブロックの最下位番地（ただし、偶数番地）に 書くと指定されたブロックのロックビットに0 が書かれます。第1 バスサイクルにおけるアドレス値は、第2 バスサイクルで指定するブロックの最下位番地と同一にしてください。 図 23.7 にロックビットプログラムフローチャートを示します。ロックビットの状態（ロックビットデータ） は、リードロックビットデータコマンドで読めます。 書き込み終了はFLMSTR レジスタのFMRDY ビットで確認できます。FMRDY ビットは、 書き込み期間中は なお、ロックビットの機能、ロックビットを1（非ロック状態）にする方法については「23.7 データ保護 機能」を参照してください。 図 23.7 にロックビットプログラムフローチャートを示します。 ࠻࡯࠲ࠬ ߊ ߦ H'D0xx"ߊ FMRDY=1? No Yes 図 23.7 ロックビットプログラムフローチャート

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-18 2012.09.14 23.6.8 リードロックビットデータ 任意のブロックのロックビットの状態を読むコマンドです。 第 1 バスサイクルでH'71xx、第 2 バスサイクルでロックビットデータ（D6）が読めます。なお、読むとき もユーザROM、データフラッシュ、またはユーザブートROM 内の偶数番地を読んでください。 23.7 データ保護機能 フラッシュメモリの各ブロックは、不揮発性のロックビットを持っています。ロックビットは、FMLBE ビ ットが 0（ロックビット有効）のとき有効です。ロックビットにより、ブロックごとにプログラム、イレース を禁止（ロック）できます。したがって、誤ってデータを書いたり、消したりすることを防げます。ロックビ ットによるブロックの状態を次に示します。

• ロックビットデータが0のとき：ロック状態（そのブロックはプログラム、イレースできない）
• ロックビットデータが1のとき：非ロック状態（そのプロックはプログラム、イレースできる） ロックビットデータは、ロックビットプログラムコマンドを実行すると、0（ロック状態）に、ブロックを 消去すると1（非ロック状態）になります。ロックビットデータをコマンドで1 にできません。 ロックビットデータは、リードロックビットデータコマンドで読めます。 FMLBE ビットを 1 にすると、ロックビットの機能が無効になり、 全ブロックが非ロック状態になります（各 ロックビットデータは変化しません）。FMLBE ビットを 0 にすると、ロックビットの機能が有効になります （ロックビットデータは保持されています）。 ビットが1 の状態で、ブロックイレースコマンドを実行すると、ロックビットにかかわらず、対象となるブ ロックが消去されます。消去終了後、各ブロックのロックビットは1 になります。 各コマンドの詳細は、「23.6 ソフトウェアコマンド」を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-19 2012.09.14 23.8 ステータスレジスタ ステータスレジスタは、フラッシュメモリの動作状態やイレース、プログラムの正常、エラー終了などの状 態を示すレジスタです。ステータスレジスタの状態は、FLMSTR レジスタのFMRDY、FMPRSF、FMERSF ビ ットで読めます。 表 23.7 にステータスレジスタを示します。 なお、EW0 モードでは次のときステータスレジスタを読めます。

• リードステータスレジスタコマンドを書いた後、 ユーザROM、 またはデータフラッシュ内の任意の偶数番 地を読んだとき
• プログラムコマンド、ブロックイレースコマンド、またはブロックブランクチェックコマンド実行後、リ ードアレイコマンドを実行するまでの期間に、 ユーザROM、 またはデータフラッシュ内の任意の偶数番地 を読んだとき 表 23.7 ステータスレジスタ 内容 ステータス レジスタのビット FMLSTR レジスタ のビット ステータス名 0 1 リセット後の値 SR4（D4） FMPRSF プログラムステータス 正常終了 エラー終了 0 SR5（D5） FMERSF イレースステータス 正常終了 エラー終了 0 SR7（D7） FMRDY シーケンサステータス ビジー レディ 1 【記号説明】 SR0～SR7：ステータスレジスタデータ D0～D7：リードステータスレジスタコマンドを実行したときに読み出されるデータバスを示す。 【注】 FMERSF ビット（SR5 ビット）、FMPRSF ビット（SR4 ビット）は、クリアステータスレジスタコマンドを実行する と0 になります。 FMERSF ビット（SR5 ビット）またはFMPRSF ビット（SR4 ビット）が1 の場合、プログラム、ブロックイレース、 ブロックブランクチェックコマンドは受け付けられません。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-20 2012.09.14 23.8.1 シーケンサステータス（FMRDY ビット） シーケンサステータスはフラッシュメモリの動作状況を示します。プログラム、ブロックイレース、ブロッ クブランクチェック実行中には0、それ以外のときは1 になります。 23.8.2 イレースステータス（FMERSF ビット） 「23.9 フルステータスチェック」 を参照してください。 23.8.3 プログラムステータス（FMPRSF ビット） 「23.9 フルステータスチェック」 を参照してください。 23.9 フルステータスチェック エラーが発生すると、FLMSTR レジスタのFMERSF、FMPRSF ビットが1 になり、各エラーの発生を示しま す。したがって、これらのステータスをチェック（フルステータスチェック）することにより、実行結果を確 認できます。 表 23.8 にエラーと FLMSTR レジスタの状態を、図 23.8 にフルステータスチェックフローチャート、各エ ラー発生時の対処方法を示します。 表 23.8 エラーとレジスタの状態 FLMSTR レジスタ （ステータスレジスタ）の状態 FMERSF ビット （SR5） FMPRSF ビット （SR4） エラー エラー発生条件 1 1 コマンド シーケンス エラー

• コマンドを正しく書かなかったとき
• ブロックイレースコマンドの第2 バスサイクルのデータに 書いてもよい値（H'D0xx または H'FFxx）以外のデータを 書いたとき* 1 0 イレースエラー • ブロックイレースコマンドを実行し、正しく自動消去され なかったとき
• ブロックブランクチェックコマンドを実行して、チェック 結果がブランクでなかったとき 0 1 プログラムエラー • プログラムコマンドを実行し、正しく自動書き込みされな かったとき 【注】 * これらのコマンドの第2 バスサイクルでH'FFxx を書くと、リードアレイモードになり、同時に、第1 バスサイクル で書いたコマンドコードは無効になります。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-21 2012.09.14 FMPRSF=1 and FMERSF=1? NO YES YES NO YES NO (1) (2) ޔߒFMPRSFޔFMERSFࠍ࠻࠶ࡆ0"ߦ ޕ޿ߐߛߊߡߒ ޕ޿ߐߛߊߡߖߐ (2) ޔߒFMERSFࠍ࠻࠶ࡆ0"ߡߒߦ ޕ޿ߐߛߊ ޕ޿ߐߛߊߡߒ ޔߢ߹ࠆߥߊߥߒ1)(2)(3)߽ߣߊߥ3ޕ޿ߐߛߊߡߒ FMERSF=0? FMPRSF=0? ࡯࡜ࠛ ࡮࡮࡮ ࡮࡮࡮ ࡮࡮࡮ ޕࠎߖ߹߈ߢ (2) ޔߒFMPRSFࠍ࠻࠶ࡆ0"ߡߒߦ ޕ޿ߐߛߊ ޕ޿ߐߛߊߡߒ ޕࠎߖ߹߈ߢ ታⴕᤨ? ޤFMPRSFޔFMERSF߇߆ࠇߕ޿ߩ1"ߪ࠼ࡦࡑࠦ ޕ޿ߐߛߊߡߒ 図 23.8 フルステータスチェックフローチャート、各エラー発生時の対処方法

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-22 2012.09.14 23.10 ユーザプログラムモードの注意事項 23.10.1 割り込み（EW0 モード）禁止

• NMI割り込み、ウォッチドッグタイマ割り込みは、割り込み発生時に強制的にFLMCR1レジスタが初期化 されるので使用できます。固定ベクタテーブルに各割り込みルーチンの飛び先番地を設定してください。 NMI割り込み、ウォッチドッグタイマ割り込み発生時、書き換え動作が終了します。割り込みルーチン終 了後、書き換えプログラムを再実行してください。 23.10.2 アクセス方法 FMCMDEN ビットを1 にする場合、対象となるビットに0 を書いた後、続けて1 を書いてください。なお、 0 を書いた後、1 を書くまでに割り込み、EXDMAC、DTC 転送、DMA 転送が入らないようにしてください。 23.10.3 書き換え（EW0 モード） 書き換え制御プログラムが格納されているブロックを書き換えている最中に電源電圧が低下すると、書き換 え制御プログラムが正常に書き換えられないため、その後フラッシュメモリの書き換えができなくなる可能性 があります。この場合、ブートモードまたはライタモードを使用してください。 23.10.4 コマンド、データの書き込み コマンドコードはH'0、H'4、H'8、H'C・・・番地に書いてください。 23.10.5 ソフトウェアスタンバイモード ストップモードに移行する場合は、FMCMDEN ビットを 0（ユーザプログラムモード無効）にし、DMA 転 送を禁止した後で、ソフトウェアスタンバイモードに移行してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-23 2012.09.14 23.11 ブートモード モード端子をモード3 に設定してハードウェアリセットすると、ブートモードになり、内蔵された標準プロ グラムを実行します。 ブートモードは、SCI_1 を経由して外部に接続されたホストから制御コマンドや書き込みデータを送信し、 ユーザ ROM、データフラッシュ、ユーザブートROM への書き込み／消去を行うモードです。 ブートモードでは、制御コマンドや書き込みデータを送信するツールと、書き込みデータをホスト側に準備 しておく必要があります。使用するシリアル通信は調歩同期式モードです。図 23.9 にブートモードのシステ ム構成を示します。ブートモードで割り込み要求が発生した場合は、無視されます。システム側で割り込み要 求が発生しないようにしてください。 RxD1 TxD1 ࠼ࡦࡑࠦ ࠻ࡈ࠰ (ౝ⬿) ࡘࠪ࠶࡜ࡈ ࡝ࡕࡔ ౝ⬿RAM MD2㨪00 1 1 SCI_1 ᧄLSI ࠻ࠬࡎ ࡞࡯࠷ߺ ߮ࠃ߅ ࠲࡯࠺ߺ ࠲࡯࠺ߺ ࠬࡦࡐࠬ࡟ 図 23.9 ブートモードのシステム構成図

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-24 2012.09.14 23.12 ユーザブートモード 本 LSI にはユーザプログラムモード、ブートモードとは異なるモード端子設定で起動するユーザブートモー ドがあります。内蔵SCI を使用するブートモードとは異なるユーザ任意のブートモードが実現できます。 ユーザブートモードで書き込み／消去が可能なマットはユーザROM とデータフラッシュだけです。 ユーザブートROM の書き込み／消去は、ブートモードまたはライタモードで行なってください。 1. ユーザブートモードでの起動 モード端子をモード5 に設定してハードウェアリセットすると、ユーザブートモードになり、いったん組 み込みのチェックルーチンが走行します。ここでユーザROM、データフラッシュ、ユーザブートROM の 状態チェックが行なわれます。 この間のNMI およびその他の割り込みは受け付けられません。 その後、 ユーザブートROM 上のリセットベクタの実行開始アドレスから処理を開始します。 この時点で、 実行マットはユーザブートROM になっていますので、FLMMATS レジスタのFMMS ビットには1 が設定 されています。 2. ユーザブートモードでのユーザROMの書き込み ユーザブートモードでユーザROM の書き込みを行なう手続きでは、FLMMATS の FMS ビットによるユ ーザブートROM 選択状態からユーザROM 選択状態へ切り替え、 および書き込み終了後にユーザROM 選 択状態から再びユーザブートROM 選択状態に戻す手続きの追加が必要です。 ユーザブートモードでのユーザROM の書き込み手続きを図23.10 に示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-25 2012.09.14 㐿ᆎ ォㅍ*1 SYSCRߩFLSHEࠍ1ࠆߔ࠻࠶࠮ߦ FLMCR1ߩFMCMDENࠍ1ࠆߔ࠻࠶࠮ߦ FLMCR1ߩCBIDBࠍ1ࠆߔ࠻࠶࠮ߦ ߚߒ ࡊࡦࡖࠫ߳ࡓ࡜ࠣࡠࡊ ߩ ታⴕ㧕 ࡓ࡜ࠣࡠࡊ FLMCMDENߦ࠻࠶ࡆ0ޔ1 ߊ CBIDBࠍ0ࠆߔࠕ࡝ࠢߦ FLMMATSߩFMMSࠍ࠻࠶ࡆ0ࠆߔࠕ࡝ࠢߦ ታⴕ ታⴕ CBIDBߦ1ήല㧕 ߊ ࡊࡦࡖࠫ߳ ࠻࠶ࡑ ࠻࠶ࡑ ࠩ࡯࡙ROMㆬᛯ⁁ᘒ 図 23.10 ユーザブートモードでのユーザ ROM の書き込み手順 図 23.11 に示したように、ユーザプログラムモードとユーザブートモードでの書き込み手続きの違いは、マ ット切り替えを行うか否かです。 ユーザブートモードでは、フラッシュメモリ空間にユーザブートROM が見えていて、ユーザROM は「裏」 に隠れている状態です。ユーザ ROM に書き込む処理の間だけ、ユーザ ROM とユーザブート ROM を切り替 えます。書き込み処理中は、ユーザブート ROM は隠れており、かつユーザ ROM は書き込み状態ですので、 手続きプログラムは内蔵RAM 領域で走行させる必要があります。書き込み処理が終了したら、最初の状態に 戻すために再度マット切り替えを行います。 マット切り替えは、FLMMATS の FMMS ビットへ規定の値を書き込むことで実現できますが、完全にマッ ト切り替えが完了するまではアクセスできず、また、割り込みが発生した場合に割り込みベクタをどちらのマ ットから読み出すかなど不安定状態が存在します。マット切り替えについては、「23.13 ユ ー ザROM とユ ーザブートROM の切り替え」の説明に従ってください。 マット切り替え以外の書き込み手順は、ユーザプログラムモードの手順と同じです。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-26 2012.09.14 3. ユーザブートモードでのユーザROMの消去 ユーザブートモードでユーザROM の消去を行う手続きでは、FLMMATS の FMMS ビットによるユーザブー ト ROM 選択状態からユーザROM 選択状態への切り替え、および消去終了後にユーザROM 選択状態から再 びユーザブートROM 選択状態に戻す手続きの追加が必要です。 ユーザブートモードでのユーザROM の消去手続きを図 23.11 に示します。 㐿ᆎ ォㅍ*1 SYSCRߩFLSHEࠍ1ࠆߔ࠻࠶࠮ߦ FLMCR1ߩFMCMDENࠍ1ࠆߔ࠻࠶࠮ߦ FLMCR1ߩCBIDBࠍ1ࠆߔ࠻࠶࠮ߦ ߚߒ ࡊࡦࡖࠫ߳ࡓ࡜ࠣࡠࡊ ߩ ታⴕ㧕 ࡓ࡜ࠣࡠࡊ FLMCMDENߦ࠻࠶ࡆ0ޔ1 ߊ CBIDBࠍ0ࠆߔࠕ࡝ࠢߦ FLMMATSߩFMMSࠍ࠻࠶ࡆ0ࠆߔࠕ࡝ࠢߦ ታⴕ ታⴕ CBIDBߦ1ήല㧕 ߊ ࡊࡦࡖࠫ߳ ࠻࠶ࡑ ࠻࠶ࡑ ࠩ࡯࡙ROMㆬᛯ⁁ᘒ 図 23.11 ユーザブートモードでのユーザ ROM の消去手順 図 23.12 に示したように、ユーザプログラムモードとユーザブートモードでの消去手続きの違いは、マット 切り替えを行うか否かです。 ユーザ ROM に消去処理の間だけ、ユーザ ROM とユーザブート ROM を切り替えます。消去処理中は、ユ ーザブート ROM は隠れており、かつユーザ ROM は消去状態ですので、手続きプログラムはフラッシュメモ リ以外の領域で走行させる必要があります。消去処理が終了したら、最初の状態に戻すために再度マット切り 替えを行います。 マット切り替えは、FLMMATS の FMMS ビットへ規定の値を書き込むことで実現できますが、完全にマッ ト切り替えが完了するまではアクセスできず、また、割り込みが発生した場合に割り込みベクタをどちらのマ ットから読み出すかなど不安定状態が存在します。マット切り替えについては、「23.13 ユ ー ザROM とユ ーザブートROM の切り替え」の説明に従ってください。 マット切り替え以外の消去手順は、ユーザプログラムモードの手順と同じです。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-27 2012.09.14 23.13 ユーザ ROM とユーザブート ROM の切り替え ユーザ ROM とユーザブートROM を切り替えて使うことができます。ただし、同じ0 番地からのアドレス に割り当てられているため、以下の手順が必要です。 （ユーザブートROM に切り替えた状態での書き込み／消去はできません。ユーザブートROM の書き換え は、ブートモードまたはライタモードで実施してください。） 1. FLMMATSのFMMSビットによるマット切り替えは、必ず内蔵RAM上で実行してください。 2. 確実に切り替えを行った後で切り替え後のマットのアクセスをするために内蔵RAM上でのFLMMATSの FMMSビット書き換えの直後には、同じく内蔵RAM上で4個のNOP命令を実行してください。 （切り替えを行っている最中のフラッシュメモリをアクセスしないためです） 3. 切り替えの最中に割り込みが発生した場合、どちらのメモリマットがアクセスされるか保証できません。 必ずマット切り替え実行前に、マスク可能な割り込みはマスクするようにしてください。また、マット切 り替え中には、NMI 割り込みが発生しないようなシステムとしてください。 4. マット切り替え完了後は、各種割り込みのベクタテーブルも切り替わっていますので注意してください。 5. ユーザROMとユーザブートROMはメモリサイズが異なります。16Kバイト以上の空間のユーザブートROM をアクセスしないようにしてください。16Kバイト空間以上をアクセスした場合、 不定値が読み出されます。 ROMߩ߳ ᚻ㗅 ࠩ࡯࡙ ROMߩ߳ ᚻ㗅 (1) 㧕 (2) FLMMATSߩFMMSߦ࠻࠶ࡆ1ࠆߔ࠻࠶࠮ࠍ ࠩ࡯࡙ROMᚻ㗅 (1) 㧕 (2) FLMMATSߩFMMSߦ࠻࠶ࡆ0ࠆߔ࠻࠶࠮ࠍ 3) ࠩ࡯࡙ROMޔߪߦ4ߩNOPታⴕ 図 23.12 ユーザ ROM／ユーザブートROM の切り替え

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-28 2012.09.14 23.14 ブートモードの標準シリアル通信インタフェース仕様 ブートモードで起動するブートプログラムは、 ホストパソコンとLSI 内蔵のSCI_1 を使って送受信を行いま す。ホストとブートプログラムのシリアル通信インタフェース仕様を以下に示します。 (1) ステータス ブートプログラムは3 つのステータスを持ちます。 1. ビットレート合わせ込みステータス ホストと送受信するビットレートを合わせ込むステータスです。ブートモードで起動するとブートプログ ラムが起動し、ビットレート合わせ込みステータスになり、ホストからのコマンドを受信しビットレート の合わせ込みを行います。合わせ込みが終了すると、問い合わせ選択ステータスに遷移します。 2. 問い合わせ選択ステータス ホストからの問い合わせコマンドに応答するステータスです。このステータスで、デバイスとクロックモ ードとビットレートを選択します。選択が完了したら、書き込み消去ステータス遷移コマンドで書き込み 消去ステータスに遷移します。書き込み消去ステータスに遷移する前に、ブートプログラムは消去関連ラ イブラリをRAM 上に転送し、ユーザROM、データフラッシュ、ユーザブートROM を消去します。 3. 書き込み消去ステータス 書き込み消去を行うステータスです。 ホストからのコマンドに従って、書き込み、消去プログラムをRAM に転送し、書き込み／消去を行います。コマンドにより、サムチェック、ブランクチェックを行います。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-29 2012.09.14 ブートプログラムのステータスを図 23.13 に示します。 ߖࠊ ߜ ߜ ࠢ࠶ࠚ࠴ ㅢႎ ߺ ࠻࠶࠮࡝ ߖࠊ ᶖ෰ಣℂ ಣℂ ߺ ಣℂ ࠢ࠶ࠚ࠴ ಣℂ ಣℂ 図 23.13 ブートプログラムのステータス

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-30 2012.09.14 (2) ビットレート合わせ込みステータス ビットレート合わせ込みは、ホストから送信されたH'00 のローレベルの区間を測定してビットレートを計 算します。このビットレートは新ビットレート選択コマンドで変更することができます。ビットレート合わせ 込みが終了すると、ブートプログラムは問い合わせ選択ステータスに遷移します。ビットレート合わせ込みの シーケンスを図 23.14 に示します。 H'00㧔MAX30࿁㧕 H'E6㧕 1㐳᷹ቯ H'00ቢੌ㧕 H'55 㨬H'FF㧕㨭 図 23.14 ビットレート合わせ込みのシーケンス (3) 通信プロトコル ビットレート合わせ込みが完了した後の、パソコンホストとブートプログラムとのシリアル通信プロトコル は以下のとおりです。 1. 1文字コマンドまたは1文字レスポンス コマンドまたはレスポンスが1 文字だけのもので、問い合わせと、正常終了のACK があります。 2. n文字コマンドまたはn文字レスポンス コマンド、レスポンスにn バイトのデータを必要とするもので、選択コマンドと、問い合わせに対応する レスポンスがあります。 書き込みデータについては、データ長を別途定めるので、データのサイズは省略します。 3. エラーレスポンス コマンドに対するエラーレスポンスです。エラーレスポンスと、エラーコードの2 バイトです。 4. 128バイト書き込み サイズのないコマンドです。データのサイズは書き込みサイズ問い合わせのレスポンスで知ることができ ます。 5. メモリリードのレスポンス サイズが4 バイトのレスポンスです。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-31 2012.09.14 ࠲࡯࠺ ࡓࠨࠢ࠶ࠚ࠴ nߪߚ߹࠼ࡦࡑࠦ nࠬࡦࡐࠬ࡟ 1ߪߚ߹࠼ࡦࡑࠦ 1ࠬࡦࡐࠬ࡟ ࠬ࡟࠼ࠕ ࠼ࡦࡑࠦ 㧔n㧕 ࡓࠨࠢ࠶ࠚ࠴ 128ߺ ࠬࡦࡐࠬ࡟ ࠲࡯࠺ ࡓࠨࠢ࠶ࠚ࠴ ߩ࠼࡯࡝࡝ࡕࡔ ࠬࡦࡐࠬ࡟ 図 23.15 通信プロトコルフォーマット

• コマンド（1バイト）：問い合わせ、選択、書き込み、消去、チェックなどのコマンド
• レスポンス（1バイト）：問い合わせに対する応答
• サイズ（1バイト）：コマンド、サイズ、サムチェックを除いた送受信データのサイズ
• データ（nバイト）：コマンド、レスポンスの詳細データ
• チェックサム（1バイト）：コマンドからSUMまで加算し、H'00となるように設定
• エラーレスポンス（1バイト）：コマンドに対するエラーレスポンス
• エラーコード（1バイト）：発生したエラーの種類
• アドレス（4バイト）：書き込みアドレス
• データ（nバイト）：書き込みデータ、nは書き込みサイズ問い合わせコマンドのレスポンスで知る
• データのサイズ（4バイト）：メモリリードのレスポンスで4バイト長 (4) 問い合わせ選択ステータス 問い合わせ選択ステータスでは、ブートプログラムはホストからの問い合わせコマンドに対してフラッシュ メモリの情報を応答し、選択コマンドに対してデバイス、クロックモード、ビットレートを選択します。 問い合わせ選択コマンド一覧を表23.9 に示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-32 2012.09.14 表 23.9 問い合わせ選択コマンド一覧 コマンド コマンド名 機 能 H'20 サポートデバイス問い合わせ デバイスコードと品名の問い合わせ H'10 デバイス選択 デバイスコードの選択 H'21 クロックモード問い合わせ クロックモード数とそれぞれの値の問い合わせ H'11 クロックモード選択 選択されているクロックモードの通知 H'22 逓倍比問い合わせ 逓倍比または分周比の種類数とそれぞれの個数とその値 の問い合わせ H'23 動作周波数問い合わせ メインクロックとペリフェラルクロックの最小値最大値 の問い合わせ H'24 ユーザブートROM 情報問い合わせ ユーザブートROM の個数とそれぞれの先頭アドレスと最 終アドレスの問い合わせ H'25 ユーザROM 情報問い合わせ ユーザROM の個数とそれぞれの先頭アドレスと最終アド レスの問い合わせ H'2B データフラッシュ情報問い合わせ データフラッシュの個数とそれぞれの先頭アドレスと 最終アドレスの問い合わせ H'26 消去ブロック情報問い合わせ ブロック数とそれぞれの先頭アドレスと最終アドレスの 問い合わせ H'27 書き込みサイズ問い合わせ 書き込み時のデータ長の問い合わせ H'3F 新ビットレート選択 新ビットレートの選択 H'40 書き込み消去ステータス遷移 ユーザROM を消去し、書き込み消去ステータスに遷移 H'4F ブートプログラムステータス問い合わせ ブートの処理状態の問い合わせ 選択コマンドは、デバイス選択（H'10）、クロックモード選択（H'11）、新ビットレート選択（H'3F）の順 にホストから送信してください。これらのコマンドは必ず必要です。選択コマンドが2 つ以上送信されたとき は、後に送信された選択コマンドが有効になります。 これらのコマンドは、ブートプログラムステータス問い合わせ（H'4F）を除いて、書き込み消去ステータス 遷移（H'40）を受け付けるまでは有効であり、ホスト側は上記のコマンド中、ホストが必要なものを、選択し て問い合わせを行うことができます。ブートプログラムステータス問い合わせ（H'4F）は書き込み消去ステー タス遷移（H'40）を受け付け後も有効です。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-33 2012.09.14 (a) サポートデバイス問い合わせ サポートデバイス問い合わせに対して、ブートプログラムはサポート可能なデバイスのデバイスコードと製 品名を応答します。 コマンド H'20

• コマンド「H'20」（1バイト）：サポートデバイス問い合わせ レスポンス H'30 サイズ デバイス数 文字数 デバイスコード 品名 ．．． SUM
• レスポンス「H'30」（1バイト）：サポートデバイス問い合わせに対する応答
• サイズ（1バイト）：コマンド、サイズ、チェックサムを除いた送受信データのサイズ、ここではデバイ ス数、文字数、デバイスコード、品名の合計サイズ
• デバイス数（1バイト）：マイコン内のブートプログラムがサポートする品種数
• 文字数（1バイト）：デバイスコードとブートプログラム品名の文字数
• デバイスコード（4バイト）：サポートする品名のASCIIコード
• 品名（nバイト）：ブートプログラム型名、ASCIIコード
• SUM（1バイト）：サムチェック、コマンドからSUMまで加算し、H'00となるように設定 (b) デバイス選択 デバイス選択に対して、ブートプログラムはサポートデバイスを指定されたサポートデバイスに設定します。 その後の問い合わせに対して選択されたデバイスの情報を応答します。 コマンド H'10 サイズ デバイスコード SUM
• サイズ.（1バイト）：デバイスコードの文字数、固定値で2
• デバイスコード（4バイト）：サポートデバイス問い合わせで応答したデバイスコード（ASCIIコード）
• SUM（1バイト）：サムチェック レスポンス H '06
• レスポンス「H'06」（1バイト）：デバイス選択に対する応答、デバイスコードが一致したときACK エラー レスポンス H'90 ERROR
• エラーレスポンス「H'90」（1バイト）：デバイス選択に対するエラー応答 H'11 ：サムチェックエラー H'21 ：デバイスコードエラー、デバイスコードが一致しない

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-34 2012.09.14 (c) クロックモード問い合わせ クロックモード問い合わせに対して、ブートプログラムは選択可能なクロックモードを応答します。 コマンド H'21

• コマンド「H'21」（1バイト）：クロックモード問い合わせ レスポンス H'31 サイズ モード ．．． SUM
• レスポンス「H'31」（1バイト）：クロックモード問い合わせに対する応答
• サイズ（1バイト）：モードの合計サイズ
• モード（1バイト）：選択可能なクロックモード（例：H'01 クロックモード1 ）
• SUM（1バイト）：サムチェック (d) クロックモード選択 クロックモード選択に対して、ブートプログラムはクロックモードを指定されたモードに設定します。その 後の問い合わせに対して、選択されたクロックモードの情報を応答します。 クロックモード選択コマンドはデバイス選択コマンド送信後に送信してください。 コマンド H'11 サイズ モード SUM
• サイズ.（1バイト）：モードの文字数、固定値で1
• モード（1バイト）：クロックモード問い合わせで応答されたクロックモード
• SUM（1バイト）：サムチェック レスポンス H'06
• レスポンス「H'06」（1バイト）：クロックモード選択に対する応答、クロックモードが一致したときACK エラー レスポンス H'91 ERROR
• エラーレスポンス「H'91」（1バイト）：クロックモード選択に対するエラー応答 H'11 ：サムチェックエラー H'22 ：クロックモードエラー、クロックモードが一致しない クロックモード問い合せでクロックモード数がH'00、H'01 の場合もそれぞれその値で、クロックモード 選択をしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-35 2012.09.14 (e) 逓倍比問い合わせ 逓倍比問い合わせに対して、ブートプログラムは選択可能な逓倍比または分周比を応答します。 コマンド H'22 レスポンス H'32 サイズ 種別数 逓倍比数 逓倍比 ．．． ．．． S UM

• レスポンス「H'32」（1バイト）：逓倍比問い合わせに対する応答
• サイズ（1バイト）：種別数、逓倍比数、逓倍比の合計サイズ
• 種別数（1バイト）：デバイスで選択可能な逓倍比の種別の数 （メイン動作周波数と周辺モジュール動作周波数の2種類ならH'02）
• 逓倍比数（1バイト）：各動作周波数で選択可能な逓倍比数 メインモジュール、周辺モジュールで選択可能な逓倍比数
• 逓倍比（1バイト） ･ 逓倍比： 逓倍する数値（例 4逓倍：H'04） ･ 分周比： 逓倍比を逓倍比数の数だけ繰り返し、逓倍比数と逓倍比の組み合わせを種別数の 数だけ繰り返す。
• SUM（1バイト）：サムチェック (f) 動作周波数問い合わせ 動作周波数問い合わせに対して、ブートプログラムは動作周波数の数とその最小値、最大値を応答します。 コマンド H '23 レスポンス H'33 サイズ 周波数の数 動作周波数最小値 動作周波数最大値 ．．． SUM
• レスポンス「H'33」（1バイト）：動作周波数問い合わせに対する応答
• サイズ（1バイト）：動作周波数の数、動作周波数最小値、動作周波数最大値の合計サイズ
• 周波数の数 （1バイト）：デバイスで必要な動作周波数の種類数、 たとえば、メイン動作周波数と周辺モジュール動作周波数の場合は2
• 動作周波数最小値（2バイト）：逓倍あるいは分周されたクロックの最小値、 動作周波数最小値、最大値は周波数（MHz）の小数点2位までの値を100倍した値、 （たとえば、64MHzのときは100倍して6400とし、H'1900とする）
• 動作周波数最大値（2バイト）：逓倍あるいは分周されたクロックの最大値、 動作周波数最大値、動作周波数最大値のデータが周波数の数だけ続く
• SUM（1バイト）：サムチェック

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-36 2012.09.14 (g) ユーザブート ROM 情報問い合わせ ユーザブートROM 情報問い合わせに対して、ブートプログラムはユーザブートROM のエリア数とアドレ スを応答します。 コマンド H '24

• コマンド「H'24」（1バイト）：ユーザブートROM情報問い合わせ レスポンス H'34 サイズ エリア数 エリア先頭アドレス エリア最終アドレス ．．． SUM
• レスポンス「H'34」（1バイト）：ユーザブートROM情報問い合わせに対する応答
• サイズ（1バイト）：エリア数、エリア先頭アドレス、エリア最終アドレスの合計サイズ
• エリア数 （1バイト）：連続したユーザブートROMのエリアの数、 ユーザブートROMのマットエリアが連続の場合はH'01
• エリア先頭アドレス（4バイト）：エリアの先頭アドレス
• エリア最終アドレス（4バイト）：エリアの最終アドレス、 エリア先頭アドレス、エリア最終アドレスのデータがエリア数分続く
• SUM（1バイト）：サムチェック (h) ユーザ ROM 情報問い合わせ ユーザ ROM 情報問い合わせに対して、ブートプログラムはユーザROM のエリア数とアドレスを応答しま コマンド H '25
• コマンド「H'25」（1バイト）：ユーザROM情報問い合わせ レスポンス H'35 サイズ エリア数 エリア先頭アドレス エリア最終アドレス ．．． SUM
• レスポンス「H'35」（1バイト）：ユーザROM情報問い合わせに対する応答
• サイズ（1バイト）：エリア数、エリア先頭アドレス、エリア最終アドレスの合計サイズ
• エリア数 （1バイト）：連続したユーザROMのエリアの数、 ユーザROMのマットエリアが連続の場合はH'01
• エリア先頭アドレス（4バイト）：エリアの先頭アドレス
• エリア最終アドレス（4バイト）：エリアの最終アドレス、 エリア先頭アドレス、エリア最終アドレスのデータがエリア数分続く
• SUM（1バイト）：サムチェック

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-37 2012.09.14 (i) データフラッシュ情報問い合わせ データフラッシュ情報問い合わせに対して、ブートプログラムはデータフラッシュのエリア数とアドレスを 応答します。 コマンド H '2B

• コマンド「H'2B」（1バイト）：データフラッシュ情報問い合わせ レスポンス H'3B サイズ エリア数 エリア先頭アドレス エリア最終アドレス ．．． SUM
• レスポンス「H'3B」（1バイト）：データフラッシュ情報問い合わせに対する応答
• サイズ（1バイト）：エリア数、エリア先頭アドレス、エリア最終アドレスの合計サイズ
• エリア数 （1バイト）：連続したデータフラッシュのエリアの数、 データフラッシュのマットエリアが連続の場合はH'01
• エリア先頭アドレス（4バイト）：エリアの先頭アドレス
• エリア最終アドレス（4バイト）：エリアの最終アドレス、 エリア先頭アドレス、エリア最終アドレスのデータがエリア数分続く
• SUM（1バイト）：サムチェック (j) 消去ブロック情報問い合わせ 消去ブロック情報問い合わせに対して、ブートプログラムは消去ブロックのブロック数とそのアドレスを応 答します。 コマンド H'26
• コマンド「H'26 」（1バイト）：消去ブロック情報問い合わせ レスポンス H'36 サイズ ブロック数 ブロック先頭アドレス ブロック最終アドレス ．．． SUM
• レスポンス「H'36」（1バイト）：消去ブロック情報問い合わせに対する応答
• サイズ（2バイト）：ブロック数、ブロック先頭アドレス、ブロック最終アドレスの合計サイズ
• ブロック数 （1バイト）：フラッシュメモリ消去ブロック数
• ブロック先頭アドレス（4バイト）：ブロックの先頭アドレス
• ブロック最終アドレス（4バイト）：ブロックの最終アドレス、 ブロック先頭アドレス、ブロック最終アドレスのデータがブロック数分続く
• SUM（1バイト）：サムチェック

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-38 2012.09.14 (k) 書き込みサイズ問い合わせ 書き込みサイズ問い合わせに対して、ブートプログラムは書き込みデータの書き込み単位を応答します。 コマンド H'27

• コマンド「H'27」（1バイト）：書き込みサイズ問い合わせ レスポンス H'37 サイズ 書き込みサイズ SUM
• レスポンス「H'37」（1バイト）：書き込みサイズ問い合わせに対する応答
• サイズ（1バイト）：書き込み単位のサイズの文字数、固定値で2
• 書き込みサイズ（2バイト）：書き込み単位のサイズ、 このサイズで書き込みデータを受け取る
• SUM（1バイト）：サムチェック (l) 新ビットレート選択 新ビットレート選択に対して、ブートプログラムは指定されたビットレートに選択変更し、確認に対して新 ビットレートで応答します。 新ビットレート選択コマンドはクロックモード選択コマンド送信後に送信してください。 コマンド H'3F サイズ ビットレート 入力周波数 逓倍比数 逓倍比1 逓倍比2 SUM
• サイズ（1バイト）：ビットレート、入力周波数、逓倍比数、逓倍比の合計サイズ 1/100の値とする、（たとえば、19,200bpsのときは192とし、H'00C0とする）
• 入力周波数（2バイト）：ブートプログラムに入力されるクロック周波数、 周波数（MHz）の小数点2位までの値とする（たとえば、64MHzのときは100倍して6400とし、H'1900とす る）。
• 逓倍比数（1バイト）：デバイスで選択可能な逓倍比数、 通常はメイン動作周波数と周辺モジュール動作周波数で2
• 逓倍比1（1バイト）：メイン動作周波数の逓倍比または分周比 逓 倍 比：逓倍する数値（例 4逓倍：H'04） 分 周 比：分周する数値、負の数値（例 2分周：H'FE[－2]）
• 逓倍比2（1バイト）：周辺動作周波数の逓倍比または分周比 逓 倍 比：逓倍する数値（例 4逓倍：H'04） 分 周 比：分周する数値、負の数値（例 2分周：H'FE[－2]）
• SUM（1バイ ト）：サムチェック レスポンス H'06

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-39 2012.09.14

• レスポンス「H'06」（1バイト）：新ビットレート選択に対する応答、選択可能なときACK エラー レスポンス H'BF ERROR
• エラーレスポンス「H'BF」（1バイト）：新ビットレート選択に対するエラー応答 H'11 ：サムチェックエラー H'24 ：ビットレート選択不可エラー、指定されたビットレートが選択できない H'25 ：入力周波数エラー、入力周波数が最小値と最大値の範囲にない H'26 ：逓倍比エラー、逓倍比が一致しない H'27 ：動作周波数エラー、動作周波数が最小値と最大値の範囲にない (5) 受信データのチェック 受信したデータのチェック方法を以下に示します。 1. 入力周波数 受信した入力周波数の値が、すでに選択されたデバイスのクロックモードに対する入力周波数の最小値と 最大値の範囲内にあるかどうかをチェックします。範囲内になければ入力周波数エラーです。 2. 逓倍比 受信した逓倍比または分周比の値が、すでに選択されたデバイスのクロックモードに対する逓倍比または 分周比と一致するかどうかをチェックします。一致しなければ逓倍比エラーです。 3. 動作周波数 受信した入力周波数と逓倍比または分周比とから動作周波数を計算します。入力周波数はLSI に供給され る周波数で、動作周波数は実際にLSI が動作する周波数です。計算式を以下に示します。 動作周波数 = 入力周波数×逓倍比、または、 動作周波数 = 入力周波数÷分周比 この計算した動作周波数が、すでに選択されたデバイスのクロックモードに対する動作周波数の最小値と 最大値の範囲内にあるかどうかをチェックします。範囲内になければ動作周波数エラーです。 4. ビットレート ペリフェラル動作周波数（φ）とビットレート（B）から、シリアルモードレジスタ（SMR）のクロック 未満であるかどうかをチェックします。誤差が4％以上ならばビットレート選択エラーです。誤差の計算 は下記のとおりです。 ]－1｝*100

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-40 2012.09.14 新ビットレート選択が可能な場合は、ACK を応答した後で、 新ビットレートの値にレジスタを選択します。 新ビットレートでホストがACK を送信し、ブートプログラムが新ビットレートで応答します。 確認 H'06 レスポンス H'06

• レスポンス「H'06」（1バイト）：新ビットレートの確認に対する応答 新ビットレート選択のシーケンスを図 23.16 に示します。 H'06(ACK) ߩ1ᦼ㑆WAIT ⸳ቯ⸳ቯ 図 23.16 新ビットレート選択のシーケンス (6) 書き込み消去ステータス遷移 書き込み消去ステータス遷移に対して、ブートプログラムは、消去プログラムを転送し、ユーザROM のデ ータを消去します。消去が完了すると、ACK を応答し、書き込み消去ステータスになります。 ホストは、書き込み選択コマンドと書き込みデータを送る前に、デバイス選択コマンド、クロックモード選 択コマンド、新ビットレート選択コマンドでLSI のデバイス、クロックモード、新ビットレートを選択し、書 き込み消去ステータス遷移コマンドをブートプログラムへ送ってください。 コマンド H '40
• コマンド「H'40」（1バイト）：書き込み消去ステータス遷移 レスポンス H '06
• レスポンス「H'06」（1バイト）：書き込み消去ステータス遷移に対する応答、 消去プログラムを転送した後、ユーザROMが正常にデータを消去できたときACK エラー レスポンス H'C0 H'51
• エラーレスポンス「H'C0」（1バイト）：書き込み消去ステータス遷移に対するエラー応答
• エラーコード「H'51」（1バイト）：消去エラー、エラーが発生し消去できなかった

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-41 2012.09.14 (7) コマンドエラー コマンドが未定義のとき、コマンドの順序が正しくないとき、あるいはコマンドが受け付けることができな いとき、コマンドエラーとなります。たとえば、デバイス選択の前のクロックモード選択コマンド、書き込み 消去ステータス遷移コマンドの後での問い合わせコマンドは、コマンドエラーになります。 エラー レスポンス H'80 H'xx

• エラーレスポンス「H'80」（1バイト）：コマンドエラー (8) コマンドの順序 問い合わせ選択ステータスでのコマンドの順序の例は以下のとおりです。 1. サポートデバイス問い合わせ（H'20）で、サポートデバイスを問い合わせてください。 2. 応答されたデバイス情報からデバイスを選んで、デバイス選択（H'10）をしてください。 3. クロックモード問い合わせ（H'21）で、クロックモードを問い合わせてください。 4. 応答されたクロックモードからクロックモードを選んで、クロックモード選択をしてください。 5. デバイス選択、 クロックモード選択が終わったら、 逓倍比問い合わせ （H'22） 、 動作周波数問い合わせ （H'23） で新ビットレート選択に必要な情報を問い合わせてください。 6. 逓倍比、動作周波数の情報に従って、新ボーレート選択（H'3F）をしてください。 7. デバイス選択、クロックモード選択が終わったら、ユーザブートROM情問い合わせ（H'24）、ユーザROM 情報問い合わせ（H'25）、消去ブロック情報問い合わせ（H'26）、書き込みサイズ問い合わせ（H'27）で、 ユーザブートROM、ユーザROMへの書き込み消去情報を問い合わせてください。 8. 問い合わせと新ビットレート選択が終わったら、書き込み消去ステータス遷移（H'40）を実行してくださ い。書き込み消去ステータスに遷移します。 (9) 書き込み消去ステータス 書き込み消去ステータスでは、ブートプログラムは書き込み選択コマンドで書き込み方法を選択し、128 バ イト書き込みコマンドでデータを書き込み、消去選択コマンドとブロック消去コマンドでブロックを消去しま す。書き込み消去コマンド一覧を表 23.10 に示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-42 2012.09.14 表 23.10 書き込み消去コマンド一覧 コマンド コマンド名 機能 H'42 ユーザブートROM 書き込み選択 ユーザブートROM 書き込みプログラムを選択 H'43 ユーザROM 書き込み選択 ユーザROM 書き込みプログラムの転送 H'50 128 バイト書き込み 128 バイト書き込み H'48 消去選択 消去プログラムの転送 H'58 ブロック消去 ブロックデータの消去 H'52 メモリリード メモリの読み出し H'4A ユーザブートROM のサムチェック ユーザブートROM のサムチェック H'4B ユーザROM のサムチェック ユーザROM のサムチェック H'61 データフラッシュのサムチェック データフラッシュのサムチェック H'4C ユーザブートROM のブランクチェック ユーザブートROM のブランクチェック H'4D ユーザROM のブランクチェック ユーザROM のブランクチェック H'62 データフラッシュのブランクチェック データフラッシュのブランクチェック H'4F ブートプログラムステータス問い合わせ ブートの処理状態の問い合わせ

• 書き込み 書き込みは書き込み選択コマンドと128 バイト書き込みコマンドで行います。 最初に、ホストは書き込み選択コマンドを送信し書き込み方式と書き込みマットを選択します。書き込み選 択コマンドは書き込みエリアと書き込み方式により以下があります。 (1) ユーザブートROM 書き込み選択 (2) ユーザ ROM 書き込み選択（データフラッシュ含む） 次に 128 バイト書き込みコマンドを送信します。選択コマンドに続く128 バイト書き込みコマンドはそれぞ れ選択コマンドで指定された書き込み方式の書き込みデータと解釈します。128 バイトを超えるデータを書き 込むときは128 バイトコマンドを繰り返してください。 書き込みを終了させたいときはアドレスがH'FFFFFFFF の 128 バイト書き込みコマンドをホストから送信してください。書き込みが終了すると書き込み消去選択待ち になります。 続けて他の方式、他のマットの書き込みを行うときは書き込み選択コマンドから開始します。 書き込み選択コマンドと128 バイト書き込みコマンドのシーケンスを図23.17 に示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-43 2012.09.14 ࡓ࡜ࠣࡠࡊߺ ォㅍ ㆬᛯ(H'42ޔH'43ޔH'44) ACK ߺ 128㧕 ACK 128㧔H'FFFFFFFF) ACK ߒ 図 23.17 書き込みシーケンス (a) ユーザブート ROM 書き込み選択 ユーザブートROM 書き込み選択に対して、ブートプログラムは、書き込みプログラムを転送します。書き 込みは転送した書き込みプログラムで、ユーザブートROM に書き込みます。 コマンド H '42

• コマンド「H'42」（1バイト）：ユーザブートROM書き込み選択 レスポンス H '06
• レスポンス「H'06」（1バイト）：ユーザブートROM書き込み選択に対する応答、 書き込みプログラムを転送したときACK (b) ユーザ ROM 書き込み選択 ユーザ ROM 書き込み選択に対して、ブートプログラムは、書き込みプログラムを転送します。書き込みは 転送した書き込みプログラムで、ユーザROM に書き込みます。 コマンド H '43
• コマンド「H'43」（1バイト）：ユーザROM書き込み選択 レスポンス H '06
• レスポンス「H'06」（1バイト）：ユーザROM書き込み選択に対する応答、 書き込みプログラムを転送したときACK

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-44 2012.09.14 (c) 128 バイト書き込み n バイト書き込みに対して、ブートプログラムは書き込み選択で転送した書き込みプログラムで、ユーザブ ート ROM、ユーザROM に書き込みます。 コマンド H'50 アドレス データ ．．． ．．． SUM

• 書き込みアドレス（4バイト）：書き込み先頭アドレス、｢書き込みサイズ問い合わせ｣で応答したサイズ の倍数
• 書き込みデータ（128バイト）：書き込みデータ、書き込みデータのサイズは｢書き込みサイズ問い合わせ｣ で応答したサイズ
• SUM（1バイト）：サムチェック レスポンス H '06
• レスポンス「H'06」（1バイト）：128バイト書き込みに対する応答、書き込みが完了したときACK エラー レスポンス H'D0 ERROR
• エラーレスポンス「H'D0」（1バイト）：128バイト書き込みに対するエラー応答 H'11 ：サムチェックエラー H'2A ：アドレスエラー、アドレスが指定のROMの範囲にない H'53 ：書き込みエラー、書き込みエラーが発生し書き込めない データ書き込みサイズに従った境界のアドレスを指定してください。 たとえば、 データ書き込みサイズが128 バイトのときは、アドレスの下位バイトをH'00 か H'80 にしてください。 ホストは、128 バイト中に書き込みデータがない部分をH'FF に埋めて送信してください。 (d) 書き込み終了 書き込み処理を終了するときは、 アドレスH'FFFFFFFF の128 バイト書き込みコマンドを送信してください。 アドレスH'FFFFFFFF の 128 バイト書き込みコマンドに対して、ブートプログラムはデータが終了したと判断 し、書き込み消去選択コマンド待ちになります。 コマンド H'50 アドレス SUM
• 書き込みアドレス（4バイト）：終了コード（H'FF,H'FF,H'FF,H'FF）
• SUM（1バイト）：サムチェック レスポンス H '06

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-45 2012.09.14

• レスポンス「H'06」（1バイト）：128バイト書き込みに対する応答、書き込み処理が完了したときACK エラー レスポンス H'D0 ERROR
• エラーレスポンス「H'D0」（1バイト）：128バイト書き込みに対するエラー応答 H'11 ：サムチェックエラー H'53 ：書き込みエラー、書き込みエラーが発生し書き込めない (10) 消去 消去は消去選択コマンドとブロック消去コマンドで行います。 最初に消去選択コマンドで消去を選択し、次にブロック消去コマンドで指定されたブロックを消去します。 消去ブロックが複数あるときはブロック消去コマンドを繰り返します。消去処理を終了するときはブロック番 号 H'FF のブロック消去コマンドをホストから送信してください。消去が終了すると書き込み消去選択待ちに なります。 消去選択コマンドと消去データのシーケンスを図 23.18 に示します。 ࡓ࡜ࠣࡠࡊ ォㅍ ᶖ෰Ḱ஻(H'48) ACK ภ㧕 ᶖ෰㧔H'FF) ACK ACK ߒ 図 23.18 消去シーケンス

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-46 2012.09.14 (a) 消去選択 消去選択に対して、 ブートプログラムは、 消去プログラムを転送します。 消去は転送した消去プログラムで、 ユーザ ROM のデータを消去します。 コマンド H '48 レスポンス H '06

• レスポンス「H'06」（1バイト）：消去選択に対する応答、消去プログラムを転送したときACK (b) ブロック消去 消去に対して、ブートプログラムは指定されたブロックを消去します。 コマンド H'58 サイズ ブロック番号 SUM
• サイズ.（1バイト）：消去ブロックNoの文字数、固定値で1
• ブロック番号（1バイト）：データを消去する消去ブロック番号
• SUM（1バイト）：サムチェック レスポンス H'06
• レスポンス「H'06」（1バイト）：消去に対する応答、消去が完了したときACK エラー レスポンス H'D8 ERROR
• エラーレスポンス「H'D8」（1バイト）：消去に対するエラー応答 H'11 ：サムチェックエラー H'29 ：ブロック番号エラー、ブロック番号が正しくない H'51 ：消去エラー、消去中にエラー発生 (11) メモリリード メモリリードに対して、ブートプログラムは指定されたアドレスのデータを応答する。 コマンド H'52 サイズ エリア 読み出しアドレス 読み出しサイズ SUM
• サイズ（1バイト）：エリア、読み出しアドレス、読み出しサイズの合計サイズ（固定値で9）
• エリア（1バイト） H'00 ：ユーザブートROM H'01 ：ユーザROM エリアの指定が正しくないときはアドレスエラー
• 読み出しアドレス（4バイト）：読み出し先頭アドレス
• 読み出しサイズ（4バイト）：読み出すデータのサイズ

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-47 2012.09.14

• SUM（1バイト）：サムチェック レスポンス H'52 読み出しサイズ データ ．．． SUM
• レスポンス「H'52」（1バイト）：メモリリードに対する応答
• 読み出しサイズ（4バイト）：読み出すデータのサイズ
• データ（nバイト）読み出しアドレスからの読み出しサイズ分のデータ
• SUM（1バイト）：サムチェック エラー レスポンス H'D2 ERROR
• エラーレスポンス「H'D2」（1バイト）：メモリリードに対するエラー応答 H'11 ：サムチェックエラー H'2A ：アドレスエラー、読み出しアドレスがROMの範囲にない H'2B ：サイズエラー、読み出しサイズがROMの範囲を超えている (12) ユーザブート ROM のサムチェック ユーザブートROM のサムチェックに対して、ブートプログラムはユーザブートROM のデータを加算して その結果を応答する。 コマンド H'4A
• コマンド「H'4A」（1バイト）：ユーザブートROMのサムチェック レスポンス H'5A サイズ ユーザブートROM のサムチェック SUM
• レスポンス「H'5A」（1バイト）：ユーザブートROMのサムチェックに対する応答
• サイズ（1バイト）：サムチェックデータの文字数（固定値で4）
• サムチェック（4バイト）：ユーザブートROMのサムチェック値、バイト単位で加算
• SUM（1バイト）：送信データのサムチェック (13) ユーザ ROM のサムチェック ユーザ ROM のサムチェックに対して、ブートプログラムはユーザROM のデータを加算してその結果を 応答する。 コマンド H'4B
• コマンド「H'4B」（1バイト）：ユーザROMのサムチェック レスポンス H'5B サイズ ユーザROM のサムチェック SUM
• レスポンス「H'5B」（1バイト）：ユーザROMのサムチェックに対する応答
• サイズ（1バイト）：サムチェックデータの文字数（固定値で4）
• サムチェック（4バイト）：ユーザROMのサムチェック値、バイト単位で加算
• SUM（1バイト）：送信データのサムチェック

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-48 2012.09.14 (14) データフラッシュのサムチェック データフラッシュのサムチェックに対して、ブートプログラムはデータフラッシュのデータを加算してその 結果を応答する。 コマンド H'61

• コマンド「H'61」（1バイト）：データフラッシュのサムチェック レスポンス H'71 サイズ データフラッシュのサムチェック SUM
• レスポンス「H'71」（1バイト）：データフラッシュのサムチェックに対する応答
• サイズ（1バイト）：サムチェックデータの文字数（固定値で4）
• サムチェック（4バイト）：データフラッシュのサムチェック値、バイト単位で加算
• SUM（1バイト）：送信データのサムチェック (15) ユーザブート ROM のブランクチェック ユーザブートROM のブランクチェックに対して、ブートプログラムはユーザブートROM がすべてブラン クであることをチェックしてその結果を応答する。 コマンド H'4C
• コマンド「H'4C」（1バイト）：ユーザブートROMのブランクチェック レスポンス H'06
• レスポンス「H'06」（1バイト）：ユーザブートROMのブランクチェックに対する応答 エリアがすべてブランク（H'FF）のときACK エラー レスポンス H'CC H'52
• エラーレスポンス「H'CC」（1バイト）：ユーザブートROMのブランクチェックに対するエラー応答 (16) ユーザ ROM のブランクチェック ユーザ ROM のブランクチェックに対して、ブートプログラムはユーザROM がすべてブランクであること をチェックしてその結果を応答する。 コマンド H'4D
• コマンド「H'4D」（1バイト）：ユーザROMのブランクチェック レスポンス H'06
• レスポンス「H'06」（1バイト）：ユーザROMのブランクチェックに対する応答 エリアがすべてブランク（H'FF）のときACK エラー レスポンス H'CD H'52
• エラーレスポンス「H'CD」（1バイト）：ユーザROMのブランクチェックに対するエラー応答

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-49 2012.09.14 (17) データフラッシュのブランクチェック データフラッシュのブランクチェックに対して、ブートプログラムはデータフラッシュがすべてブランクで あることをチェックしてその結果を応答する。 コマンド H'62

• コマンド「H'62」（1バイト）：データフラッシュのブランクチェック レスポンス H'06
• レスポンス「H'06」（1バイト）：データフラッシュのブランクチェックに対する応答 エリアがすべてブランク（H'FF）のときACK エラー レスポンス H'E2 H'52
• エラーレスポンス「H'E2」（1バイト）：データフラッシュのブランクチェックに対するエラー応答 (18) ロックビットステータスリード ユーザ ROM のロックビットを読み取りその結果を応答する。 コマンド H'71 サイズ エリア 中位アドレス 上位アドレス SUM
• コマンド「H'71」（1バイト）：ロックビットステータスリード
• サイズ（1バイト）：エリア、中位アドレス、上位アドレスの合計サイズ（固定値で3）
• エリア（1バイト）： H'01：ユーザROM
• 中位アドレス（1バイト）：指定ブロックの最後尾アドレスの中位アドレス（8～15bit）
• 上位アドレス（1バイト）：指定ブロックの最後尾アドレスの上位アドレス（16～23bit）
• SUM（1バイト）：サムチェック レスポンス ステータス エラー レスポンス H'F1 ERROR
• エラーレスポンス「H'F1」（1バイト）：ロックビットステータスリードに対するエラー応答 H'11：サムチェックエラー H'2A：アドレスエラー、指定ブロックアドレス不正 (19) ロックビットプログラム ユーザ ROM をロック状態にする。 コマンド H'77 サイズ エリア 中位アドレス 上位アドレス SUM
• コマンド「H'77」（1バイト）：ロックビットプログラム

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-50 2012.09.14

• サイズ（1バイト）：エリア、中位アドレス、上位アドレスの合計サイズ（固定値で3）
• エリア（1バイト）： H'01：ユーザROM
• 中位アドレス（1バイト）：指定ブロックの最後尾アドレスの中位アドレス（8～15bit）
• 上位アドレス（1バイト）：指定ブロックの最後尾アドレスの上位アドレス（16～23bit）
• SUM（1バイト）：サムチェック レスポンス H'06
• レスポンス「H'06」（1バイト）：ロックビットプログラムに対する応答、ACK エラー レスポンス H'F7 ERROR
• エラーレスポンス「H'F7」（1バイト）：リードロックビットステータスに対するエラー応答 H'11：サムチェックエラー H'2A：アドレスエラー、指定ブロックアドレス不正 H'53：書き込みエラー、ロックビットの書き込みエラー発生 (20) ロックビット有効 ロックビットを有効にする。 コマンド H'7A レスポンス H'06
• レスポンス「H'06」（1バイト）：ロックビット有効に対する応答、ACK (21) ロックビット無効 ロックビットを無効にする。 コマンド H'75 レスポンス H'06
• レスポンス「H'06」（1バイト）：ロックビット無効に対する応答、ACK (22) ブートプログラムステータス問い合わせ ブートプログラムステータス問い合わせに対して、ブートプログラムは現在のステータスとエラー状態を 応答する。この問い合わせは、問い合わせ選択ステータス、書き込み消去ステータス、いずれも有効です。 コマンド H'4F
• コマンド「H'4F」（1バイト）：ブートプログラムステータス問い合わせ レスポンス H'5F サイズ STATUS ERROR SUM
• レスポンス「H'5F」（1バイト）：ブートプログラムステータス問い合わせに対する応答

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-51 2012.09.14

• STATUS（1バイト）：標準ブートプログラムのステータス 表 22.11 ステータスコード コマンド 内容 H'11 デバイス選択待ち H'12 クロックモード選択待ち H'13 ビットレート選択待ち H'1F 書き込み消去ステータス遷移待ち（ビットレート選択完了） H'31 書き込み（消去中） H'3F 書き込み消去選択待ち（消去完了） H'4F 書き込みデータ送信待ち（書き込み完了） H'5F 消去ブロック指定待ち（消去完了）
• ERROR（1バイト）：エラー状態 ERROR ＝0で正常 ERROR が0以外で異常 表 22.12 エラーコード コマンド 内容 H'00 エラーなし H'11 サムチェックエラー H'12 プログラムサイズエラー H'21 デバイスコード不一致エラー H'22 クロックモード不一致エラー H'24 ビットレート選択不可エラー H'25 入力周波数エラー H'26 逓倍比エラー H'27 動作周波数エラー H'29 ブロック番号エラー H'2A アドレスエラー H'2B データ長エアー H'51 消去エラー H'52 未消去エラー H'53 書き込みエラー H'54 選択処理エラー H'80 コマンドエラー H'FF ビットレート合わせ込み確認エラー
• SUM（1バイト）：サムチェック

H8S/2427、H8S/2427R、H8S/2425 グループ 23. フラッシュメモリ R01UH0311JJ0300 Rev.3.00 23-52 2012.09.14 23.15 ライタモード プログラム／データの書き込み／消去が可能なモードとして、オンボードプログラムモード以外にライタモ ードがあります。ライタモードではルネサス512K バイトフラッシュメモリ内蔵マイコンのデバイスタイプを サポートしている汎用PROM ライタを用いて内蔵ROM に自由にプログラムを書き込むことができます。 書き 込み／消去対象マットは、ユーザROM、データフラッシュ、ユーザブートROM です。 自動書き込み／自動消去／ステータス読み出しのモードではステータスポーリング方式を採用しており、ま た、ステータス読み出しモードでは自動書き込み／自動消去を実行した後に、その詳細な内部信号を出力しま す。ライタモードでは、入力クロックとして12MHz を入力してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 24. クロック発振器 R01UH0311JJ0300 Rev.3.00 24-1 2012.09.14 24. クロック発振器 本 LSI はクロック発振器を内蔵しており、システムクロック（φ）、および 内部クロックを生成します。ク ロック発振器は、発振器、システムクロックPLL 回路、分周器から構成されます。クロック発振器のブロッ ク図を図 24.1 に示します。 EXTAL XTAL ࡓ࠹ࠬࠪ ࠢ࠶ࡠࠢ PLL࿁〝 㧔˜1ޔ2㧕 ⊒ᝄེ ಽ๟ེ ࠢ࠶ࡠࠢ ߳࡞࡯ࡘࠫࡕ STC0ޔSTC1 PLLCR ޤ 図 24.1 クロック発振器のブロック図 発振器からのシステムクロック周波数は、システムクロックPLL 回路と分周器により変更できます。シス テムクロック周波数の変更は、PLL コントロールレジスタ（PLLCR）設定によりソフトウェアで行います。

H8S/2427、H8S/2427R、H8S/2425 グループ 24. クロック発振器 R01UH0311JJ0300 Rev.3.00 24-2 2012.09.14 24.1 レジスタの説明 クロック発振器には以下のレジスタがあります。

• システムクロックコントロールレジスタ（SCKCR）
• PLL コントロールレジスタ（PLLCR） 24.1.1 システムクロックコントロールレジスタ（SCKCR） SCKCR はφ出力の制御、PLLCR レジスタ変換時の動作選択を行います。 ビット ビット名 初期値 R/W 説 明

7 PSTOP 0 R/W φ出力禁止

φ出力を制御します。 通常動作状態 0：φ出力 1：High レベル固定 スリープモード 0：φ出力 1：High レベル固定 ソフトウェアスタンバイモード 0：High レベル固定 1：High レベル固定 ハードウェアスタンバイモード 0：ハイインピーダンス 1：ハイインピーダンス 全モジュールクロックストップモード 0：φ出力 1：High レベル固定 6 ― 0 R/W リザーブビット リード/ライト可能ですが、0 をライトしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 24. クロック発振器 R01UH0311JJ0300 Rev.3.00 24-3 2012.09.14 ビット ビット名 初期値 R/W 説 明

5 SDPSTP* 0 R/W SDRAM φ出力禁止

SDRAMφを制御します。 0：SDRAMφ出力 1：PH1/CS5/RAS5 として使用可能 SDRAMφ出力選択時、 各低消費電力モードにおける状態は以下のようになりま 通常動作状態 SDRAMφ出力 スリープモード SDRAMφ出力 ソフトウェアスタンバイ High レベル固定 ハードウェアスタンバイ ハイインピーダンス 全モジュールクロックストップモード SDRAMφ出力 4 ― 0 ― リザーブビット リードすると常に0 が読み出されます。ライトは無効です。

3 STCS 0 R/W 周波数逓倍率切り替えモード選択

PLLCR レジスタ変更時の動作を選択します。 0：変更した逓倍率は、ソフトウェアスタンバイモードへ遷移後に有効 1：変更した逓倍率は、STC1、STC0 ビット書き換え後に有効 ― 0 R/W R/W R/W リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 【注】 * H8S/2427 グループ、H8S/2425 グループではサポートしていません。レジスタの値に関係なくI/O ポートとして設定 されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 24. クロック発振器 R01UH0311JJ0300 Rev.3.00 24-4 2012.09.14

24.1.2 PLL コントロールレジスタ（PLLCR）

PLLCR はシステムクロックPLL 回路の周波数逓倍率を設定します。 本レジスタをライトする場合、注意が必要です。詳細は「24.3 システムクロック PLL 回路、分周器」を参 照してください。 ビット ビット名 初期値 R/W 説 明 7～4 ― 0 ― リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 3 ― 0 R/W リザーブビット リード／ライト可能ですが、0 をライトしてください。 2 ― 0 ― リザーブビット リードすると常に0 が読み出されます。ライトは無効です。 STC1 STC0 R/W R/W システムクロックPLL 回路周波数逓倍率、システムクロック分周器設定 発振器に対するシステムクロックの逓倍率、分周比を設定します。 00：×1 01：×2 10：設定禁止 11：1/2

H8S/2427、H8S/2427R、H8S/2425 グループ 24. クロック発振器 R01UH0311JJ0300 Rev.3.00 24-5 2012.09.14 24.2 発振器 クロックを供給する方法には、水晶発振子を接続する方法と外部クロックを入力する方法があります。 24.2.1 水晶発振子を接続する方法 水晶発振子を接続する場合の接続例を図 24.2 に示します。 ダンピング抵抗Rd は表 24.1 に示すものを使用し てください。水晶発振子を接続してクロックを供給する場合、接続する水晶発振子は8～20MHz としてくださ 水晶発振子の等価回路を図 24.3 に示します。水晶発振子は表 24.2 に示す特性のものを使用してください。 EXTAL XTAL Rd CL2 CL1 CL1㧩CL2=10㨪22pF 図 24.2 水晶発振子の接続例 表 24.1 ダンピング抵抗値 周波数（MHz） 8 12 16 20 Rd（Ω） 200 0 0 0 XTAL CL EXTAL LR s 図 24.3 水晶発振子の等価回路 表 24.2 水晶発振子の特性 周波数（MHz） 8 12 16 20 Rs max（Ω） 80 60 50 40 C0 max（pF） 7

H8S/2427、H8S/2427R、H8S/2425 グループ 24. クロック発振器 R01UH0311JJ0300 Rev.3.00 24-6 2012.09.14 24.2.2 外部クロックを入力する方法 外部クロック入力の接続例を図24.4 に示します。XTAL 端子をオープン状態にする場合、寄生容量は10pF 以下にしてください。XTAL 端子に逆相クロックを入力する場合、スタンバイモード時は外部クロックをHigh レベルにしてください。 外部クロックの入力条件を表 24.3 に示します。入力する外部クロックは8～20MHz としてください。 EXTAL XTAL ᘒ 㧔aޓXTALធ⛯଀ EXTAL XTAL 㧔bޓXTALធ⛯଀ 図 24.4 外部クロックの接続例 表 24.3 外部クロック入力条件 VCC＝3.0～3.6V V CC＝4.5～5.5V 単位 測定条件 項 目 記号 min max min max 外部クロック入力パルス幅Low レベル t EXL 20 － 20 － ns 外部クロック入力パルス幅High レベル t EXH 20 － 20 － ns 外部クロック立ち上がり時間 t EXr － 5 － 5 ns 外部クロック立ち下がり時間 t EXf － 5 － 5 ns 図24.5 クロックパルス幅Low レベル t CL 0.4 0.6 0.4 0.6 tcyc クロックパルス幅High レベル t CH 0.4 0.6 0.4 0.6 tcyc tEXH tEXL tEXr tEXf VCC˜0.5EXTAL 図 24.5 外部クロック入力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 24. クロック発振器 R01UH0311JJ0300 Rev.3.00 24-7 2012.09.14 24.3 システムクロック PLL 回路、分周器 システムクロックPLL 回路と分周器で、 発振器からの周波数を1 倍、2 倍、1/2 にする機能を持っています。 システムクロックと周波数はPLLCR のSTC1、STC0 ビットで設定します。このとき、内部クロックの立ち上 がりエッジの位相はEXTAL 端子の立ち上がりエッジの位相に一致するように制御されます。 システムクロックPLL 回路と分周器で周波数を変更する場合、SCKCR の STCS ビットの設定で動作が異な ります。 STCSビットが0の場合、 変更した周波数設定はソフトウェアスタンバイモードへ遷移後に有効になります。 遷移時間は、スタンバイコントロールレジスタ（SBYCR）の STS3～STS0 ビットで設定します。SBYCR につ いては「25.1.1 スタンバイコントロールレジスタ（ SBYCR）｣を参照してください。 1. 初期状態では、PLL回路の逓倍率は1倍です。 2. STS3～STS0ビットで遷移時間を設定します。 3. STC1、STC0ビットで周波数逓倍率を設定し、ソフトウェアスタンバイモードに遷移します。 4. クロック発振器が停止し、設定したSTC1～STC0の設定が有効となります。 5. ソフトウェアスタンバイモードを解除し、STS3～STS0ビットで設定した、遷移時間が確保されます。 6. 設定した遷移時間経過後、変更した周波数逓倍率で本LSIは動作を再開します。 STCS ビットが1 の場合、変更した周波数設定は設定変更から最大4 サイ クルで有効になります。クロック 切り替えが外部アドレス空間へのアクセス中に発生した場合、その動作は保証できません。そのため、STC1、 STC0 ビットの書き替え命令と周波数が切り替わるまでの4 サイクル分の命令は、 内蔵ROM もしくは内蔵RAM にプログラムを置き、クロックが切り替わるまでの命令は、外部アドレス空間にアクセスしない内容にしてく ださい。

H8S/2427、H8S/2427R、H8S/2425 グループ 24. クロック発振器 R01UH0311JJ0300 Rev.3.00 24-8 2012.09.14 24.4 使用上の注意事項 24.4.1 クロック発振器に関する使用上の注意事項 1. PLLCRの設定によりφの周波数が変わりますので以下の点に注意してください。 分周比は電気的特性のAC タイミングのクロックサイクル時間tcyc の動作保証範囲内に収まるように選択 してください。つまり、φmin＝8MHz、φmax＝33MHz とし、φ＜8MHz、φ＞33MHz とならないように 注意してください。 2. 内部モジュールは、すべてφを基準に動作します。このため、分周比変更の前後でタイマやSCIなどの時 間処理が変わりますので注意してください。また、ソフトウェアスタンバイモード解除用の待機時間も分 周比を変更することで変わります。詳細は「25.2.3 （ 3）ソフトウェアスタンバイモード解除後の発振 安定時間の設定」を参照してください。 3. ライトデータバッファ機能、EXDMACを用いて、外部バスサイクル実行中にPLLCRの設定を行うと、φ の周波数が変わりますので注意してください。 24.4.2 発振子に関する注意事項 発振子に関する諸特性は、ユーザのボード設計に密接に関係しますので本章で案内する発振子の接続例を参 考に、ユーザ側での十分な評価を実施してご使用願います。発振回路の回路定数は発振子、実装回路の浮遊容 量などにより異なるため、発振子メーカーと十分ご相談の上決定してください。発振端子に印加される電圧が 最大定格を超えないようにしてください。 24.4.3 ボード設計上の注意事項 水晶発振子を使用する場合は、発振子および負荷容量はできるだけXTAL、EXTAL 端子の近くに配置して ください。図 24.6 に示すように発振回路の近くには信号線を通過させないでください。誘導により正しい発 振ができなくなることがあります。 CL2 ାภA ାภB CL1 ᧄLSI XTAL EXTAL 図 24.6 発振回路部のボード設計に関する注意事項

H8S/2427、H8S/2427R、H8S/2425 グループ 24. クロック発振器 R01UH0311JJ0300 Rev.3.00 24-9 2012.09.14 PLL 回路の外付け推奨回路を図24.7 に示します。PLLVcc、PLLVss と Vcc、Vss はボードの電源供給元から 分離し、端子の近くにバイパスコンデンサCPB およびCB を必ず挿入してください。 PLLVCC PLLVSS VCC VSS CPB㧦0.1ǴF* CB㧦0.1ǴF* 図 24.7 PLL 回路の外付け推奨回路

H8S/2427、H8S/2427R、H8S/2425 グループ 24. クロック発振器 R01UH0311JJ0300 Rev.3.00 24-10 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-1 2012.09.14 25. 低消費電力状態 本 LSI には、通常のプログラム実行状態のほかに、CPU や発振器の動作を停止し、消費電力を低くする低消 費電力状態があります。CPU、内蔵周辺機能などを個別に制御して、低消費電力化を実現できます。 本 LSI の動作状態には、高速モードのほか、

• クロック分周モード
• スリープモード
• モジュールストップ機能
• 全モジュールクロックストップモード
• ソフトウェアスタンバイモード
• ハードウェアスタンバイモード の低消費電力状態があります。スリープモードはCPU の状態、クロック分周モードは内蔵周辺機能（CPU とバスマスタを含む）の状態、モジュールストップ機能は内蔵周辺機能（CPU 以外のバスマスタも含む）の状 態です。これらは組み合わせて設定することができます。 リセット後は、高速モードになっています。 表 25.1 に各モードでの本LSI 本の内部状態を示します。図 25.1 に可能なモード間遷移を示します。

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-2 2012.09.14 表 25.1 各モードでの本 LSI の内部状態 動作状態 高速 モード クロック 分周 モード スリープ モード モジュール ストップ 機能 全モジュール クロック ストップ モード ソフトウェア スタンバイ モード ハードウェ アスタンバ イ モード クロック発振器 動作 動作 動作 動作 動作 停止 停止 命令実行 停止 停止 停止 CPU レジスタ 動作 動作 保持 動作 停止 保持 不定 NMI 外部 割り込み IRQ0～15*1 動作 動作 動作 動作 動作 動作 停止 周辺機能 WDT 動作 動作 動作 動作 動作 停止 （保持） 停止 （リセット） TMR 動作 動作 動作 停止 （保持） 動作／ 停止（保持）*2 停止 （保持） 停止 （リセット） EXDMAC *3 動作 動作 動作 停止 （保持） 停止 （保持） 停止 （保持） 停止 （リセット） DMAC 動作 動作 動作 停止 （保持） 停止 （保持） 停止 （保持） 停止 （リセット） DTC 動作 動作 動作 停止 （保持） 停止 （保持） 停止 （保持） 停止 （リセット） TPU 動作 動作 動作 停止 （保持） 停止 （保持） 停止 （保持） 停止 （リセット） PPG 動作 動作 動作 停止 （保持） 停止 （保持） 停止 （保持） 停止 （リセット） D/A 動作 動作 動作 停止 （保持） 停止 （保持） 停止 （保持） 停止 （リセット） A/D 動作 動作 動作 停止 （保持） 停止 （保持） 停止 （保持） 停止 （リセット） SCI 動作 動作 動作 停止 （保持） 停止 （保持） 停止 （保持） 停止 （リセット） FSI 動作 動作 動作 停止 （保持） 停止 （保持） 停止 （保持） 停止 （リセット） CRC 動作 動作 動作 停止 （保持） 停止 （保持） 停止 （保持） 停止 （リセット） IIC2 動作 動作 動作 停止*4 （リセット／ 保持） 停止*4 （リセット／ 保持） 停止*4 （リセット／ 保持） 停止 （リセット）

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-3 2012.09.14 動作状態 高速 モード クロック 分周 モード スリープ モード モジュール ストップ 機能 全モジュール クロック ストップ モード ソフトウェア スタンバイ モード ハードウェ アスタンバ イ モード 周辺機能 SSU 動作 動作 動作 停止 （リセット） 停止 （リセット） 停止 （リセット） 停止 （リセット） RAM 動作 動作 動作 停止 （保持） 動作／ 停止（保持）*5 保持 保持 I/O 動作 動作 動作 動作 保持 保持 ハイイン ピーダンス 【注】 停止（保持）は、内部レジスタ値保持、内部状態は動作中断を示します。 停止（リセット）は、内部レジスタ値および内部状態を初期化します。 モジュールストップ機能は、停止設定をしたモジュールのみ停止（リセットまたは保持）します。 *1 H8S/2425 グループではIRQ8～IRQ15 はサポートしていません。 *2 MSTPCR のMSTP0 ビットの設定により、動作／停止を選択することができます。 *3 H8S/2425 グループではサポートしていません。 * 4 BC2 ～BC0 は停止（リセット）、その他のレジスタは停止（保持）となります。 * 5 RMMSTPCR のビットの設定により、動作／停止を選択することができます。

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-4 2012.09.14 ࠼࡯ࡕ ᘒ ࠼࡯ࡕ ࠕࠚ࠙࠼࡯ࡂ ࠕࠚ࠙࠻ࡈ࠰ ታⴕ⁁ᘒ ߪࠢ࠶ࡠࠢ PLL࿁〝಴ജ ࠢ࠶ࡠࠢ STBY┵ሶ㧩Low STBY┵ሶ㧩Highޔ RES┵ሶ㧩Low SSBY㧩0 MSTPCR㧩H'FFFF(H'FFFE) EXMSTPCR㧩H'FFFF SSBY㧩0 SSBY㧩1 STC1ޔ SRC0㧩11 RES┵ሶ㧩High STC1ޔ STC0ҁ11 SLEEP๮઎ SLEEP๮઎ ߺ*1 SLEEP๮઎ ߺ ޕߔ߹ߒ ޤ1. ޔߡ޿߅ߦSTBY㧩Lowޕߔ߹ߒ ޓޓޓ2. ޔߡ޿߅ߦRES㧩Lowߦ ޕߔ߹ߒ NMIޔIRQ0㨪IRQ15*3ޔ8ޕߺ ޔߒߛߚ8ߪߺMSTP0㧩0ޕ NMIޔIRQ0㨪IRQ15* 3ޔߒߛߚޕIRQ0㨪IRQ15*3ߪSSIER߇࠻࠶ࡆ1ޕ H8S/2425ߪߢࡊ࡯࡞ࠣIRQ8㨪IRQ15ޕࠎߖ߹ࠅ߅ߡߒ࠻࡯ࡐࠨߪ 図 25.1 モード遷移図

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-5 2012.09.14 25.1 レジスタの説明 消費電力モードに関連するレジスタには以下のものがあります。PLL コントロールレジスタ（PLLCR）につ いては「25.1.2 PLL コントロールレジスタ（PLLCR）」を参照してください。

• PLL コントロールレジスタ（PLLCR）
• スタンバイコントロールレジスタ（SBYCR）
• モジュールストップコントロールレジスタH（MSTPCRH）
• モジュールストップコントロールレジスタL（MSTPCRL）
• エクステンションモジュールストップコントロールレジスタH（EXMSTPCRH）
• エクステンションモジュールストップコントロールレジスタL（EXMSTPCRL）
• RAM モジュールストップコントロールレジスタH（RMMSTPCRH）
• RAM モジュールストップコントロールレジスタL（RMMSTPCRL） 25.1.1 スタンバイコントロールレジスタ（SBYCR） SBYCR はソフトウェアスタンバイモードの制御を行います。 ビット ビット名 初期値 R/W 説 明

7 SSBY 0 R/W ソフトウェアスタンバイ

SLEEP 命令実行後の遷移先を指定します。 0：SLEEP 命令実行後、スリープモードに遷移 1：SLEEP 命令実行後、ソフトウェアスタンバイモードに遷移 なお、外部割り込みによってソフトウェアスタンバイモードが解除され、通常 動作に遷移したときは1 にセットされたまま値が変わりません。クリアする場 合は0 をライトしてください。

6 OPE 1 R/W 出力ポートイネーブル

ソフトウェアスタンバイモード時にアドレスバス、バス制御信号（CS7～CS0、 ンピーダンスにするかを指定します。 0：ソフトウェアスタンバイモード時に、端子状態をハイインピーダンス 1：ソフトウェアスタンバイモード時に、端子状態を保持する 5 － 0 － リザーブビット リードすると常に0 が読み出されます。初期値を変更しないでください。 4 － 0 － リザーブビット リード／ライト可能ですがライト時は0 をライトしてください。

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-6 2012.09.14 ビット ビット名 初期値 R/W 説 明 STS3 STS2 STS1 STS0 R/W R/W R/W R/W スタンバイタイマセレクト3～0 外部割り込みによってソフトウェアスタンバイモードを解除する場合に、クロ ックが安定するまでMCU が待機する時間を選択します。 水晶発振の場合、表25.2 を参照し、動作周波数に応じて待機時間が発振安定時 間以上となるように選択してください。 外部クロックの場合、PLL 回路の安定時間が必要になります。 表25.2 を参照し、 待機時間を設定してください。 DRAM を使用しソフトウェアスタンバイ状態でセルフリフレッシュを選択する 場合、DRAM のtRAS（セルフリフレッシュ時RAS パルス幅）を満たす必要が あります。 0000：設定禁止 0001：設定禁止 0010：設定禁止 0011：設定禁止 0100：設定禁止 0101：待機時間＝64 ステート 0110：待機時間＝512 ステート 0111：待機時間＝1024 ステート 1000：待機時間＝2048 ステート 1001：待機時間＝4096 ステート 1010：待機時間＝16384 ステート 1011：待機時間＝32768 ステート 1100：待機時間＝65536 ステート 1101：待機時間＝1310 72 ステート 1110：待機時間＝262144 ステート 1111：待機時間＝524288 ステート 【注】 * 5V 版ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-7 2012.09.14 25.1.2 モジュールストップコントロールレジスタ H、L（MSTPCRH、MSTPCRL） MSTPCR はモジュールストップ状態の制御を行います。1 のとき対応するモジュールはモジュールストップ 状態になり、クリアするとモジュールストップ状態は解除されます。

• MSTPCRH ビット ビット名 初期値 R/W 対象モジュール

15 ACSE 0 R/W 全モジュールクロックストップモードイネーブル

MSTPCR で制御されるすべての内蔵周辺機能、またはTMR 以外の内蔵周辺機 能をモジュールストップ状態にし、SLEEP 命令実行後の全モジュールクロック ストップモードへの遷移を許可または禁止します。 0：全モジュールクロックストップモードを禁止 1：全モジュールクロックストップモードを許可

14 MSTP14 0 R/W EXDMA コントローラ（EXDMAC）*

13 MSTP13 0 R/W DMA コントローラ（DMAC）

12 MSTP12 0 R/W データトランスファコントローラ（DTC）

11 MSTP11 1 R/W 16 ビットタイマパルスユニット0（TPU_0）

10 MSTP10 1 R/W プログラマブルパルスジェネレータ（PPG）

9 MSTP9 1 R/W 16 ビットタイマパルスユニット1（TPU_1）

8 MSTP8 1 R/W D/A 変換器（チャネル2、3）

• MSTPCRL ビット ビット名 初期値 R/W 対象モジュール

7 MSTP7 1 R/W A/D 変換器ユニット1

6 MSTP6 1 R/W A/D 変換器ユニット0

5 MSTP5 1 R/W シリアルコミュニケーションインタフェース4（SCI_4）

4 MSTP4 1 R/W シリアルコミュニケーションインタフェース3（SCI_3）

3 MSTP3 1 R/W シリアルコミュニケーションインタフェース2（SCI_2）

2 MSTP2 1 R/W シリアルコミュニケーションインタフェース1（SCI_1）

1 MSTP1 1 R/W シリアルコミュニケーションインタフェース0（SCI_0）

0 MSTP0 1 R/W 8 ビットタイマ（TMR）

【注】 * H8S/2425 グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-8 2012.09.14 25.1.3 エクステンションモジュールストップコントロールレジスタ H、L （EXMSTPCRH、EXMSTPCRL） EXMSTPCR はモジュールストップ状態の制御を行います。1 のとき対応するモジュールはモジュールスト ップ状態になり、クリアするとモジュールストップ状態は解除されます。全モジュールクロックストップモー ドへ遷移する場合、EXMSTPCR＝H'FFFF としてください。

• EXMSTPCRH ビット ビット名 初期値 R/W 対象モジュール

15 MSTP31 1 R/W FSI インタフェース

14 MSTP30 1 R/W －

13 MSTP29 1 R/W －

12 MSTP28 1 R/W －

11 MSTP27 1 R/W －

10 MSTP26 1 R/W －

9 MSTP25 1 R/W －

8 MSTP24 1 R/W －

• EXMSTPCRL ビット ビット名 初期値 R/W 対象モジュール

7 MSTP23 1 R/W シンクロナスシリアルコミュニケーションユニット（SSU）

6 MSTP22 1 R/W I 2C バスインタフェース2_3（IIC2_3）

5 MSTP21 1 R/W I 2C バスインタフェース2_2（IIC2_2）

4 MSTP20 1 R/W I 2C バスインタフェース2_1（IIC2_1）

3 MSTP19 1 R/W I 2C バスインタフェース2_0（IIC2_0）

2 MSTP18 1 R/W －

1 MSTP17 1 R/W －

0 MSTP16 1 R/W CRC 演算器

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-9 2012.09.14

25.1.4 RAM モジュールストップコントロールレジスタH、L（RMMSTPCRH、

RMMSTPCRL） RMMSTPCR は RAM のモジュールストップ状態の制御を行います。MSTP32～MSTP39 ビットを1 にセット すると、対応する内蔵RAM が停止します。内蔵RAM アクセス中に該当するMSTP32～MSTP39 ビットを1 にセットしないでください。また、SYSCR の RAME ビットが1 かつMSTP32～MSTP39 が 1 の状態で該当す る RAM にアクセスしないでください。

• RMMSTPCRH ビット ビット名 初期値 R/W 対象モジュール

15 MSTP47 0 R/W －

14 MSTP46 0 R/W －

13 MSTP45 0 R/W －

12 MSTP44 0 R/W －

11 MSTP43 0 R/W －

10 MSTP42 0 R/W －

9 MSTP41 0 R/W －

8 MSTP40 0 R/W －

• RMMSTPCRL ビット ビット名 初期値 R/W 対象モジュール MSTP39 MSTP38 R/W R/W MSTP39 とMSTP38 は常に同じ値を設定してください。 MSTP37 MSTP36 R/W R/W 内蔵RAM_5、4（H'FF0000～H'FF3FFF） MSTP37 とMSTP36 は常に同じ値を設定してください。 MSTP35 MSTP34 R/W R/W 内蔵RAM_3、2（H'FF4000～H'FF7FFF） MSTP35 とMSTP34 は常に同じ値を設定してください。 MSTP33 MSTP32 R/W R/W 内蔵RAM_1、0（H'FF8000～H'FFBFFF） MSTP33 とMSTP32 は常に同じ値を設定してください。 【注】 * H8S/24278R 、H8S/24278、H8S/24275R、H8S/24275、H8S/24258、H8S/24255 ではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-10 2012.09.14 25.2 動作説明 25.2.1 クロック分周モード PLLCR の STC1、STC0 ビットを 11 に設定すると、クロック分周モードに遷移し、システムクロック周波数 は発振器からの周波数の1/2 になります。 クロック分周モードの解除は、STC1、STC0 ビットを11 以外に設定することによって行われます。 遷移、解除されるタイミングはSCKCR の STCS ビットの設定で異なります。遷移、解除時の動作について は「24.3 システムクロック PLL 回路、分周器」を参照してください。 SBYCR の SSBY ビットを 0 にクリアした状態で SLEEP 命令を実行すると、スリープモードに遷移します。 スリープモードが割り込みによって解除されるとクロック分周モードに復帰します。 また、SSBY ビットを1 にセットした状態でSLEEP 命令を実行すると、ソフトウェアスタンバイモードに遷 移します。ソフトウェアスタンバイモードが外部割り込みによって解除されるとクロック分周モードに復帰し ます。 RES 端子を Low レベルにするとリセット状態に遷移し、クロック分周モードは解除されます。ウォッチド ッグタイマのオーバフローによるリセットについても同様です。 STBY 端子をLow レベルにすると、ハードウェアスタンバイモードに遷移します。 25.2.2 スリープモード (1) スリープモードへの遷移 SBYCR の SSBY ビット=0 の状態でSLEEP 命令を実行すると、CPU はスリープモードになります。スリー プモード時、CPU の動作は停止しますが、CPU の内部レジスタの内容は保持されます。CPU 以外の周辺機能 は停止しません。 (2) スリープモードの解除 スリープモードの解除は、すべての割り込み、RES、またはSTBY 端子によって行われます。

• 割り込みによる解除 割り込みが発生すると、スリープモードは解除され、割り込み例外処理を開始します。割り込みが禁止さ れている場合、また、NMI 以外の割り込みがCPU でマスクされている場合には、スリープモードは解除 されません。
• RES端子による解除 RES 端子を Low レベルにすると、 リセット状態になります。 規定のリセット入力期間後、RES 端子を High レベルにすると、CPU はリセット例外処理を開始します。
• STBY端子による解除 STBY 端子をLow レベルにすると、ハードウェアスタンバイモードに遷移します。

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-11 2012.09.14 25.2.3 ソフトウェアスタンバイモード (1) ソフトウェアスタンバイモードへの遷移 SBYCR の SSBY ビットを1 にセットした状態でSLEEP 命令を実行すると、ソフトウェアスタンバイモード になります。このモードでは、CPU、内蔵周辺機能、および発振器のすべての機能が停止します。ただし、CPU の内部レジスタの内容と内蔵RAM のデータ、IIC2 および SSU を除く内蔵周辺機能と、I/O ポートの状態は保 持されます。 アドレスバス、 バス制御信号は、SBYCR の OPE ビットによりハイインピーダンス状態とするか、 端子状態を保持するかを指定できます。本モードでは、発振器が停止するため、消費電力は著しく低減されま (2) ソフトウェアスタンバイモードの解除 ソフトウェアスタンバイモードの解除は、外部割り込み（NMI、IRQ0～IRQ15*端子）、RES端子、または STBY 端子によって行われます。IRQ0～IRQ15*端子は、SSIER の当該 SSI ビットを 1 にセットすることより、 ソフトウェアスタンバイモードの解除要因として使用することができます。

• 割り込みによる解除 NMI、IRQ0～IRQ15*割り込み要求信号が入力されると、 クロックが発振を開始し、SBYCR の STS3～STS0 ビットによって設定された時間が経過した後、安定したクロックが本LSI 全体に供給されて、ソフトウェ アスタンバイモードは解除され、割り込み例外処理を開始します。 IRQ0～IRQ15*割り込みでソフトウェアスタンバイモードを解除する場合には、対応するイネーブルビッ トを 1 にセットし、かつIRQ0～IRQ15*割り込みより高い優先順位の割り込みが発生しないようにしてく ださい。なお、CPU 側でマスクした場合、またはDTC の起動要因に設定した場合には、ソフトウェアス タンバイモードは解除できません。
• RES端子による解除 RES 端子を Low レベルにすると、クロックの発振が開始されます。クロックの発振開始と同時に、本LSI 全体にクロックが供給されます。このときRES 端子は必ずクロックの発振が安定するまでLow レベルに 保持してください。RES 端子を High レベルにすると、CPU はリセット例外処理を開始します。
• STBY端子による解除 STBY 端子をLow レベルにすると、ハードウェアスタンバイモードに遷移します。 【注】 * H8S/2425 グループではIRQ8～IRQ15 はサポートしておりません。 (3) ソフトウェアスタンバイモード解除後の発振安定時間の設定 SBYCR の STS3～STS0 ビットの設定は、以下のようにしてください。
• 水晶発振の場合 待機時間が発振安定時間以上となるようにSTS3～STS0 ビットを設定してください。 表 25.2 に、動作周波数とSTS3～STS0 ビットの設定に対する待機時間を示します。
• 外部クロックの場合 PLL 回路の安定時間が必要となります。表 25.2 を参照し待機時間を設定してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-12 2012.09.14 表 25.2 発振安定時間の設定 φ*［MHz］ 単位STS3 STS2 STS1 STS0 待機時間 33 25 20 13 10 8 【注】 * φは分周器の出力です。

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-13 2012.09.14 (4) ソフトウェアスタンバイモードの応用例 NMI 端子の立ち下がりエッジでソフトウェアスタンバイモードに遷移し、NMI 端子の立ち上がりエッジで ソフトウェアスタンバイモードの解除を行う例を図 25.2 に示します。 この例では、INTCR の NMIEG ビットが0 にクリアされている（立ち下がりエッジ指定）状態で、NMI 割り 込みを受け付けた後、NMIEG ビットを1 にセット（立ち上がりエッジ指定）、SSBY ビットを1 にセットし た後、SLEEP 命令を実行してソフトウェアスタンバイモードに遷移しています。 その後、NMI 端子の立ち上がりエッジでソフトウェアスタンバイモードが解除されます。 ⊒ᝄེ Ǿ NMI NMIEG SSBY NMI଀ᄖಣℂ NMIEG㧩1 SSBY㧩1 SLEEP๮઎ 㧔ૐᶖ⾌㔚ജ⁁ᘒ㧕 ⊒ᝄ቟ቯ tOSC2 NMI଀ᄖಣℂ 図 25.2 ソフトウェアスタンバイモードの応用例

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-14 2012.09.14 25.2.4 ハードウェアスタンバイモード (1) ハードウェアスタンバイモードへの遷移 STBY 端子をLow レベルにすると、どの状態からでもハードウェアスタンバイモードになります。 ハードウェアスタンバイモードでは、すべての機能がリセット状態になり動作が停止するため、消費電力は 著しく低減します。このとき、規定の電圧が与えられている限り、内蔵RAM のデータは保持されます。I/O ポートはハイインピーダンス状態になります。 内蔵 RAM のデータを保持するためには、STBY 端子を Low レベルにする前に、SYSCR の RAME ビットを 0 にクリアしてください。また、ハードウェアスタンバイモード中には、モード端子（MD2～MD0）の状態を 変化させないでください。 (2) ハードウェアスタンバイモードの解除 ハードウェアスタンバイモードの解除は、STBY 端子と RES 端子によって行われます。RES 端子を Low レ ベルにした状態で、STBY 端子を High レベルにすると、リセット状態になり、クロックは発振を開始します。 このとき、RES 端子は必ずクロックの発振が安定するまで（発振安定時間については、表 25.2 参照）Low レ ベルを保持してください。その後、RES 端子を High レベルにすると、リセット例外処理状態を経てプログラ ム実行状態へ遷移します。 (3) ハードウェアスタンバイモードのタイミング ハードウェアスタンバイモードのタイミング例を図 25.3 に示します。RES 端子をLow レベルにした後、 STBY 端子をLow レベルにするとハードウェアスタンバイモードに遷移します。 ハードウェアスタンバイモー ドの解除は、STBY 端子をHigh レベルにしクロックの発振安定時間経過後、RES 端子を Low レベルからHigh レベルにすることにより行われます。 ⊒ᝄེ RES STBY ⊒ᝄ቟ቯ ଀ᄖಣℂ 図 25.3 ハードウェアスタンバイモードのタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-15 2012.09.14 (4) 電源投入時のハードウェアスタンバイモードのタイミング 電源投入時よりハードウェアスタンバイモードに遷移する場合、必ずSTBY 端子をHigh レベルにした状態 で規定の時間RES 端子をLow レベルにし、 リセット解除以降にSTBY 端子をLow レベルにするようにしてく ださい。 STBY RES Ԙ㔚Ḯ ᦼ㑆 図 25.4 電源投入時のハードウェアスタンバイモードのタイミング 25.2.5 モジュールストップ機能 モジュールストップ機能は内蔵周辺機能のモジュール単位で設定することができます。 MSTPCR、EXMSTPCR、RMMSTPCR の対応するMSTP ビットを1 にセットすると、バスサイクルの終了時 点でモジュールは動作を停止してモジュールストップ状態へ遷移します。このときCPU は独立して動作を継 続します。 対応するMSTP ビットを0 にクリアすることによって、モジュールストップ状態は解除され、バスサイクル の終了時点でモジュールは動作を再開します。モジュールストップ状態では、SSU の内部状態はリセット、そ の他の周辺モジュールは状態が保持されています。 リセット解除後は、EXDMAC*、DMAC、DTC、内蔵RAM を除くすべてのモジュールがモジュールストッ プ状態になっています。 モジュールストップ状態に設定されたモジュールのレジスタは、リード／ライトできません。 RAM のモジュールストップ機能は内蔵RAM に対してのみ有効です。 SYSCR の RAME、EXPE ビットにより内蔵RAM 領域が外部アドレス空間に設定されている場合、モジュー ルストップ設定に関係なく外部空間にアクセスできます。 表 25.3 に内蔵 RAM 領域にアクセスしたときの動作を示します。 【注】 * H8S/2425 グループではEXDMAC はサポートしておりません。

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-16 2012.09.14 表 25.3 内 蔵RAM 領域にアクセスしたときの動作 レジスタの設定値 RAME EXPE MSTPn アクセス先 備 考 1 1 － リード／ライト不可。アクセスしないでください。 X 0 内蔵RAM 0 1 X 外部アドレス空間

0 X － リード／ライト不可。アクセスしないでください。

【記号説明】X：Don't care. 25.2.6 全モジュールクロックストップモード MSTPCRH の ACSE ビットを1 にセットし、かつMSTPCR、EXMSTPCR で制御されるすべての内蔵周辺機 能をモジュールストップ状態にしたとき（MSTPCR＝H'FFFF、EXMSTPCR＝H'FFFF）、または8 ビットタイ マ以外の内蔵周辺機能をモジュールストップ状態にしたとき（MSTPCR＝H'FFFE、EXMSTPCR＝H'FFFF）、 SBYCR の SSBY ビットを0 にクリアした状態でSLEEP 命令を実行すると、バスサイクルの終了時点で8 ビッ トタイマ、ウォッチドッグタイマを除く内蔵周辺機能、バスコントローラ、およびI/O ポートの動作を停止し て全モジュールクロックストップモードへ遷移します。8 ビットタイマはMSTP0 ビットにより動作/停止を選 択できます。 全モジュールクロックストップモード時に、さらに消費電流を低減する必要がある場合は、RMMSTPCR で 制御されるモジュールをストップ（RMMSTPCR＝H'FFFF）してください。 全モジュールクロックストップモードの解除は、外部割り込み（NMI、IRQ0～IRQ15*端子）、RES 端子、 内部割り込み（8 ビットタイマ、ウォッチドッグタイマ）によって行われ、例外処理状態を経て通常のプログ ラム実行状態へ遷移します。割り込みが禁止されている場合とNMI 以外の割り込みがCPU でマスクされてい る場合、またはDTC の起動要因に設定した場合には、全モジュールクロックストップモードは解除されませ STBY 端子をLow レベルにすると、ハードウェアスタンバイモードに遷移します。 【注】 * H8S/2425 グループではIRQ8～IRQ15 はサポートしておりません。

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-17 2012.09.14 25.3 φクロック出力制御 SCKCR の PSTOP ビット、対応するポートのDDR により、φクロックの出力を制御することができます。 PSTOP ビットを1 にセットすると、バスサイクルの終了時点でφクロックは停止し、φ出力はHigh レベルに なります。PSTOP を 0 にクリアした状態では、φクロック出力は許可されます。また、対応するポートのDDR を 0 にクリアすると、φクロック出力は禁止され、入力ポートになります。表 25.4 に各処理状態におけるφ 端子の状態を示します。 表 25.4 各処理状態におけるφ端子の状態 レジスタの設定値 通常動作状態 スリープモード ソフトウェア ハードウェア 全モジュールクロック DDR PSTOP スタンバイモード スタンバイモード ストップモード

0 X ハイ

インピーダンス ハイ インピーダンス ハイ インピーダンス ハイ インピーダンス ハイ インピーダンス 1 0 φ出力 φ出力 High 固定 ハイ インピーダンス φ出力 1 1 High 固定 High 固定 High 固定 ハイ インピーダンス High 固定

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-18 2012.09.14

25.4 SDRAM φクロック出力制御

SCKCR の SDPSTP ビットにより、SDRAMφクロックの出力を制御することができます。SDPSTP ビットを 1 にセットすると、 バスサイクルの終了時点でSDRAMφクロックは停止し、 汎用ポートとして使用できます。 SDPSTP を 0 にクリアした状態では、DDR の値に関係なくSDRAMφクロック出力は許可されます。表 25.5 に各処理状態におけるSDRAMφ端子の状態を示します。 【注】 H8S/2425 グループではSDRAM インタフェースをサポートしていません。 表 25.5 各処理状態における SDRAMφ端子の状態 レジスタの設定値 SDPSTP DDR 通常動作状態 スリープモード ソフトウェア スタンバイモード ハードウェア スタンバイモード 全モジュール クロック ストップモード

0 X SDRAM φ出力 SDRAM φ出力 High 固定 ハイ

インピーダンス SDRAMφ出力 1 0 ハイ インピーダンス ハイ インピーダンス ハイ インピーダンス ハイ インピーダンス ハイ インピーダンス 1 1 PH1/CS5/RAS5 出力 PH1/CS5/RAS5 出力 PH1/CS5/RAS5 出力 ハイ インピーダンス PH1/CS5/RAS5 出力 【注】 SDRAM φは、H8S/2427 グループ、H8S/2425 グループではサポートしていません。これらの製品ではSDPSTP ビッ トの値に関係なく汎用ポートになります。

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-19 2012.09.14 25.5 使用上の注意事項

25.5.1 I/O ポートの状態

ソフトウェアスタンバイモードでは、I/O ポートの状態が保持されます。したがって、High レベルを出力し ている場合、出力電流分の消費電流は低減されません。 25.5.2 発振安定待機中の消費電流 発振安定待機中は消費電流が増加します。

25.5.3 EXDMAC 、DMAC、DTC のモジュールストップ

EXDMAC、DMAC、DTC の動作状態によっては、MSTP12～MSTP14 ビットは1 にセットされない場合があ ります。EXDMAC、DMAC または DTC のモジュールストップ状態の設定は、それぞれ起動されない状態で行 ってください。 詳細は「第9 章 EXDMA コントローラ（EXDMAC）」、「第 8 章 DMA コントローラ（DMAC）」、「第 10 章 データトランスファコントローラ（DTC ）」を参照してください。 【注】 H8S/2425 グループではEXDMAC をサポートしていません。 25.5.4 内蔵周辺モジュールの割り込み モジュールストップ状態では、当該割り込みの動作ができません。したがって、割り込みが要求された状態 でモジュールストップとすると、CPU の割り込み要因、またはEXDMAC、DMAC、DTC の起動要因のクリア ができません。事前に割り込みをディスエーブルにするなどしてからモジュールストップ状態としてください。 【注】 H8S/2425 では EXDMAC をサポートしていません。

25.5.5 MSTPCR 、EXMSTPCR、RMMSTPCR のライト

MSTPCR、EXMSTPCR およびRMMSTPCR は CPU のみでライトしてください。 25.5.6 クロック分周モードにおける注意事項 クロック分周モードにおいて、以下の点に注意してください。 1. STC1、STC0ビットで設定する分周比は、電気的特性のクロックサイクル時間tcycの動作保証範囲内におさ まるように選択してください。すなわち、φmin＝8MHzとし、φ＜8MHzとならないように注意してくだ さい。 2. 内部モジュールは、すべてφを基準に動作します。 このため、分周比変更の前後でタイマやSCI などの時間処理が変わりますので注意してください。またソ フトウェアスタンバイ解除時の待機時間も分周比を変更することで変ります。 3. φ端子のクロック出力も分周比を変更することにより変化します。

H8S/2427、H8S/2427R、H8S/2425 グループ 25. 低消費電力状態 R01UH0311JJ0300 Rev.3.00 25-20 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-1 2012.09.14 26. レジスタ一覧 アドレス一覧では、内蔵レジスタのアドレス、ビット構成および動作モード別の状態に関する情報をまとめ ています。表記方法は下記のとおりです。 1. レジスタアドレス一覧（アドレス順）

• 割り付けアドレスの小さいレジスタから順に記載します。
• モジュール名称による分類をしています。
• アクセスサイズを表示しています。 2. レジスタビット一覧
• 「レジスタアドレス一覧（アドレス順）」の順序で、ビット構成を記載しています。
• リザーブビットは、ビット名称部に「— 」で表記しています。
• 16ビットまたは32ビットのレジスタの場合、MSB側のビットから記載しています。 3. 各動作モードにおけるレジスタの状態
• 「レジスタアドレス一覧（アドレス順）」の順序で、レジスタの状態を記載しています。
• 基本的な動作モードにおけるレジスタの状態を示しており、内蔵モジュール固有のリセットなどがある場 合は、内蔵モジュールの章を参照してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-2 2012.09.14 26.1 レジスタアドレス一覧（アドレス順） アクセスサイズは、ビット数を示します。 アクセスステート数は、指定の基準クロックのステート数を示します。 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 メモリアドレスレジスタ_2H MAR2H 16 H'FA90 DMAC 16 2 メモリアドレスレジスタ_2L MAR2L 16 H'FA92 DMAC 16 2 I/O アドレスレジスタ_2 IOAR2 16 H'FA94 DMAC 16 2 転送カウントレジスタ_2 ETCR2 16 H'FA96 DMAC 16 2 メモリアドレスレジスタ_3H MAR3H 16 H'FA98 DMAC 16 2 メモリアドレスレジスタ_3L MAR3L 16 H'FA9A DMAC 16 2 I/O アドレスレジスタ_3 IOAR3 16 H'FA9C DMAC 16 2 転送カウントレジスタ_3 ETCR3 16 H'FA9E DMAC 16 2 メモリアドレスレジスタ_0H MAR0H 16 H'FAA0 DMAC 16 2 メモリアドレスレジスタ_0L MAR0L 16 H'FAA2 DMAC 16 2 I/O アドレスレジスタ_0 IOAR0 16 H'FAA4 DMAC 16 2 転送カウントレジスタ_0 ETCR0 16 H'FAA6 DMAC 16 2 メモリアドレスレジスタ_1H MAR1H 16 H'FAA8 DMAC 16 2 メモリアドレスレジスタ_1L MAR1L 16 H'FAAA DMAC 16 2 I/O アドレスレジスタ_1 IOAR1 16 H'FAAC DMAC 16 2 転送カウントレジスタ_1 ETCR1 16 H'FAAE DMAC 16 2 DMA コントロールレジスタF_4 DMACRF4 16 H'FAB0 DMAC 16 2 DMA イネーブルコントロールレジスタF_4 DMAECRF4 8 H'FAB2 DMAC 16 2 DMA レジスタコントロールレジスタ_4 DMARCR4 8 H'FAB4 DMAC 16 2 DMA コントロールレジスタF_5 DMACRF5 16 H'FAB8 DMAC 16 2 DMA イネーブルコントロールレジスタF_5 DMAECRF5 8 H'FABA DMAC 16 2 DMA レジスタコントロールレジスタ_5 DMARCR5 8 H'FABC DMAC 16 2 ソースアドレスレジスタ_4 SAR4 32 H'FAC0 DMAC 16 2 デスティネーションアドレスレジスタ_4 DAR4 32 H'FAC4 DMAC 16 2 転送カウントレジスタA_4 ETCRA4 16 H'FAC8 DMAC 16 2 転送カウントレジスタB_4 ETCRB4 16 H'FACA DMAC 16 2 ソースアドレスレジスタ_5 SAR5 32 H'FAD0 DMAC 16 2 デスティネーションアドレスレジスタ_5 DAR5 32 H'FAD4 DMAC 16 2 転送カウントレジスタA_5 ETCRA5 16 H'FAD8 DMAC 16 2 転送カウントレジスタB_5 ETCRB5 16 H'FADA DMAC 16 2 FSI コントロールレジスタ1 FSICR1 8 H'FAE0 FSI 8 2 FSI コントロールレジスタ2 FSICR2 8 H'FAE1 FSI 8 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-3 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 FSI バイトカウントレジスタ FSIBNR 8 H'FAE2 FSI 8 2 FSI インストラクションレジスタ FSIINS 8 H'FAE3 FSI 8 2 FSI ステータスレジスタ FSISTR 8 H'FAE6 FSI 8 2 FSI 送信データレジスタ0 FSITDR0 8 H'FAE8 FSI 8 2 FSI 送信データレジスタ1 FSITDR1 8 H'FAE9 FSI 8 2 FSI 送信データレジスタ2 FSITDR2 8 H'FAEA FSI 8 2 FSI 送信データレジスタ3 FSITDR3 8 H'FAEB FSI 8 2 FSI 送信データレジスタ4 FSITDR4 8 H'FAEC FSI 8 2 FSI 送信データレジスタ5 FSITDR5 8 H'FAED FSI 8 2 FSI 送信データレジスタ6 FSITDR6 8 H'FAEE FSI 8 2 FSI 送信データレジスタ7 FSITDR7 8 H'FAEF FSI 8 2 FSI 受信データレジスト FSIRDR 8 H'FAF0 FSI 8 2 DTC モードレジスタA MRA 8 H'BC00 DTC 16/32 2 DTC ソースアドレスレジスタ SAR 24 ～ DTC 16/32 2 DTC モードレジスタB MRB 8 H'BFFF DTC 16/32 2 DTC デスティネーションアドレスレジスタ DAR 24 DTC 16/32 2 DTC 転送カウントレジスタA CRA 16 DTC 16/32 2 DTC 転送カウントレジスタB CRB 16 DTC 16/32 2 RAM モジュールストップコントロール レジスタH RMMSTPCRH 8 H'FC80 SYSTEM 8 2 RAM モジュールストップコントロール レジスタL RMMSTPCRL 8 H'FC81 SYSTEM 8 2 モジュールコンフィグレーションレジスタ MDLCFGR 8 H'FC8A SYSTEM 8 2 インタラプトプライオリティレジスタL IPRL 16 H'FC90 INT 16 2 インタラプトプライオリティレジスタM IPRM 16 H'FC92 INT 16 2 インタラプトプライオリティレジスタN IPRN 16 H'FC94 INT 16 2 DTC イネーブルレジスタI DTCERI 8 H'FC96 DTC 16 2 DTC イネーブルレジスタJ DTCERJ 8 H'FC97 DTC 16 2 DTC コントロールレジスタ DTCCR 8 H'FC98 DTC 16 2 DTC イネーブルレジスタK DTCERK 8 H'FC9A DTC 16 2 DTC イネーブルレジスタL DTCERL 8 H'FC9B DTC 16 2 DTC イネーブルレジスタM DTCERM 8 H'FC9C DTC 16 2 DTC イネーブルレジスタN DTCERN 8 H'FC9D DTC 16 2 DTC イネーブルレジスタO DTCERO 8 H'FC9E DTC 16 2 DTC イネーブルレジスタP DTCERP 8 H'FC9F DTC 16 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-4 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 A/D データレジスタA_1 ADDRA_1 16 H'FCA0 A/D_1 16 2 A/D データレジスタB_1 ADDRB_1 16 H'FCA2 A/D_1 16 2 A/D データレジスタC_1 ADDRC_1 16 H'FCA4 A/D_1 16 2 A/D データレジスタD_1 ADDRD_1 16 H'FCA6 A/D_1 16 2 A/D データレジスタE_1 ADDRE_1 16 H'FCA8 A/D_1 16 2 A/D データレジスタF_1 ADDRF_1 16 H'FCAA A/D_1 16 2 A/D データレジスタG_1 ADDRG_1 16 H'FCAC A/D_1 16 2 A/D データレジスタH_1 ADDRH_1 16 H'FCAE A/D_1 16 2 A/D コントロール／ステータスレジスタ_1 ADCSR_1 8 H'FCB0 A/D_1 16 2 A/D コントロールレジスタ_1 ADCR_1 8 H'FCB1 A/D_1 16 2 タイマスタートレジスタ TSTRB 8 H'FCC0 TPU 16 2 タイマシンクロレジスタ TSYRB 8 H'FCC1 TPU 16 2 タイマコントロールレジスタ_6 TCR_6 8 H'FCD0 TPU_6 16 2 タイマモードレジスタ_6 TMDR_6 8 H'FCD1 TPU_6 16 2 タイマI/O コントロールレジスタH_6 TIORH_6 8 H'FCD2 TPU_6 16 2 タイマI/O コントロールレジスタL_6 TIORL_6 8 H'FCD3 TPU_6 16 2 タイマインタラプトイネーブルレジスタ_6 TIER_6 8 H'FCD4 TPU_6 16 2 タイマステータスレジスタ_6 TSR_6 8 H'FCD5 TPU_6 16 2 タイマカウンタ_6 TCNT_6 16 H'FCD6 TPU_6 16 2 タイマジェネラルレジスタA_6 TGRA_6 16 H'FCD8 TPU_6 16 2 タイマジェネラルレジスタB_6 TGRB_6 16 H'FCDA TPU_6 16 2 タイマジェネラルレジスタC_6 TGRC_6 16 H'FCDC TPU_6 16 2 タイマジェネラルレジスタD_6 TGRD_6 16 H'FCDE TPU_6 16 2 タイマコントロールレジスタ_7 TCR_7 8 H'FCE0 TPU_7 16 2 タイマモードレジスタ_7 TMDR_7 8 H'FCE1 TPU_7 16 2 タイマI/O コントロールレジスタ_7 TIOR_7 8 H'FCE2 TPU_7 16 2 タイマインタラプトイネーブルレジスタ_7 TIER_7 8 H'FCE4 TPU_7 16 2 タイマステータスレジスタ_7 TSR_7 8 H'FCE5 TPU_7 16 2 タイマカウンタ_7 TCNT_7 16 H'FCE6 TPU_7 16 2 タイマジェネラルレジスタA_7 TGRA_7 16 H'FCE8 TPU_7 16 2 タイマジェネラルレジスタB_7 TGRB_7 16 H'FCEA TPU_7 16 2 タイマコントロールレジスタ_8 TCR_8 8 H'FCF0 TPU_8 16 2 タイマモードレジスタ_8 TMDR_8 8 H'FCF1 TPU_8 16 2 タイマI/O コントロールレジスタ_8 TIOR_8 8 H'FCF2 TPU_8 16 2 タイマインタラプトイネーブルレジスタ_8 TIER_8 8 H'FCF4 TPU_8 16 2 タイマステータスレジスタ_8 TSR_8 8 H'FCF5 TPU_8 16 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-5 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 タイマカウンタ_8 TCNT_8 16 H'FCF6 TPU_8 16 2 タイマジェネラルレジスタA_8 TGRA_8 16 H'FCF8 TPU_8 16 2 タイマジェネラルレジスタB_8 TGRB_8 16 H'FCFA TPU_8 16 2 タイマコントロールレジスタ_9 TCR_9 8 H'FD00 TPU_9 16 2 タイマモードレジスタ_9 TMDR_9 8 H'FD01 TPU_9 16 2 タイマI/O コントロールレジスタH_9 TIORH_9 8 H'FD02 TPU_9 16 2 タイマI/O コントロールレジスタL_9 TIORL_9 8 H'FD03 TPU_9 16 2 タイマインタラプトイネーブルレジスタ_9 TIER_9 8 H'FD04 TPU_9 16 2 タイマステータスレジスタ_9 TSR_9 8 H'FD05 TPU_9 16 2 タイマカウンタ_9 TCNT_9 16 H'FD06 TPU_9 16 2 タイマジェネラルレジスタA_9 TGRA_9 16 H'FD08 TPU_9 16 2 タイマジェネラルレジスタB_9 TGRB_9 16 H'FD0A TPU_9 16 2 タイマジェネラルレジスタC_9 TGRC_9 16 H'FD0C TPU_9 16 2 タイマジェネラルレジスタD_9 TGRD_9 16 H'FD0E TPU_9 16 2 タイマコントロールレジスタ_10 TCR_10 8 H'FD10 TPU_10 16 2 タイマモードレジスタ_10 TMDR_10 8 H'FD11 TPU_10 16 2 タイマI/O コントロールレジスタ_10 TIOR_10 8 H'FD12 TPU_10 16 2 タイマインタラプトイネーブルレジスタ_10 TIER_10 8 H'FD14 TPU_10 16 2 タイマステータスレジスタ_10 TSR_10 8 H'FD15 TPU_10 16 2 タイマカウンタ_10 TCNT_10 16 H'FD16 TPU_10 16 2 タイマジェネラルレジスタA_10 TGRA_10 16 H'FD18 TPU_10 16 2 タイマジェネラルレジスタB_10 TGRB_10 16 H'FD1A TPU_10 16 2 タイマコントロールレジスタ_11 TCR_11 8 H'FD20 TPU_11 16 2 タイマモードレジスタ_11 TMDR_11 8 H'FD21 TPU_11 16 2 タイマI/O コントロールレジスタ_11 TIOR_11 8 H'FD22 TPU_11 16 2 タイマインタラプトイネーブルレジスタ_11 TIER_11 8 H'FD24 TPU_11 16 2 タイマステータスレジスタ_11 TSR_11 8 H'FD25 TPU_11 16 2 タイマカウンタ_11 TCNT_11 16 H'FD26 TPU_11 16 2 タイマジェネラルレジスタA_11 TGRA_11 16 H'FD28 TPU_11 16 2 タイマジェネラルレジスタB_11 TGRB_11 16 H'FD2A TPU_11 16 2 ポート1 オープンドレインコントロール レジスタ P1ODR 8 H'FD40 PORT 8 2 ポート2 オープンドレインコントロール レジスタ P2ODR 8 H'FD41 PORT 8 2 ポート5 オープンドレインコントロール レジスタ P5ODR 8 H'FD42 PORT 8 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-6 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 ポート6 オープンドレインコントロール レジスタ P6ODR 8 H'FD43 PORT 8 2 ポート8 オープンドレインコントロール レジスタ P8ODR 8 H'FD44 PORT 8 2 ポートB オープンドレインコントロール レジスタ PBODR 8 H'FD45 PORT 8 2 ポート C オープンドレインコントロール レジスタ PCODR 8 H'FD46 PORT 8 2 ポート D オープンドレインコントロール レジスタ PDODR 8 H'FD47 PORT 8 2 ポートE オープンドレインコントロール レジスタ PEODR 8 H'FD48 PORT 8 2 ポート F オープンドレインコントロール レジスタ PFODR 8 H'FD49 PORT 8 2 ポートG オープンドレインコントロール レジスタ PGODR 8 H'FD4A PORT 8 2 ポート H オープンドレインコントロール レジスタ PHODR 8 H'FD4B PORT 8 2 ポートJ オープンドレインコントロール レジスタ PJODR 8 H'FD4C PORT 8 2 I2C バスコントロールレジスタA_0 ICCRA_0 8 H'FD58 IIC2_0 8 2 I2C バスコントロールレジスタB_0 ICCRB_0 8 H'FD59 IIC2_0 8 2 I2C バスモードレジスタ_0 ICMR_0 8 H'FD5A IIC2_0 8 2 I2C バスインタラプトイネーブルレジスタ_0 ICIER_0 8 H'FD5B IIC2_0 8 2 I2C バスステータスレジスタ_0 ICSR_0 8 H'FD5C IIC2_0 8 2 スレーブアドレスレジスタ_0 SAR_0 8 H'FD5D IIC2_0 8 2 I2C 送信データレジスタ_0 ICDRT_0 8 H'FD5E IIC2_0 8 2 I2C 受信データレジスタ_0 ICDRR_0 8 H'FD5F IIC2_0 8 2 I2C バスコントロールレジスタA_1 ICCRA_1 8 H'FD60 IIC2_1 8 2 I2C バスコントロールレジスタB_1 ICCRB_1 8 H'FD61 IIC2_1 8 2 I2C バスモードレジスタ_1 ICMR_1 8 H'FD62 IIC2_1 8 2 I2C バスインタラプトイネーブルレジスタ_1 ICIER_1 8 H'FD63 IIC2_1 8 2 I2C バスステータスレジスタ_1 ICSR_1 8 H'FD64 IIC2_1 8 2 スレーブアドレスレジスタ_1 SAR_1 8 H'FD65 IIC2_1 8 2 I2C 送信データレジスタ_1 ICDRT_1 8 H'FD66 IIC2_1 8 2 I2C 受信データレジスタ_1 ICDRR_1 8 H'FD67 IIC2_1 8 2 I2C バスコントロールレジスタA_2 ICCRA_2 8 H'FD68 IIC2_2 8 2 I2C バスコントロールレジスタB_2 ICCRB_2 8 H'FD69 IIC2_2 8 2 I2C バスモードレジスタ_2 ICMR_2 8 H'FD6A IIC2_2 8 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-7 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 I2C バスインタラプトイネーブルレジスタ_2 ICIER_2 8 H'FD6B IIC2_2 8 2 I2C バスステータスレジスタ_2 ICSR_2 8 H'FD6C IIC2_2 8 2 スレーブアドレスレジスタ_2 SAR_2 8 H'FD6D IIC2_2 8 2 I2C 送信データレジスタ_2 ICDRT_2 8 H'FD6E IIC2_2 8 2 I2C 受信データレジスタ_2 ICDRR_2 8 H'FD6F IIC2_2 8 2 I2C バスコントロールレジスタA_3 ICCRA_3 8 H'FD70 IIC2_3 8 2 I2C バスコントロールレジスタB_3 ICCRB_3 8 H'FD71 IIC2_3 8 2 I2C バスモードレジスタ_3 ICMR_3 8 H'FD72 IIC2_3 8 2 I2C バスインタラプトイネーブルレジスタ_3 ICIER_3 8 H'FD73 IIC2_3 8 2 I2C バスステータスレジスタ_3 ICSR_3 8 H'FD74 IIC2_3 8 2 スレーブアドレスレジスタ_3 SAR_3 8 H'FD75 IIC2_3 8 2 I2C 送信データレジスタ_3 ICDRT_3 8 H'FD76 IIC2_3 8 2 I2C 受信データレジスタ_3 ICDRR_3 8 H'FD77 IIC2_3 8 2 EXDMA モードコントロールレジスタ_0 EDMDR0 16 H'FDA0 EXDMAC*3 16 2 EXDMA アドレスコントロールレジスタ_0 EDACR0 16 H'FDA2 EXDMAC*3 16 2 EXDMA モードコントロールレジスタ_1 EDMDR1 16 H'FDA8 EXDMAC*3 16 2 EXDMA アドレスコントロールレジスタ_1 EDACR1 16 H'FDAA EXDMAC*3 16 2 SS コントロールレジスタH SSCRH 8 H'FDB0 SSU 16 2 SS コントロールレジスタL SSCRL 8 H'FDB1 SSU 16 2 SS モードレジスタ SSMR 8 H'FDB2 SSU 16 2 SS イネーブルレジスタ SSER 8 H'FDB3 SSU 16 2 SS ステータスレジスタ SSSR 8 H'FDB4 SSU 16 2 SS コントロールレジスタ2 SSCR2 8 H'FDB5 SSU 16 2 SS トランスミットデータレジスタ0 SSTDR0 8 H'FDB6 SSU 16 2 SS トランスミットデータレジスタ1 SSTDR1 8 H'FDB7 SSU 16 2 SS トランスミットデータレジスタ2 SSTDR2 8 H'FDB8 SSU 16 2 SS トランスミットデータレジスタ3 SSTDR3 8 H'FDB9 SSU 16 2 SS レシーブデータレジスタ0 SSRDR0 8 H'FDBA SSU 16 2 SS レシーブデータレジスタ１ SSRDR1 8 H'FDBB SSU 16 2 SS レシーブデータレジスタ2 SSRDR2 8 H'FDBC SSU 16 2 SS レシーブデータレジスタ3 SSRDR3 8 H'FDBD SSU 16 2 EXDMA ソースアドレスレジスタ_0 EDSAR0 32 H'FDC0 EXDMAC *3 16 2 EXDMA デスティネーションアドレス レジスタ_0 EDDAR0 32 H'FDC4 EXDMAC *3 16 2 EXDMA 転送カウントレジスタ_0 EDTCR0 32 H'FDC8 EXDMAC *3 16 2 EXDMA ソースアドレスレジスタ_1 EDSAR1 32 H'FDCC EXDMAC *3 16 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-8 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 EXDMA デスティネーションアドレス レジスタ_1 EDDAR1 32 H'FDD0 EXDMAC *3 16 2 EXDMA 転送カウントレジスタ_1 EDTCR1 32 H'FDD4 EXDMAC *3 16 2 EXDMA ソースアドレスレジスタ_2 EDSAR2 32 H'FDD8 EXDMAC *3 16 2 EXDMA デスティネーションアドレス レジスタ_2 EDDAR2 32 H'FDDC EXDMAC *3 16 2 EXDMA 転送カウントレジスタ_2 EDTCR2 32 H'FDE0 EXDMAC *3 16 2 EXDMA ソースアドレスレジスタ_3 EDSAR3 32 H'FDE4 EXDMAC *3 16 2 EXDMA デスティネーションアドレス レジスタ_3 EDDAR3 32 H'FDE8 EXDMAC *3 16 2 EXDMA 転送カウントレジスタ_3 EDTCR3 32 H'FDEC EXDMAC *3 16 2 EXDMA モードコントロールレジスタ_2 EDMDR2 16 H'FDF0 EXDMAC *3 16 2 EXDMA アドレスコントロールレジスタ_2 EDACR2 16 H'FDF2 EXDMAC *3 16 2 EXDMA モードコントロールレジスタ_3 EDMDR3 16 H'FDF8 EXDMAC *3 16 2 EXDMA アドレスコントロールレジスタ_3 EDACR3 16 H'FDFA EXDMAC *3 16 2 インタラプトプライオリティレジスタA IPRA 16 H'FE00 INT 16 2 インタラプトプライオリティレジスタB IPRB 16 H'FE02 INT 16 2 インタラプトプライオリティレジスタC IPRC 16 H'FE04 INT 16 2 インタラプトプライオリティレジスタD IPRD 16 H'FE06 INT 16 2 インタラプトプライオリティレジスタE IPRE 16 H'FE08 INT 16 2 インタラプトプライオリティレジスタF IPRF 16 H'FE0A INT 16 2 インタラプトプライオリティレジスタG IPRG 16 H'FE0C INT 16 2 インタラプトプライオリティレジスタH IPRH 16 H'FE0E INT 16 2 インタラプトプライオリティレジスタI IPRI 16 H'FE10 INT 16 2 インタラプトプライオリティレジスタJ IPRJ 16 H'FE12 INT 16 2 インタラプトプライオリティレジスタK IPRK 16 H'FE14 INT 16 2 IRQ 端子セレクトレジスタ ITSR 16 H'FE16 INT 16 2 ソフトウェアスタンバイ解除IRQ イネーブル レジスタ SSIER 16 H'FE18 INT 16 2 IRQ センスコントロールレジスタH ISCRH 16 H'FE1A INT 16 2 IRQ センスコントロールレジスタL ISCRL 16 H'FE1C INT 16 2 IrDA コントロールレジスタ IrCR 8 H'FE1E IRDA 8 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-9 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 ポート1 データディレクションレジスタ P1DDR 8 H'FE20 PORT 8 2 ポート2 データディレクションレジスタ P2DDR 8 H'FE21 PORT 8 2 ポート3 データディレクションレジスタ P3DDR 8 H'FE22 PORT 8 2 ポート5 データディレクションレジスタ P5DDR 8 H'FE24 PORT 8 2 ポート6 データディレクションレジスタ P6DDR 8 H'FE25 PORT 8 2 ポート8 データディレクションレジスタ P8DDR 8 H'FE27 PORT 8 2 ポートA データディレクションレジスタ PADDR 8 H'FE29 PORT 8 2 ポートB データディレクションレジスタ PBDDR 8 H'FE2A PORT 8 2 ポート C データディレクションレジスタ PCDDR 8 H'FE2B PORT 8 2 ポート D データディレクションレジスタ PDDDR 8 H'FE2C PORT 8 2 ポートE データディレクションレジスタ PEDDR 8 H'FE2D PORT 8 2 ポート F データディレクションレジスタ PFDDR 8 H'FE2E PORT 8 2 ポートG データディレクションレジスタ PGDDR 8 H'FE2F PORT 8 2 ポートファンクションコントロールレジスタ0 PFCR0 8 H'FE32 PORT 8 2 ポートファンクションコントロールレジスタ1 PFCR1 8 H'FE33 PORT 8 2 ポートファンクションコントロールレジスタ2 PFCR2 8 H'FE34 PORT 8 2 ポートA プルアップMOS コントロールレジスタ PAPCR 8 H'FE36 PORT 8 2 ポートB プルアップMOS コントロールレジスタ PBPCR 8 H'FE37 PORT 8 2 ポートC プルアップMOS コントロールレジスタ PCPCR 8 H'FE38 PORT 8 2 ポートD プルアップMOS コントロールレジスタ PDPCR 8 H'FE39 PORT 8 2 ポートE プルアップMOS コントロールレジスタ PEPCR 8 H'FE3A PORT 8 2 ポート3 オープンドレインコントロール レジスタ P3ODR 8 H'FE3C PORT 8 2 ポートA オープンドレインコントロール レジスタ PAODR 8 H'FE3D PORT 8 2 シリアルモードレジスタ_3 SMR_3 8 H'FE40 SCI_3 8 2 ビットレートレジスタ_3 BRR_3 8 H'FE41 SCI_3 8 2 シリアルコントロールレジスタ_3 SCR_3 8 H'FE42 SCI_3 8 2 トランスミットデータレジスタ_3 TDR_3 8 H'FE43 SCI_3 8 2 シリアルステータスレジスタ_3 SSR_3 8 H'FE44 SCI_3 8 2 レシーブデータレジスタ_3 RDR_3 8 H'FE45 SCI_3 8 2 スマートカードモードレジスタ_3 SCMR_3 8 H'FE46 SCI_3 8 2 シリアル拡張モードレジスタ_3 SEMR_3 8 H'FE47 SCI_3 8 2 シリアルモードレジスタ_4 SMR_4 8 H'FE48 SCI_4 8 2 ビットレートレジスタ_4 BRR_4 8 H'FE49 SCI_4 8 2 シリアルコントロールレジスタ_4 SCR_4 8 H'FE4A SCI_4 8 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-10 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 トランスミットデータレジスタ_4 TDR_4 8 H'FE4B SCI_4 8 2 シリアルステータスレジスタ_4 SSR_4 8 H'FE4C SCI_4 8 2 レシーブデータレジスタ_4 RDR_4 8 H'FE4D SCI_4 8 2 スマートカードモードレジスタ_4 SCMR_4 8 H'FE4E SCI_4 8 2 シリアル拡張モードレジスタ_4 SEMR_4 8 H'FE4F SCI_4 8 2 タイマコントロールレジスタ_3 TCR_3 8 H'FE80 TPU_3 16 2 タイマモードレジスタ_3 TMDR_3 8 H'FE81 TPU_3 16 2 タイマI/O コントロールレジスタH_3 TIORH_3 8 H'FE82 TPU_3 16 2 タイマI/O コントロールレジスタL_3 TIORL_3 8 H'FE83 TPU_3 16 2 タイマインタラプトイネーブルレジスタ_3 TIER_3 8 H'FE84 TPU_3 16 2 タイマステータスレジスタ_3 TSR_3 8 H'FE85 TPU_3 16 2 タイマカウンタ_3 TCNT_3 16 H'FE86 TPU_3 16 2 タイマジェネラルレジスタA_3 TGRA_3 16 H'FE88 TPU_3 16 2 タイマジェネラルレジスタB_3 TGRB_3 16 H'FE8A TPU_3 16 2 タイマジェネラルレジスタC_3 TGRC_3 16 H'FE8C TPU_3 16 2 タイマジェネラルレジスタD_3 TGRD_3 16 H'FE8E TPU_3 16 2 タイマコントロールレジスタ_4 TCR_4 8 H'FE90 TPU_4 16 2 タイマモードレジスタ_4 TMDR_4 8 H'FE91 TPU_4 16 2 タイマI/O コントロールレジスタ_4 TIOR_4 8 H'FE92 TPU_4 16 2 タイマインタラプトイネーブルレジスタ_4 TIER_4 8 H'FE94 TPU_4 16 2 タイマステータスレジスタ_4 TSR_4 8 H'FE95 TPU_4 16 2 タイマカウンタ_4 TCNT_4 16 H'FE96 TPU_4 16 2 タイマジェネラルレジスタA_4 TGRA_4 16 H'FE98 TPU_4 16 2 タイマジェネラルレジスタB_4 TGRB_4 16 H'FE9A TPU_4 16 2 タイマコントロールレジスタ_5 TCR_5 8 H'FEA0 TPU_5 16 2 タイマモードレジスタ_5 TMDR_5 8 H'FEA1 TPU_5 16 2 タイマI/O コントロールレジスタ_5 TIOR_5 8 H'FEA2 TPU_5 16 2 タイマインタラプトイネーブルレジスタ_5 TIER_5 8 H'FEA4 TPU_5 16 2 タイマステータスレジスタ_5 TSR_5 8 H'FEA5 TPU_5 16 2 タイマカウンタ_5 TCNT_5 16 H'FEA6 TPU_5 16 2 タイマジェネラルレジスタA_5 TGRA_5 16 H'FEA8 TPU_5 16 2 タイマジェネラルレジスタB_5 TGRB_5 16 H'FEAA TPU_5 16 2 フラッシュメモリコントロールレジスタ1 FLMCR1 8 H'FEB0 FLASH 8 2 フラッシュメモリデータブロックプロテクト レジスタ FLMDBPR 8 H'FEB2 FLASH 8 2 フラッシュメモリステータスレジスタ FLMSTR 8 H'FEB3 FLASH 8 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-11 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 フラッシュメモリマットセレクトレジスタ FLMMATS 8 H'FEBD FLASH 8 2 バス幅コントロールレジスタ ABWCR 8 H'FEC0 BUSC 16 2 アクセスステートコントロールレジスタ ASTCR 8 H'FEC1 BUSC 16 2 ウェイトコントロールレジスタA WTCRA 8 H'FEC2 BUSC 16 2 ウェイトコントロールレジスタAH WTCRAH 8 H'FEC2 BUSC 16 2 ウェイトコントロールレジスタAL WTCRAL 8 H'FEC3 BUSC 16 2 ウェイトコントロールレジスタB WTCRB 8 H'FEC4 BUSC 16 2 ウェイトコントロールレジスタBH WTCRBH 8 H'FEC4 BUSC 16 2 ウェイトコントロールレジスタBL WTCRBL 8 H'FEC5 BUSC 16 2 リードストローブタイミングコントロール レジスタ RDNCR 8 H'FEC6 BUSC 16 2 CS アサート期間コントロールレジスタ CSACR 8 H'FEC8 BUSC 16 2 CS アサート期間コントロールレジスタH CSACRH 8 H'FEC8 BUSC 16 2 CS アサート期間コントロールレジスタL CSACRL 8 H'FEC9 BUSC 16 2 バーストROM インタフェース コントロールレジスタ BROMCR 8 H'FECA BUSC 16 2 バーストROM インタフェース コントロールレジスタH BROMCRH 8 H'FECA BUSC 16 2 バーストROM インタフェース コントロールレジスタL BROMCRL 8 H'FECB BUSC 16 2 バスコントロールレジスタ BCR 16 H'FECC BUSC 16 2 アドレス／データマルチプレクス I/O コントロールレジスタ MPXCR 8 H'FECF BUSC 16 2 DRAM コントロールレジスタ DRAMCR 16 H'FED0 BUSC 16 2 DRAM アクセスコントロールレジスタ DRACCR 16 H'FED2 BUSC 16 2 リフレッシュコントロールレジスタ REFCR 16 H'FED4 BUSC 16 2 リフレッシュタイマカウンタ RTCNT 8 H'FED6 BUSC 16 2 リフレッシュタイムコンスタントレジスタ RTCOR 8 H'FED7 BUSC 16 2 DTC ベクタベースレジスタ DTCVBR 32 H'FED8 DTC 16 2 DMA コントロールレジスタS0 DMACRS0 8 H'FEE0 DMAC 16 2 DMA イネーブルコントロールレジスタS0 DMAECRS0 8 H'FEE2 DMAC 16 2 DMA レジスタコントロールレジスタ0 DMARCR0 32 H'FEE4 DMAC 16 2 DMA コントロールレジスタS1 DMACRS1 8 H'FEE8 DMAC 16 2 DMA イネーブルコントロールレジスタS1 DMAECRS1 8 H'FEEA DMAC 16 2 DMA レジスタコントロールレジスタ1 DMARCR1 32 H'FEEC DMAC 16 2 DMA コントロールレジスタS2 DMACRS2 8 H'FEF0 DMAC 16 2 DMA イネーブルコントロールレジスタS2 DMAECRS2 8 H'FEF2 DMAC 16 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-12 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 DMA レジスタコントロールレジスタ2 DMARCR2 32 H'FEF4 DMAC 16 2 DMA コントロールレジスタS3 DMACRS3 8 H'FEF8 DMAC 16 2 DMA イネーブルコントロールレジスタS3 DMAECRS3 8 H'FEFA DMAC 16 2 DMA レジスタコントロールレジスタ3 DMARCR3 32 H'FEFC DMAC 16 2 DMA バンドコントロールレジスタ DMABCR 16 H'FF20 DMAC 16 2 DMA ターミナルコントロールレジスタ DMATCR 8 H'FF22 DMAC 16 2 DMA レジスタセレクトレジスタ DRSEL 8 H'FF24 DMAC 16 2 DTC イネーブルレジスタA DTCERA 8 H'FF28 DTC 16 2 DTC イネーブルレジスタB DTCERB 8 H'FF29 DTC 16 2 DTC イネーブルレジスタC DTCERC 8 H'FF2A DTC 16 2 DTC イネーブルレジスタD DTCERD 8 H'FF2B DTC 16 2 DTC イネーブルレジスタE DTCERE 8 H'FF2C DTC 16 2 DTC イネーブルレジスタF DTCERF 8 H'FF2D DTC 16 2 DTC イネーブルレジスタG DTCERG 8 H'FF2E DTC 16 2 DTC イネーブルレジスタH DTCERH 8 H'FF2F DTC 16 2 DTC ベクタレジスタ DTVECR 8 H'FF30 DTC 16 2 割り込みコントロールレジスタ INTCR 8 H'FF31 INT 16 2 IRQ イネーブルレジスタ IER 16 H'FF32 INT 16 2 IRQ ステータスレジスタ ISR 16 H'FF34 INT 16 2 スタンバイコントロールレジスタ SBYCR 8 H'FF3A SYSTEM 8 2 システムクロックコントロールレジスタ SCKCR 8 H'FF3B SYSTEM 8 2 システムコントロールレジスタ SYSCR 8 H'FF3D SYSTEM 8 2 モードコントロールレジスタ MDCR 8 H'FF3E SYSTEM 8 2 モジュールストップコントロールレジスタ MSTPCR 8 H'FF40 SYSTEM 8 2 モジュールストップコントロールレジスタH MSTPCRH 8 H'FF40 SYSTEM 8 2 モジュールストップコントロールレジスタL MSTPCRL 8 H'FF41 SYSTEM 8 2 エクステンションモジュールストップ コントロールレジスタ EXMSTPCR 8 H'FF42 SYSTEM 8 2 エクステンションモジュールストップ コントロールレジスタH EXMSTPCRH 8 H'FF42 SYSTEM 8 2 エクステンションモジュールストップ コントロールレジスタL EXMSTPCRL 8 H'FF43 SYSTEM 8 2 PLL コントロールレジスタ PLLCR 8 H'FF45 SYSTEM 8 2 PPG 出力コントロールレジスタ PCR 8 H'FF46 PPG 8 2 PPG 出力モードレジスタ PMR 8 H'FF47 PPG 8 2 ネクストデータイネーブルレジスタH NDERH 8 H'FF48 PPG 8 2 ネクストデータイネーブルレジスタL NDERL 8 H'FF49 PPG 8 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-13 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 アウトプットデータレジスタH PODRH 8 H'FF4A PPG 8 2 アウトプットデータレジスタL PODRL 8 H'FF4B PPG 8 2 ネクストデータレジスタH NDRHH* 1 8 H'FF4C PPG 8 2 ネクストデータレジスタL NDRLH *1 8 H'FF4D PPG 8 2 ネクストデータレジスタH NDRHL *1 8 H'FF4E PPG 8 2 ネクストデータレジスタL NDRLL *1 8 H'FF4F PPG 8 2 ポート1 レジスタ PORT1 8 H'FF50 PORT 8 2 ポート2 レジスタ PORT2 8 H'FF51 PORT 8 2 ポート3 レジスタ PORT3 8 H'FF52 PORT 8 2 ポート4 レジスタ PORT4 8 H'FF53 PORT 8 2 ポート5 レジスタ PORT5 8 H'FF54 PORT 8 2 ポート6 レジスタ PORT6 8 H'FF55 PORT 8 2 ポート8 レジスタ PORT8 8 H'FF57 PORT 8 2 ポート9 レジスタ PORT9 8 H'FF58 PORT 8 2 ポートA レジスタ PORTA 8 H'FF59 PORT 8 2 ポートB レジスタ PORTB 8 H'FF5A PORT 8 2 ポート C レジスタ PORTC 8 H'FF5B PORT 8 2 ポート D レジスタ PORTD 8 H'FF5C PORT 8 2 ポートE レジスタ PORTE 8 H'FF5D PORT 8 2 ポート F レジスタ PORTF 8 H'FF5E PORT 8 2 ポートG レジスタ PORTG 8 H'FF5F PORT 8 2 ポート1 データレジスタ P1DR 8 H'FF60 PORT 8 2 ポート2 データレジスタ P2DR 8 H'FF61 PORT 8 2 ポート3 データレジスタ P3DR 8 H'FF62 PORT 8 2 ポート5 データレジスタ P5DR 8 H'FF64 PORT 8 2 ポート6 データレジスタ P6DR 8 H'FF65 PORT 8 2 ポート8 データレジスタ P8DR 8 H'FF67 PORT 8 2 ポートA データレジスタ PADR 8 H'FF69 PORT 8 2 ポートB データレジスタ PBDR 8 H'FF6A PORT 8 2 ポート C データレジスタ PCDR 8 H'FF6B PORT 8 2 ポート D データレジスタ PDDR 8 H'FF6C PORT 8 2 ポートE データレジスタ PEDR 8 H'FF6D PORT 8 2 ポート F データレジスタ PFDR 8 H'FF6E PORT 8 2 ポートG データレジスタ PGDR 8 H'FF6F PORT 8 2 ポート H レジスタ PORTH 8 H'FF70 PORT 8 2 ポートJ レジスタ PORTJ 8 H'FF71 PORT 8 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-14 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 ポート H データレジスタ PHDR 8 H'FF72 PORT 8 2 ポートJ データレジスタ PJDR 8 H'FF73 PORT 8 2 ポート H データディレクションレジスタ PHDDR 8 H'FF74 PORT 8 2 ポートJ データディレクションレジスタ PJDDR 8 H'FF75 PORT 8 2 シリアルモードレジスタ_0 SMR_0 8 H'FF78 SCI_0 8 2 ビットレートレジスタ_0 BRR_0 8 H'FF79 SCI_0 8 2 シリアルコントロールレジスタ_0 SCR_0 8 H'FF7A SCI_0 8 2 トランスミットデータレジスタ_0 TDR_0 8 H'FF7B SCI_0 8 2 シリアルステータスレジスタ_0 SSR_0 8 H'FF7C SCI_0 8 2 レシーブデータレジスタ_0 RDR_0 8 H'FF7D SCI_0 8 2 スマートカードモードレジスタ_0 SCMR_0 8 H'FF7E SCI_0 8 2 シリアル拡張モードレジスタ_0 SEMR_0 8 H'FF7F SCI_0 8 2 シリアルモードレジスタ_1 SMR_1 8 H'FF80 SCI_1 8 2 ビットレートレジスタ_1 BRR_1 8 H'FF81 SCI_1 8 2 シリアルコントロールレジスタ_1 SCR_1 8 H'FF82 SCI_1 8 2 トランスミットデータレジスタ_1 TDR_1 8 H'FF83 SCI_1 8 2 シリアルステータスレジスタ_1 SSR_1 8 H'FF84 SCI_1 8 2 レシーブデータレジスタ_1 RDR_1 8 H'FF85 SCI_1 8 2 スマートカードモードレジスタ_1 SCMR_1 8 H'FF86 SCI_1 8 2 シリアル拡張モードレジスタ_1 SEMR_1 8 H'FF87 SCI_1 8 2 シリアルモードレジスタ_2 SMR_2 8 H'FF88 SCI_2 8 2 ビットレートレジスタ_2 BRR_2 8 H'FF89 SCI_2 8 2 シリアルコントロールレジスタ_2 SCR_2 8 H'FF8A SCI_2 8 2 トランスミットデータレジスタ_2 TDR_2 8 H'FF8B SCI_2 8 2 シリアルステータスレジスタ_2 SSR_2 8 H'FF8C SCI_2 8 2 レシーブデータレジスタ_2 RDR_2 8 H'FF8D SCI_2 8 2 スマートカードモードレジスタ_2 SCMR_2 8 H'FF8E SCI_2 8 2 シリアル拡張モードレジスタ_2 SEMR_2 8 H'FF8F SCI_2 8 2 A/D データレジスタA_0 ADDRA_0 16 H'FF90 A/D_0 16 2 A/D データレジスタB_0 ADDRB_0 16 H'FF92 A/D_0 16 2 A/D データレジスタC_0 ADDRC_0 16 H'FF94 A/D_0 16 2 A/D データレジスタD_0 ADDRD_0 16 H'FF96 A/D_0 16 2 A/D データレジスタE_0 ADDRE_0 16 H'FF98 A/D_0 16 2 A/D データレジスタF_0 ADDRF_0 16 H'FF9A A/D_0 16 2 A/D データレジスタG_0 ADDRG_0 16 H'FF9C A/D_0 16 2 A/D データレジスタH_0 ADDRH_0 16 H'FF9E A/D_0 16 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-15 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 A/D コントロール／ステータスレジスタ_0 ADCSR_0 8 H'FFA0 A/D_0 16 2 A/D コントロールレジスタ_0 ADCR_0 8 H'FFA1 A/D_0 16 2 D/A データレジスタ2 DADR2 8 H'FFA8 D/A 8 2 D/A データレジスタ3 DADR3 8 H'FFA9 D/A 8 2 D/A コントロールレジスタ23 DACR23 8 H'FFAA D/A 8 2 タイマコントロールレジスタ_0 T8TCR0 8 H'FFB0 TMR_0 16 2 タイマコントロールレジスタ_1 T8TCR1 8 H'FFB1 TMR_1 16 2 タイマコントロール／ステータスレジスタ_0 T8TCSR0 8 H'FFB2 TMR_0 16 2 タイマコントロール／ステータスレジスタ_1 T8TCSR1 8 H'FFB3 TMR_1 16 2 タイムコンスタントレジスタA_0 T8TCORA0 8 H'FFB4 TMR_0 16 2 タイムコンスタントレジスタA_1 T8TCORA1 8 H'FFB5 TMR_1 16 2 タイムコンスタントレジスタB_0 T8TCORB0 8 H'FFB6 TMR_0 16 2 タイムコンスタントレジスタB_1 T8TCORB1 8 H'FFB7 TMR_1 16 2 タイマカウンタ_0 T8TCNT0 8 H'FFB8 TMR_0 16 2 タイマカウンタ_1 T8TCNT1 8 H'FFB9 TMR_1 16 2 タイマカウンタコントロールレジスタ_0 TCCR0 8 H'FFBA TMR_0 16 2 タイマカウンタコントロールレジスタ_1 TCCR1 8 H'FFBB TMR_1 16 2 タイマコントロール／ステータスレジスタ TCSR 8 H'FFBC *2 （ライト時） H'FFBC （リード時） WDT 16 2 タイマカウンタ TCNT 8 H'FFBC *2 （ライト時） H'FFBD （リード時） WDT 16 2 リセットコントロール／ステータスレジスタ RSTCSR 8 H'FFBE *2 （ライト時） H'FFBF （リード時） WDT 16 2 タイマスタートレジスタ TSTR 8 H'FFC0 TPU 16 2 タイマシンクロレジスタ TSYR 8 H'FFC1 TPU 16 2 CRC コントロールレジスタ CRCCR 8 H'FFC4 CRC 16 2 CRC データ入力レジスタ CRCDIR 8 H'FFC5 CRC 16 2 CRC データ出力レジスタH CRCDORH 8 H'FFC6 CRC 16 2 CRC データ出力レジスタL CRCDORL 8 H'FFC7 CRC 16 2 ポートファンクションコントロールレジスタ3 PFCR3 8 H'FFC8 PORT 8 2 ポートファンクションコントロールレジスタ4 PFCR4 8 H'FFC9 PORT 8 2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-16 2012.09.14 レジスタ名称 略称 ビット数 アドレス モジュール データ バス幅 アクセス ステート数 ポートファンクションコントロールレジスタ5 PFCR5 8 H'FFCA PORT 8 2 タイマコントロールレジスタ_0 TCR_0 8 H'FFD0 TPU_0 16 2 タイマモードレジスタ_0 TMDR_0 8 H'FFD1 TPU_0 16 2 タイマI/O コントロールレジスタH_0 TIORH_0 8 H'FFD2 TPU_0 16 2 タイマI/O コントロールレジスタL_0 TIORL_0 8 H'FFD3 TPU_0 16 2 タイマインタラプトイネーブルレジスタ_0 TIER_0 8 H'FFD4 TPU_0 16 2 タイマステータスレジスタ_0 TSR_0 8 H'FFD5 TPU_0 16 2 タイマカウンタ_0 TCNT_0 16 H'FFD6 TPU_0 16 2 タイマジェネラルレジスタA_0 TGRA_0 16 H'FFD8 TPU_0 16 2 タイマジェネラルレジスタB_0 TGRB_0 16 H'FFDA TPU_0 16 2 タイマジェネラルレジスタC_0 TGRC_0 16 H'FFDC TPU_0 16 2 タイマジェネラルレジスタD_0 TGRD_0 16 H'FFDE TPU_0 16 2 タイマコントロールレジスタ_1 TCR_1 8 H'FFE0 TPU_1 16 2 タイマモードレジスタ_1 TMDR_1 8 H'FFE1 TPU_1 16 2 タイマI/O コントロールレジスタ_1 TIOR_1 8 H'FFE2 TPU_1 16 2 タイマインタラプトイネーブルレジスタ_1 TIER_1 8 H'FFE4 TPU_1 16 2 タイマステータスレジスタ_1 TSR_1 8 H'FFE5 TPU_1 16 2 タイマカウンタ_1 TCNT_1 16 H'FFE6 TPU_1 16 2 タイマジェネラルレジスタA_1 TGRA_1 16 H'FFE8 TPU_1 16 2 タイマジェネラルレジスタB_1 TGRB_1 16 H'FFEA TPU_1 16 2 タイマコントロールレジスタ_2 TCR_2 8 H'FFF0 TPU_2 16 2 タイマモードレジスタ_2 TMDR_2 8 H'FFF1 TPU_2 16 2 タイマI/O コントロールレジスタ_2 TIOR_2 8 H'FFF2 TPU_2 16 2 タイマインタラプトイネーブルレジスタ_2 TIER_2 8 H'FFF4 TPU_2 16 2 タイマステータスレジスタ_2 TSR_2 8 H'FFF5 TPU_2 16 2 タイマカウンタ_2 TCNT_2 16 H'FFF6 TPU_2 16 2 タイマジェネラルレジスタA_2 TGRA_2 16 H'FFF8 TPU_2 16 2 タイマジェネラルレジスタB_2 TGRB_2 16 H'FFFA TPU_2 16 2 【注】 *1 PCR の設定により、パルス出力グループ2 とパルス出力グループ3 の出力トリガが同一の場合は、NDRH のアド レスはH'FF4C となり、出力トリガが異なる場合は、グループ2 に対応するNDRH のアドレスはH'FF4E、グルー プ3 に対するNDRH のアドレスはH'FF4C となります。同様に、PCR の設定によりパルス出力グループ0 とパル ス出力グループ1 の出力トリガが同一の場合は、NDRL のアドレスはH'FF4D となり、 出力トリガが異なる場合は、 グループ0 に対するNDRL のアドレスはH'FF4F、グループ1 に対するNDRL のアドレスはH'FF4D となります。 *2 ライトについては、「15.6.1 レジスタアクセス時の注意」を参照してください。 *3 H8S/2425 グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-17 2012.09.14 26.2 レジスタビット一覧 内蔵周辺モジュールのレジスタのアドレスとビット名を以下に示します。 16 ビット、32 ビットレジスタは、8 ビットずつ2 段または4 段で表しています。 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール bit31 bit30 bit29 bit28 bit 27 bit26 bit25 bit24 DMAC bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 MAR0 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 IOAR0 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 ETCR0 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 MAR1 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 IOAR1 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 ETCR1 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 MAR2 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 IOAR2 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 ETCR2 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 MAR3 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 IOAR3 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 ETCR3 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-18 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール DTSZ SAID SAIDE BLKDIR BLKE － － － DMAC DMACRF4 － DAID DAIDE － DTF3 DTF2 DTF1 DTF0 DMAECRF4 DTME DMIE DTE DTIE DTA － TEE － bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 DMARCR4 bit7 bit6 bit5 bit4 bit3 bit2 RASETT RASETE DTSZ SAID SAIDE BLKDIR BLKE － － － DMACRF5 － DAID DAIDE － DTF3 DTF2 DTF1 DTF0 DMAECRF5 DTME DMIE DTE DTIE DTA － TEE － bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 DMARCR5 bit7 bit6 bit5 bit4 bit3 bit2 RASETT RASETE bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 SAR4 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 DAR4 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 ETCRA4 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 ETCRB4 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 SAR5 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 DAR5 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 ETCRA5 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-19 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール bit15 bit14 bit13 bit12 bit 11 bit10 bit9 bit8 DMAC ETCRB5 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 FSICR1 SRES SPIE FRDE AAIE CPHS CPOS SSSEL FASTSEL FSI FSICR2 TE RE TEIE RIE － － － － FSIBNR TFMBN3 TFMBN2 TFMBN1 TFMBN0 － RFMBN2 RFMBN1 RFMBN0 FSIINS INS7 INS6 INS5 INS4 INS3 INS2 INS1 INS0 FSISTR TEND IBF OBF － － － － － FSITDR0 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 FSITDR1 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 FSITDR2 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 FSITDR3 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 FSITDR4 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 FSITDR5 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 FSITDR6 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 FSITDR7 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 FSIRDR bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 MRA SM1 SM0 DM1 DM0 MD1 MD0 DTS Sz DTC *1 SAR MRB CHNE DISEL CHNS － － － － － DAR RMMSTPCRH MSTP47 MSTP46 MSTP45 MSTP44 MSTP43 MSTP42 MSTP41 MSTP40 SYSTEM RMMSTPCRL MSTP39 MSTP38 MSTP37 MSTP36 MSTP35 MSTP34 MSTP33 MSTP32 － IPRL14 IPRL13 IPRL12 － IPRL10 IPRL9 IPRL8 INTC IPRL － IPRL6 IPRL5 IPRL4 － IPRL2 IPRL1 IPRL0 － IPRM14 IPRM13 IPRM12 － IPRM10 IPRM9 IPRM8 IPRM － IPRM6 IPRM5 IPRM4 － IPRM2 IPRM1 IPRM0

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-20 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール － IPRN14 IPRN13 IPRN12 － IPRN10 IPRN9 IPRN8 INTC IPRN － IPRN6 IPRN5 IPRN4 － IPRN2 IPRN1 IPRN0 DTCERI DTCEI7 DTCEI6 DTCEI5 DTCEI4 DTCEI3 DTCEI2 DTCEI1 DTCEI0 DTC *1 DTCERJ DTCEJ7 DTCEJ6 DTCEJ5 DTCEJ4 DTCEJ3 DTCEJ2 DTCEJ1 DTCEJ0 DTCCR SWDTE SWDTIE SWDTIF RRS RCHNE － － － DTCERK DTCEK7 DTCEK6 DTCEK5 DTCEK4 DTCEK3 DTCEK2 DTCEK1 DTCEK0 DTCERL DTCEL7 DTCEL6 DTCEL5 DTCEL4 DTCEL3 DTCEL2 DTCEL1 DTCEL0 DTCERM DTCEM7 DTCEM6 DT CEM5 DTCEM4 DTCEM3 DTCEM2 DTCEM1 DTCEM0 DTCERN DTCEN7 DTCEN6 DT CEN5 DTCEN4 DTCEN3 DTCEN2 DTCEN1 DTCEN0 DTCERO DTCEO7 DTCEO6 DTCEO5 DTCEO4 DTCEO3 DTCEO2 DTCEO1 DTCEO0 DTCERP DTCEP7 DTCEP6 DTCEP5 DTCEP4 DTCEP3 DTCEP2 DTCEP1 DTCEP0 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 A/D_1 ADDRA_1 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRB_1 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRC_1 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRD_1 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRE_1 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRF_1 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRG_1 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRH_1 ADCSR_1 ADF ADIE ADST EXCKS CH3 CH2 CH1 CH0 ADCR_1 TRGS1 TRGS0 SCANE SCANS CKS1 CKS0 ADSTCLR EXTRGS TSTRB － － CST11 CST10 CST9 CST8 CST7 CST6 TPU TSYRB － － SYNC11 SYNC10 SYNC9 SYNC8 SY NC7 SYNC6 TCR_6 CCLR2 CCLR1 CCLR0 CKEG1 CKEG0 TPSC2 TPSC 1 TPSC0 TPU_6 TMDR_6 － － BFB BFA MD3 MD2 MD1 MD0 TIORH_6 IOB3 IOB2 IOB1 IOB0 IOA3 IOA2 IOA1 IOA0 TIORL_6 IOD3 IOD2 IOD1 IOD0 IOC3 IOC2 IOC1 IOC0

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-21 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール TIER_6 TTGE － － TCIEV TGIED TGIEC TGIEB TGIEA TPU_6 TSR_6 － － － TCFV TGFD TGFC TGFB TGFA Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TCNT_6 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRA_6 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRB_6 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRC_6 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRD_6 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCR_7 － CCLR1 CCLR0 CKEG1 CKEG0 TPSC2 TPSC1 TPSC0 TPU_7 TMDR_7 － － － － MD3 MD2 MD1 MD0 TIOR_7 IOB3 IOB2 IOB1 IOB0 IOA3 IOA2 IOA1 IOA0 TIER_7 TTGE － TCIEU TCIEV － － TGIEB TGIEA TSR_7 TCFD － TCFU TCFV － － TGFB TGFA Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TCNT_7 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRA_7 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRB_7 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCR_8 － CCLR1 CCLR0 CKEG1 CKEG0 TPSC2 TPSC1 TPSC0 TPU_8 TMDR_8 － － － － MD3 MD2 MD1 MD0 TIOR_8 IOB3 IOB2 IOB1 IOB0 IOA3 IOA2 IOA1 IOA0 TIER_8 TTGE － TCIEU TCIEV － － TGIEB TGIEA TSR_8 TCFD － TCFU TCFV － － TGFB TGFA Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TCNT_8 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRA_8 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRB_8 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCR_9 CCLR2 CCLR1 CCLR0 CKEG1 CKEG0 TPSC2 TPSC 1 TPSC0 TPU_9 TMDR_9 － － BFB BFA MD3 MD2 MD1 MD0

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-22 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール TIORH_9 IOB3 IOB2 IOB1 IOB0 IOA3 IOA2 IOA1 IOA0 TPU_9 TIORL_9 IOD3 IOD2 IOD1 IOD0 IOC3 IOC2 IOC1 IOC0 TIER_9 TTGE － － TCIEV TGIED TGIEC TGIEB TGIEA TSR_9 － － － TCFV TGFD TGFC TGFB TGFA Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TCNT_9 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRA_9 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRB_9 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRC_9 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bit11 Bit10 Bit9 Bit8 TGRD_9 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCR_10 － CCLR1 CCLR0 CKEG1 CKEG0 TPSC2 TPSC1 TPSC0 TPU_10 TMDR_10 － － － － MD3 MD2 MD1 MD0 TIOR_10 IOB3 IOB2 IOB1 IOB0 IOA3 IOA2 IOA1 IOA0 TIER_10 TTGE － TCIEU TCIEV － － TGIEB TGIEA TSR_10 TCFD － TCFU TCFV － － TGFB TGFA Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TCNT_10 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRA_10 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRB_10 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCR_11 － CCLR1 CCLR0 CKEG1 CKEG0 TPSC2 TPSC1 TPSC0 TPU_11 TMDR_11 － － － － MD3 MD2 MD1 MD0 TIOR_11 IOB3 IOB2 IOB1 IOB0 IOA3 IOA2 IOA1 IOA0 TIER_11 TTGE － TCIEU TCIEV － － TGIEB TGIEA TSR_11 TCFD － TCFU TCFV － － TGFB TGFA Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TCNT_11 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRA_11 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRB_11 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-23 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール P1ODR P17ODR P16ODR P15ODR P14ODR P13ODR P12ODR P11ODR P10ODR PORT P2ODR P27ODR P26ODR P25ODR P24O DR P23ODR P22ODR P21ODR P20ODR P5ODR － － － － P53ODR P52ODR P51ODR P50ODR P6ODR － － P65ODR P64ODR P63ODR P62ODR P61ODR P60ODR P8ODR － － P85ODR P84ODR P83ODR P82ODR P81ODR P80ODR PBODR PB7ODR PB6ODR PB5ODR PB4ODR PB3ODR PB2ODR PB1ODR PB0ODR PCODR PC7ODR PC6ODR PC5ODR PC4O DR PC3ODR PC2ODR PC1ODR PC0ODR PDODR PD7ODR PD6ODR PD5ODR PD4O DR PD3ODR PD2ODR PD1ODR PD0ODR PEODR PE7ODR PE6ODR PE5ODR PE4ODR PE3ODR PE2ODR PE1ODR PE0ODR PFODR PF7ODR PF6ODR PF5ODR PF4O DR PF3ODR PF2ODR PF1ODR PF0ODR PGODR － PG6ODR PG5ODR PG4ODR PG3O DR PG2ODR PG1ODR PG0ODR PHODR － － － － PH3ODR PH2ODR PH1ODR PH0ODR PJODR － － － － － － PJ1ODR PJ0ODR ICCRA_0 ICE RCVD MST TRS CKS3 CKS2 CKS1 CKS0 IIC2_0 ICCRB_0 BBSY SCP SDAO － SCLO － IICRST － ICMR_0 － WAIT － － BCWP BC2 BC1 BC0 ICIER_0 TIE TEIE RIE NAKI E STIE ACKE ACKBR ACKBT ICSR_0 TDRE TEND RDRF NACKF STOP AL AAS ADZ SAR_0 SVA6 SVA5 SVA4 SVA3 SVA2 SVA1 SVA0 － ICDRT_0 ICDRT7 ICDRT6 ICDRT5 ICDRT4 ICDRT3 ICDRT2 ICDRT1 ICDRT0 ICDRR_0 ICDRR7 ICDRR6 ICDRR5 ICDRR4 ICDRR3 ICDRR2 ICDRR1 ICDRR0 ICCRA_1 ICE RCVD MST TRS CKS3 CKS2 CKS1 CKS0 IIC2_1 ICCRB_1 BBSY SCP SDAO － SCLO － IICRST － ICMR_1 － WAIT － － BCWP BC2 BC1 BC0 ICIER_1 TIE TEIE RIE NAKI E STIE ACKE ACKBR ACKBT ICSR_1 TDRE TEND RDRF NACKF STOP AL AAS ADZ SAR_1 SVA6 SVA5 SVA4 SVA3 SVA2 SVA1 SVA0 － ICDRT_1 ICDRT7 ICDRT6 ICDRT5 ICDRT4 ICDRT3 ICDRT2 ICDRT1 ICDRT0 ICDRR_1 ICDRR7 ICDRR6 ICDRR5 ICDRR4 ICDRR3 ICDRR2 ICDRR1 ICDRR0 ICCRA_2 ICE RCVD MST TRS CKS3 CKS2 CKS1 CKS0 IIC2_2 ICCRB_2 BBSY SCP SDAO － SCLO － IICRST － ICMR_2 － WAIT － － BCWP BC2 BC1 BC0 ICIER_2 TIE TEIE RIE NAKI E STIE ACKE ACKBR ACKBT ICSR_2 TDRE TEND RDRF NACKF STOP AL AAS ADZ SAR_2 SVA6 SVA5 SVA4 SVA3 SVA2 SVA1 SVA0 － ICDRT_2 ICDRT7 ICDRT6 ICDRT5 ICDRT4 ICDRT3 ICDRT2 ICDRT1 ICDRT0

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-24 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール ICDRR_2 ICDRR7 ICDRR6 ICDRR5 ICDRR4 ICDRR3 ICDRR2 ICDRR1 ICDRR0 IIC2_2 ICCRA_3 ICE RCVD MST TRS CKS3 CKS2 CKS1 CKS0 IIC2_3 ICCRB_3 BBSY SCP SDAO － SCLO － IICRST － ICMR_3 － WAIT － － BCWP BC2 BC1 BC0 ICIER_3 TIE TEIE RIE NAKI E STIE ACKE ACKBR ACKBT ICSR_3 TDRE TEND RDRF NACKF STOP AL AAS ADZ SAR_3 SVA6 SVA5 SVA4 SVA3 SVA2 SVA1 SVA0 － ICDRT_3 ICDRT7 ICDRT6 ICDRT5 ICDRT4 ICDRT3 ICDRT2 ICDRT1 ICDRT0 ICDRR_3 ICDRR7 ICDRR6 ICDRR5 ICDRR4 ICDRR3 ICDRR2 ICDRR1 ICDRR0 EDA BEF EDRAKE ETENDE EDREQS AMS MDS1 MDS0 EXDMAC EDMDR0 EDIE IRF TCEIE SD IR DTSIZE EBRE － － SAT1 SAT0 SARIE SARA4 SARA3 SARA2 SARA1 SARA0 EDACR0 DAT1 DAT0 DARIE DARA4 DA RA3 DARA2 DARA1 DARA0 EDA BEF EDRAKE ETENDE EDREQS AMS MDS1 MDS0 EDMDR1 EDIE IRF TCEIE SD IR DTSIZE EBRE － － SAT1 SAT0 SARIE SARA4 SARA3 SARA2 SARA1 SARA0 EDACR1 DAT1 DAT0 DARIE DARA4 DA RA3 DARA2 DARA1 DARA0 SSCRH MSS BIDE － SOL SOLP SCKS CSS1 CSS0 SSU SSCRL － SSUMS SRES － － － DATS1 DATS0 SSMR MLS CPOS CPHS － － CKS2 CKS1 CKS0 SSER TE RE － － TEIE TIE RIE CEIE SSSR － ORER － － TEND TDRE RDRF CE SSCR2 SDOS SSCKOS SCSOS TENDSTS SCSATS SSODTS － － SSTDR0 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 SSTDR1 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 SSTDR2 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 SSTDR3 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 SSRDR0 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 SSRDR1 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 SSRDR2 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 SSRDR3 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-25 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール bit31 bit30 bit29 bit28 bit 27 bit26 bit25 bit24 EXDMAC *5 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 EDSAR0 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 EDDAR0 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 EDTCR0 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 EDSAR1 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 EDDAR1 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 EDTCR1 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 EDSAR2 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 EDDAR2 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 EDTCR2 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-26 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール bit31 bit30 bit29 bit28 bit 27 bit26 bit25 bit24 EXDMAC *5 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 EDSAR3 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 EDDAR3 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 EDTCR3 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 EDA BEF EDRAKE ETENDE EDREQS AMS MDS1 MDS0 EDMDR2 EDIE IRF TCEIE SD IR DTSIZE EBRE － － SAT1 SAT0 SARIE SARA4 SARA3 SARA2 SARA1 SARA0 EDACR2 DAT1 DAT0 DARIE DARA4 DA RA3 DARA2 DARA1 DARA0 EDA BEF EDRAKE ETENDE EDREQS AMS MDS1 MDS0 EDMDR3 EDIE IRF TCEIE SD IR DTSIZE EBRE － － SAT1 SAT0 SARIE SARA4 SARA3 SARA2 SARA1 SARA0 EDACR3 DAT1 DAT0 DARIE DARA4 DA RA3 DARA2 DARA1 DARA0 － IPRA14 IPRA13 IPRA12 － IPRA10 IPRA9 IPRA8 INT IPRA － IPRA6 IPRA5 IPRA4 － IPRA2 IPRA1 IPRA0 － IPRB14 IPRB13 IPRB12 － IPRB10 IPRB9 IPRB8 IPRB － IPRB6 IPRB5 IPRB4 － IPRB2 IPRB1 IPRB0 － IPRC14 IPRC13 IPRC12 － IPRC10 IPRC9 IPRC8 IPRC － IPRC6 IPRC5 IPRC4 － IPRC2 IPRC1 IPRC0 － IPRD14 IPRD13 IPRD12 － IPRD10 IPRD9 IPRD8 IPRD － IPRD6 IPRD5 IPRD4 － IPRD2 IPRD1 IPRD0 － IPRE14 IPRE13 IPRE12 － IPRE10 IPRE9 IPRE8 IPRE － IPRE6 IPRE5 IPRE4 － IPRE2 IPRE1 IPRE0 － IPRF14 IPRF13 IPRF12 － IPRF10 IPRF9 IPRF8 IPRF － IPRF6 IPRF5 IPRF4 － IPRF2 IPRF1 IPRF0 － IPRG14 IPRG13 IPRG12 － IPRG10 IPRG9 IPRG8 IPRG － IPRG6 IPRG5 IPRG4 － IPRG2 IPRG1 IPRG0 － IPRH14 IPRH13 IPRH12 － IPRH10 IPRH9 IPRH8 IPRH － IPRH6 IPRH5 IPRH4 － IPRH2 IPRH1 IPRH0

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-27 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール － IPRI14 IPRI13 IPRI12 － IPRI10 IPRI9 IPRI8 INT IPRI － IPRI6 IPRI5 IPRI4 － IPRI2 IPRI1 IPRI0 － IPRJ14 IPRJ13 IPRJ12 － IPRJ10 IPRJ9 IPRJ8 IPRJ － IPRJ6 IPRJ5 IPRJ4 － IPRJ2 IPRJ1 IPRJ0 － IPRK14 IPRK13 IPRK12 － IPRK10 IPRK9 IPRK8 IPRK － IPRK6 IPRK5 IPRK4 － IPRK2 IPRK1 IPRK0 ITS15 ITS14 ITS13 ITS12 IT S11 ITS10 ITS9 ITS8 ITSR ITS7 ITS6 ITS5 ITS4 ITS3 ITS2 ITS1 ITS0 SSI15 SSI14 SSI13 SSI12 SSI 11 SSI10 SSI9 SSI8 SSIER SSI7 SSI6 SSI5 SSI4 SSI 3 SSI2 SSI1 SSI0 IRQ15SCB IRQ15SCA IRQ14SCB IRQ14SCA IRQ13SCB IRQ13SCA IRQ12SCB IRQ12SCA ISCRH IRQ11SCB IRQ11SCA IRQ10SCB IRQ10SCA IRQ9SCB IRQ9SCA IRQ8SCB IRQ8SCA IRQ7SCB IRQ7SCA IRQ6SC B IRQ6SCA IRQ5SCB IRQ5 SCA IRQ4SCB IRQ4SCA ISCRL IRQ3SCB IRQ3SCA IRQ2SC B IRQ2SCA IRQ1SCB IRQ1 SCA IRQ0SCB IRQ0SCA IrCR IrE IrCKS2 IrCKS1 IrCKS0 IrTxINV IrRxINV － － IrDA P1DDR P17DDR P16DDR P15DDR P14DDR P 13DDR P12DDR P11DDR P10DDR PORT P2DDR P27DDR P26DDR P 25DDR P24DDR P23DDR P 22DDR P21DDR P20DDR P3DDR － － P35DDR P34DDR P33DDR P32DDR P31DDR P30DDR P5DDR － － － － P53DDR P52DDR P51DDR P50DDR P6DDR － － P65DDR P64DDR P63DDR P62DDR P61DDR P60DDR P8DDR － － P85DDR P84DDR P83DDR P82DDR P81DDR P80DDR PADDR PA7DDR PA6DDR PA5DDR PA4DDR PA3DDR PA2DDR PA1DDR PA0DDR PBDDR PB7DDR PB6DDR PB5DDR PB4DDR PB3DDR PB2DDR PB1DDR PB0DDR PCDDR PC7DDR PC6DDR PC5DDR PC4DDR PC3DDR PC2DDR PC1DDR PC0DDR PDDDR PD7DDR PD6DDR PD5DDR PD4DDR PD3DDR PD2DDR PD1DDR PD0DDR PEDDR PE7DDR PE6DDR PE5DDR PE4DDR PE3DDR PE2DDR PE1DDR PE0DDR PFDDR PF7DDR PF6DDR PF5DDR PF4DDR PF3DDR PF2DDR PF1DDR PF0DDR PGDDR － PG6DDR PG5DDR PG4DDR PG3 DDR PG2DDR PG1DDR PG0DDR PFCR0 CS7E CS6E CS5E CS4E CS3E CS2E CS1E CS0E PFCR1 A23E A22E A21E A20E A19E A18E A17E A16E PFCR2 － EDACKRS TPUS2 － ASOE LWROE OES － PAPCR PA7PCR PA6PCR PA5PCR PA4PCR PA3PCR PA2PCR PA1PCR PA0PCR PBPCR PB7PCR PB6PCR PB5PCR PB4PCR PB3PCR PB2PCR PB1PCR PB0PCR PCPCR PC7PCR PC6PCR PC5PCR PC4P CR PC3PCR PC2PCR PC1PCR PC0PCR PDPCR PD7PCR PD6PCR PD5PCR PD4P CR PD3PCR PD2PCR PD1PCR PD0PCR PEPCR PE7PCR PE6PCR PE5PCR PE4PCR PE3PCR PE2PCR PE1PCR PE0PCR

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-28 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール P3ODR － － P35ODR P34ODR P33ODR P 32ODR P31ODR P30ODR PORT PAODR PA7ODR PA6ODR PA5ODR PA4ODR PA3ODR PA2ODR PA1ODR PA0ODR SMR_3*2 C/ A CHR PE O/ E STOP MP CKS1 CKS0 SCI_3 、 SMR_3*3 GM BLK PE O/ E BCP1 BCP0 CKS1 CKS0 スマート BRR_3 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 カード SCR_3 TIE RIE TE RE MPIE TEIE CKE1 CKE0 インタ TDR_3 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 フェース_3 SSR_3*2 TDRE RDRF ORER FER PER TEND MPB MPBT SSR_3*3 TDRE RDRF ORER ERS PER TEND MPB MPBT RDR_3 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 SCMR_3 BCP2 － － － SDIR SINV － SMIF SEMR_3 － － － － ABCS ACS2 ACS1 ACS0 SMR_4*2 C/ A CHR PE O/ E STOP MP CKS1 CKS0 SCI_4 、 SMR_4*3 GM BLK PE O/ E BCP1 BCP0 CKS1 CKS0 スマート BRR_4 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 カード SCR_4 TIE RIE TE RE MPIE TEIE CKE1 CKE0 インタ TDR_4 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 フェース_4 SSR_4*2 TDRE RDRF ORER FER PER TEND MPB MPBT SSR_4*3 TDRE RDRF ORER ERS PER TEND MPB MPBT RDR_4 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 SCMR_4 BCP2 － － － SDIR SINV － SMIF SEMR_4 － － － － ABCS ACS2 ACS1 ACS0 TCR_3 CCLR2 CCLR1 CCLR0 CKEG1 CKEG0 TPSC2 TPSC 1 TPSC0 TPU_3 TMDR_3 － － BFB BFA MD3 MD2 MD1 MD0 TIORH_3 IOB3 IOB2 IOB1 IOB0 IOA3 IOA2 IOA1 IOA0 TIORL_3 IOD3 IOD2 IOD1 IOD0 IOC3 IOC2 IOC1 IOC0 TIER_3 TTGE － － TCIEV TGIED TGIEC TGIEB TGIEA TSR_3 － － － TCFV TGFD TGFC TGFB TGFA Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TCNT_3 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRA_3 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRB_3 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRC_3 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-29 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール Bit15 Bit14 Bit13 Bit12 Bit 11 Bit10 Bit9 Bit8 TPU_3 TGRD_3 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCR_4 － CCLR1 CCLR0 CKEG1 CKEG0 TPSC2 TPSC1 TPSC0 TPU_4 TMDR_4 － － － － MD3 MD2 MD1 MD0 TIOR_4 IOB3 IOB2 IOB1 IOB0 IOA3 IOA2 IOA1 IOA0 TIER_4 TTGE － TCIEU TCIEV － － TGIEB TGIEA TSR_4 TCFD － TCFU TCFV － － TGFB TGFA Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TCNT_4 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRA_4 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRB_4 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCR_5 － CCLR1 CCLR0 CKEG1 CKEG0 TPSC2 TPSC1 TPSC0 TPU_5 TMDR_5 － － － － MD3 MD2 MD1 MD0 TIOR_5 IOB3 IOB2 IOB1 IOB0 IOA3 IOA2 IOA1 IOA0 TIER_5 TTGE － TCIEU TCIEV － － TGIEB TGIEA TSR_5 TCFD － TCFU TCFV － － TGFB TGFA Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TCNT_5 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRA_5 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRB_5 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 FLMCR1 － CBIDB － － FMLBE － － FMCMDEN FLASH FLMSTR － － FMERSF － FMPRSF － － FMRDY ABWCR ABW7 ABW6 ABW5 ABW4 ABW3 ABW2 ABW1 ABW0 BSC ASTCR AST7 AST6 AST5 AST4 AST3 AST2 AST1 AST0 WTCRAH － W72 W71 W70 － W62 W61 W60 WTCRAL － W52 W51 W50 － W42 W41 W40 WTCRBH － W32 W31 W30 － W22 W21 W20 WTCRBL － W12 W11 W10 － W02 W01 W00 RDNCR RDN7 RDN6 RDN5 RDN4 RDN3 RDN2 RDN1 RDN0 CSACRH CSXH7 CSXH6 CSXH5 CSXH4 CSXH3 CSXH2 CSXH1 CSXH0

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-30 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール CSACRL CSXT7 CSXT6 CSXT5 CSXT4 CSXT3 CSXT2 CSXT1 CSXT0 BSC BROMCRH BSRM0 BSTS02 BSTS01 BSTS00 － － BSWD01 BSWD00 BROMCRL BSRM1 BSTS12 BSTS11 BSTS10 － － BSWD11 BSWD10 BRLE BREQOE － IDLC ICIS1 ICIS0 WDBE WAITE BCR OEE RAST － CAST － RMTS2 RMTS1 RMTS0 DRAMCR BE RCDM DDS EDDS － MXC2 MXC1 MXC0 DRMI － TPC1 TPC0 SDWCD － RCD1 RCD0 DRACCR － － － － CKSPE － RDXC1 RDXC0 CMF CMIE RCW1 RCW0 － RTCK2 RTCK1 RTCK0 REFCR RFSHE CBRM RLW1 RLW0 SLFRF TPCS2 TPCS1 TPCS0 RTCNT Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 RTCOR Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 DTC bit23 bit22 bit21 bit20 bi t18 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 DTCVBR bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 DMACRS0 DTSZ DTID MDS DTDIR DTF3 DTF2 DTF1 DTF0 DMAC DMAECRS0 － － DTE DTIE DTA IDLE TEE SAE bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 DMARCR0 bit7 bit6 bit5 bit4 bit3 bit2 RASETT RASETE DMACRS1 DTSZ DTID MDS DTDIR DTF3 DTF2 DTF1 DTF0 DMAECRS1 － － DTE DTIE DTA IDLE TEE SAE bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 DMARCR1 bit7 bit6 bit5 bit4 bit3 bit2 RASETT RASETE DMACRS2 DTSZ DTID MDS DTDIR DTF3 DTF2 DTF1 DTF0 DMAECRS2 － － DTE DTIE DTA IDLE TEE SAE

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-31 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール bit31 bit30 bit29 bit28 bit 27 bit26 bit25 bit24 DMAC bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 DMARCR2 bit7 bit6 bit5 bit4 bit3 bit2 RASETT RASETE DMACRS3 DTSZ DTID MDS DTDIR DTF3 DTF2 DTF1 DTF0 DMAECRS3 － － DTE DTIE DTA IDLE TEE SAE bit31 bit30 bit29 bit28 bi t27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bi t19 bit18 bit17 bit16 bit15 bit14 bit13 bit12 bi t11 bit10 bit9 bit8 DMARCR3 bit7 bit6 bit5 bit4 bit3 bit2 RASETT RASETE FAE1 FAE0 SAE1 SAE0 DTA3 DTA2 DTA1 DTA0 DMABCR DTE3 DTE2 DTE1 DTE0 DTIE3 DTIE2 DTIE1 DTIE0 DRSEL － － RSEL5 RSEL4 RSEL3 RSEL2 RSEL1 RSEL0 DTCERA DTCEA7 DTCEA6 DTCEA5 DTCEA4 DTCEA3 DTCEA2 DTCEA1 DTCEA0 DTC DTCERB DTCEB7 DTCEB6 DTCEB5 DTCEB4 DTCEB3 DTCEB2 DTCEB1 DTCEB0 DTCERC DTCEC7 DTCEC6 DT CEC5 DTCEC4 DTCEC3 DTCEC2 DTCEC1 DTCEC0 DTCERD DTCED7 DTCED6 DT CED5 DTCED4 DTCED3 DTCED2 DTCED1 DTCED0 DTCERE DTCEE7 DTCEE6 DTCEE5 DTCEE4 DTCEE3 DTCEE2 DTCEE1 DTCEE0 DTCERF DTCEF7 DTCEF6 DT CEF5 DTCEF4 DTCEF3 DTCEF2 DTCEF1 DTCEF0 DTCERG DTCEG7 DTCEG6 DTCEG5 DTCEG4 DTCEG3 DTCEG2 DTCEG1 DTCEG0 DTCERH DTCEH7 DTCEH6 DT CEH5 DTCEH4 DTCEH3 DTCEH2 DTCEH1 DTCEH0 DTVECR DTVEC7 DTVEC6 DTVEC5 DTVEC 4 DTVEC3 DTVEC2 DTVEC1 DTVEC0 INTCR － － INTM1 INTM0 NMIEG － － － INT IRQ15E IRQ14E IRQ13E IRQ12E IRQ11E IRQ10E IRQ9E IRQ8E IER IRQ7E IRQ6E IRQ5E IRQ4E IRQ3E IRQ2E IRQ1E IRQ0E IRQ15F IRQ14F IRQ13F IRQ12F IRQ11F IRQ10F IRQ9F IRQ8F ISR IRQ7F IRQ6F IRQ5F IRQ4F IRQ3F IRQ2F IRQ1F IRQ0F SBYCR SSBY OPE － － STS3 STS2 STS1 STS0 SYSTEM SCKCR PSTOP － SDPSTP － STCS － － － SYSCR － － MACS － FLSHE － EXPE RAME MDCR － － － － － MDS2 MDS1 MDS0 MSTPCRH ACSE MSTP14 MSTP13 MSTP12 MSTP11 MSTP10 MSTP9 MSTP8 MSTPCRL MSTP7 MSTP6 MSTP5 MSTP 4 MSTP3 MSTP2 MSTP1 MSTP0 EXMSTPCRH MSTP31 MSTP30 MSTP29 MSTP28 MSTP27 MSTP26 MSTP25 MSTP24 EXMSTPCRL MSTP23 MSTP22 MSTP21 MSTP20 MSTP19 MSTP18 MSTP17 MSTP16

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-32 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール PLLCR － － － － － － STC1 STC0 SYSTEM PCR G3CMS1 G3CMS0 G2CMS1 G2CMS0 G1CMS1 G1CMS0 G0CMS1 G0CMS0 PPG PMR G3INV G2INV G1INV G0INV G3NOV G2NOV G1NOV G0NOV NDERH NDER15 NDER14 NDER13 NDER12 NDER11 NDER10 NDER9 NDER8 NDERL NDER7 NDER6 NDE R5 NDER4 NDER3 NDE R2 NDER1 NDER0 PODRH POD15 POD14 POD13 POD12 POD11 POD10 POD9 POD8 PODRL POD7 POD6 POD5 POD4 POD3 POD2 POD1 POD0 NDRHH*4 NDR15 NDR14 NDR13 NDR12 NDR11 NDR10 NDR9 NDR8 NDRLH*4 NDR7 NDR6 NDR5 NDR4 NDR3 NDR2 NDR1 NDR0 NDRHL*4 － － － － NDR11 NDR10 NDR9 NDR8 NDRLL*4 － － － － NDR3 NDR2 NDR1 NDR1 PORT1 P17 P16 P15 P14 P13 P12 P11 P10 PORT PORT2 P27 P26 P25 P24 P23 P22 P21 P20 PORT3 － － P35 P34 P33 P32 P31 P30 PORT4 P47 P46 P45 P44 P43 P42 P41 P40 PORT5 － － － － P53 P52 P51 P50 PORT6 － － P65 P64 P63 P62 P61 P60 PORT8 － － P85 P84 P83 P82 P81 P80 PORT9 P97 P96 P95 P94 P93 P92 P91 P90 PORTA PA7 PA6 PA5 PA4 PA3 PA2 PA1 PA0 PORTB PB7 PB6 PB5 PB4 PB3 PB2 PB1 PB0 PORTC PC7 PC6 PC5 PC 4 PC3 PC2 PC1 PC0 PORTD PD7 PD6 PD5 PD 4 PD3 PD2 PD1 PD0 PORTE PE7 PE6 PE5 PE4 PE3 PE2 PE1 PE0 PORTF PF7 PF6 PF5 PF 4 PF3 PF2 PF1 PF0 PORTG － PG6 PG5 PG4 PG3 PG2 PG1 PG0 P1DR P17DR P16DR P15DR P14DR P13DR P12DR P11DR P10DR P2DR P27DR P26DR P25DR P24DR P23DR P22DR P21DR P20DR P3DR － － P35DR P34DR P33DR P32DR P31DR P30DR P5DR － － － － P53DR P52DR P51DR P50DR P6DR － － P65DR P64DR P63DR P62DR P61DR P60DR P8DR － － P85DR P84DR P83DR P82DR P81DR P80DR PADR PA7DR PA6DR PA5DR PA4DR PA3DR PA2DR PA1DR PA0DR PBDR PB7DR PB6DR PB5DR PB4DR PB3DR PB2DR PB1DR PB0DR PCDR PC7DR PC6DR PC5DR PC4DR PC3DR PC2DR PC1DR PC0DR PDDR PD7DR PD6DR PD5DR PD4DR PD3DR PD2DR PD1DR PD0DR

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-33 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール PEDR PE7DR PE6DR PE5DR PE4DR PE3DR PE2DR PE1DR PE0DR PORT PFDR PF7DR PF6DR PF5DR PF4DR PF3DR PF2DR PF1DR PF0DR PGDR － PG6DR PG5DR PG4DR PG3 DR PG2DR PG1DR PG0DR PORTH － － － － PH3 PH2 PH1 PH0 PORTJ － － － － － PJ2 PJ1 PJ0 PHDR － － ― ― PH3DR PH2DR PH1DR PH0DR PHDDR － － － － PH3DDR PH2DDR PH1DDR PH0DDR PJDDR － － － － － － PJ1DDR PJ0DDR SMR_0*2 C/ A CHR PE O/ E STOP MP CKS1 CKS0 SCI_0 、 SMR_0*3 GM BLK PE O/ E BCP1 BCP0 CKS1 CKS0 スマート BRR_0 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 カード SCR_0 TIE RIE TE RE MPIE TEIE CKE1 CKE0 インタ TDR_0 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 フェース_0 SSR_0*2 TDRE RDRF ORER FER PER TEND MPB MPBT SSR_0*3 TDRE RDRF ORER ERS PER TEND MPB MPBT RDR_0 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 SCMR_0 BCP2 － － － SDIR SINV － SMIF SEMR_0 － － － － ABCS ACS2 ACS1 ACS0 SMR_1*2 C/ A CHR PE O/ E STOP MP CKS1 CKS0 SCI_1 、 SMR_1*3 GM BLK PE O/ E BCP1 BCP0 CKS1 CKS0 スマート BRR_1 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 カード SCR_1 TIE RIE TE RE MPIE TEIE CKE1 CKE0 インタ TDR_1 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 フェース_1 SSR_1*2 TDRE RDRF ORER FER PER TEND MPB MPBT SSR_1*3 TDRE RDRF ORER ERS PER TEND MPB MPBT RDR_1 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 SCMR_1 BCP2 － － － SDIR SINV － SMIF SEMR_1 － － － － ABCS ACS2 ACS1 ACS0 SMR_2*2 C/ A CHR PE O/ E STOP MP CKS1 CKS0 SCI_2 、 SMR_2*3 GM BLK PE O/ E BCP1 BCP0 CKS1 CKS0 スマート BRR_2 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 カード SCR_2 TIE RIE TE RE MPIE TEIE CKE1 CKE0 インタ TDR_2 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 フェース_2

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-34 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール SSR_2*2 TDRE RDRF ORER FER PER TEND MPB MPBT SCI_2 、 SSR_2*3 TDRE RDRF ORER ERS PER TEND MPB MPBT スマート RDR_2 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 カード SCMR_2 BCP2 － － － SDIR SINV － SMIF インタ SEMR_2 － － － － ABCS ACS2 ACS1 ACS0 フェース_2 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 A/D_0 ADDRA_0 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRB_0 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRC_0 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRD_0 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRE_0 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRF_0 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRG_0 AD9 AD8 AD7 AD6 AD 5 AD4 AD3 AD2 ADDRH_0 ADCSR_0 ADF ADIE ADST － CH3 CH2 CH1 CH0 ADCR_0 TRGS1 TRGS0 SCAN E SCANS CKS1 CKS0 － － DADR2 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 D/A DADR3 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 DACR23 DAOE3 DAOE2 DAE － － － － － TCR_0 CMIEB CMIEA OVIE CCLR1 CCLR0 CKS2 CKS1 CKS0 TMR_0 TCR_1 CMIEB CMIEA OVIE CCLR1 CCLR0 CKS2 CKS1 CKS0 TMR_1 TCSR_0 CMFB CMFA OVF ADTE OS3 OS2 OS1 OS0 TCSR_1 CMFB CMFA OVF － OS3 OS2 OS1 OS0 TCORA_0 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCORA_1 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCORB_0 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCORB_1 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCNT_0 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCNT_1 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-35 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール TCCR0 － － － － TMRIS － ICKS1 ICKS0 TMR_0 TCCR1 － － － － TMRIS － ICKS1 ICKS0 TMR_1 TCSR OVF WT/ IT TME － － CKS2 CKS1 CKS0 WDT TCNT Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TSTR － － CST5 CST4 CST3 CS T2 CST1 CST0 TPU TSYR － － SYNC5 SYNC4 SYNC3 SYNC2 SYNC1 SYNC0 CRCCR DORCLR － － － － LMS G1 G0 CRCDIR bit7 bit6 bit5 bit4 bit3 bit2 Bit1 bit0 CRCDORH bit7 bit6 bit5 bit4 bit3 bit2 Bit1 bit0 CRCDORL bit7 bit6 bit5 bit4 bit3 bit2 Bit1 bit0 PFCR3 － PPGS TPUS TMRS DMA_SEL1 DMA_SEL0 － － PORT PFCR4 WAITS BREQS BACKS BREQOS － TXD4S RXD4S SCK4S PFCR5 SSO0S1 SSO0S0 SSI0S1 SSI0S0 SSCK0S1 SSCK0S0 SCS0S1 SCS0S0 TCR_0 CCLR2 CCLR1 CCLR0 CKEG1 CKEG0 TPSC2 TPSC 1 TPSC0 TPU_0 TMDR_0 － － BFB BFA MD3 MD2 MD1 MD0 TIORH_0 IOB3 IOB2 IOB1 IOB0 IOA3 IOA2 IOA1 IOA0 TIORL_0 IOD3 IOD2 IOD1 IOD0 IOC3 IOC2 IOC1 IOC0 TIER_0 TTGE － － TCIEV TGIED TGIEC TGIEB TGIEA TSR_0 － － － TCFV TGFD TGFC TGFB TGFA Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TCNT_0 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRA_0 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRB_0 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRC_0 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRD_0 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCR_1 － CCLR1 CCLR0 CKEG1 CKEG0 TPSC2 TPSC1 TPSC0 TPU_1 TMDR_1 － － － － MD3 MD2 MD1 MD0 TIOR_1 IOB3 IOB2 IOB1 IOB0 IOA3 IOA2 IOA1 IOA0 TIER_1 TTGE － TCIEU TCIEV － － TGIEB TGIEA TSR_1 TCFD － TCFU TCFV － － TGFB TGFA

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-36 2012.09.14 レジスタ 略称 ビット7 ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 ビット0 モジュール Bit15 Bit14 Bit13 Bit12 Bit 11 Bit10 Bit9 Bit8 TPU_1 TCNT_1 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRA_1 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRB_1 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 TCR_2 － CCLR1 CCLR0 CKEG1 CKEG0 TPSC2 TPSC1 TPSC0 TPU_2 TMDR_2 － － － － MD3 MD2 MD1 MD0 TIOR_2 IOB3 IOB2 IOB1 IOB0 IOA3 IOA2 IOA1 IOA0 TIER_2 TTGE － TCIEU TCIEV － － TGIEB TGIEA TSR_2 TCFD － TCFU TCFV － － TGFB TGFA Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TCNT_2 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRA_2 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Bit15 Bit14 Bit13 Bit12 Bi t11 Bit10 Bit9 Bit8 TGRB_2 Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 【注】 *1 内蔵RAM 上に配置されています。DTC がレジスタ情報としてアクセスするとき32 ビットバス、その他のとき16 ビットバスです。 *2 通常モードのときです。 *3 スマートカードインタフェースモードのときです。 *4 PCR の設定により、パルス出力グループ2 とパルス出力グループ3 の出力トリガが同一の場合は、NDRH のアド レスはH'FF4C となり、出力トリガが異なる場合は、グループ2 に対応するNDRH のアドレスはH'FF4E、グルー プ3 に対するNDRH のアドレスはH'FF4C となります。同様に、PCR の設定によりパルス出力グループ0 とパル ス出力グループ1 の出力トリガが同一の場合は、NDRL のアドレスはH'FF4D となり、 出力トリガが異なる場合は、 グループ0 に対するNDRL のアドレスはH'FF4F、グループ1 に対するNDRL のアドレスはH'FF4D となります。 *5 H8S/2425 グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-37 2012.09.14 26.3 各動作モードにおけるレジスタの状態 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール MAR2H 初期化 － － － － － － 初期化 DMAC SPICR1 初期化 － － － － － － 初期化 FSI

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-38 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール SPISTR 初期化 － － － － － － 初期化 FSI RMMSTRCRH 初期化 － － － － － － 初期化 SYSTEM DTCERI 初期化 － － － － － － 初期化 DTC

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-39 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-40 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール P1ODR 初期化 － － － － － － 初期化 PORT

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-41 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール PDODR 初期化 － － － － － － 初期化 PORT

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-42 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール EDMDR0 初期化 － － － － － － 初期化 EXDMAC * SSCRH 初期化 － － － 初期化 初期化 初期化 初期化 SSU SSCRL 初期化 － － － 初期化 初期化 初期化 初期化 SSMR 初期化 － － － 初期化 初期化 初期化 初期化 SSER 初期化 － － － 初期化 初期化 初期化 初期化 SSSR 初期化 － － － 初期化 初期化 初期化 初期化 SSCR2 初期化 － － － 初期化 初期化 初期化 初期化 SSTDR0 初期化 － － － 初期化 初期化 初期化 初期化 SSTDR1 初期化 － － － 初期化 初期化 初期化 初期化 SSTDR2 初期化 － － － 初期化 初期化 初期化 初期化 SSTDR3 初期化 － － － 初期化 初期化 初期化 初期化 SSRDR0 初期化 － － － 初期化 初期化 初期化 初期化 SSRDR1 初期化 － － － 初期化 初期化 初期化 初期化 SSRDR2 初期化 － － － 初期化 初期化 初期化 初期化 SSRDR3 初期化 － － － 初期化 初期化 初期化 初期化 EDSAR0 初期化 － － － － － － 初期化 EXDMAC *

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-43 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール EDMDR3 初期化 － － － － － － 初期化 EXDMAC * P1DDR 初期化 － － － － － － 初期化 PORT

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-44 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール PAPCR 初期化 － － － － － － 初期化 PORT

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-45 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール FLMCR1 初期化 － － － － － － 初期化 FLASH

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-46 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール DTCVBR 初期化 － － － － － － 初期化 DTC DMACRS0 初期化 － － － － － － 初期化 DMAC DTCERA 初期化 － － － － － － 初期化 DTC

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-47 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール SBYCR 初期化 － － － － － － 初期化 SYSTEM

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-48 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-49 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-50 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール PFCR3 初期化 － － － － － － 初期化 PORT

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-51 2012.09.14 レジスタ 略称 リセット 高速 クロック 分周 スリープ モジュール ストップ 全モジュール クロック ストップ ソフトウェア スタンバイ ハードウェア スタンバイ モジュール 【注】 * H8S/2425 グループではサポートしていません。

H8S/2427、H8S/2427R、H8S/2425 グループ 26. レジスタ一覧 R01UH0311JJ0300 Rev.3.00 26-52 2012.09.14

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-1 2012.09.14 27. 電気的特性 27.1 H8S/2427 グループ、H8S/2427R グループの電気的特性（2.7V 版） 27.1.1 絶対最大定格 絶対最大定格を表27.1 に示します。 表 27.1 絶対最大定格 項目 記号 定格値 単位 電源電圧 Vcc PLLVcc －0.3～＋4.3 V P50～P51、PJ0～PJ2 以外） Vin －0.3～Vcc＋0.3 V PJ0～PJ2） Vin －0.3～+6.5 V 入力電圧（ポート4、9） V in －0.3～AVcc＋0.3 V リファレンス電源電圧 Vref －0.3～AVcc＋0.3 V アナログ電源電圧 AVcc －0.3～＋4.3 V アナログ入力電圧 V AN －0.3～AVcc＋0.3 V 保存温度 Tstg －55～＋125 ℃ 【使用上の注意】 絶対最大定格を超えてLSI を使用した場合、LSI 永久破壊となることがあります。 【注】 * フラッシュメモリの書き込み／消去時の動作温度範囲は、 です。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-2 2012.09.14

27.1.2 DC 特性

表 27.2 DC 特性（1） 項目 記号 min. typ. max. 単位 測定条件 VT－ Vcc× 0.2 － － V VT＋ － － Vcc× 0.7 V シュミット トリガ入力 電圧 ポート 1* 、ポート 2* P32～P35* P50～P53* ポート 6* 、ポート 8* 、PA4～ PA7* 、ポート B* 、ポート C* PF1* 、PF2* 、PH2* 、PH3* STBY、MD2～MD0 RES、NMI、EMLE Vcc×0.9 － Vcc＋ 0.3 V EXTAL Vcc ×0.7 － Vcc＋ 0.3 V P14～P17* P24～P26* ポート 3* 、P50～P53* ポート 6* 、ポート 8* ポート A～J* 2.2 － Vcc＋ 0.3 V 入力 High レベル電圧 ポート 4、ポート 9 VIH 2.2 － AVcc ＋0.3 V RES、STBY MD2～MD0、EMLE －0.3 － Vcc× 0.1 V NMI、EXTAL －0.3 － Vcc× 0.2 V P14～P17* 、P24～P26* ポート 3* 、5* 、6* 、ポート8* ポート A～J* －0.3 － Vcc× 0.2 V 入力 Low レベル電圧 ポート 4、ポート 9 VIL －0.3 － AVcc ×0.2 V Vcc－0.3 － － V I OH＝－200μA 出力 High レベル電圧 全出力端子 VOH 全出力端子 － － 0.4 V I OL＝4.0mA 出力 Low レベル電圧 P26、P27* 、P32～P35* P50～P51* VOL － － 0.4 V I OL＝8.0mA RES － － 10.0 μA STBY、NMI、MD2～MD0 － － 1.0 μA Vin＝0.5～Vcc －0.5 V 入力リーク 電流 ポート 4、ポート 9 |Iin| － － 1.0 μA Vin ＝0.5～AVcc －0.5 V 【注】 ポート2、P32～P35、P50、P51、PJ0～PJ2 は 5V トレラント対応です。 *1 A/D およびD/A 変換器未使用時に AVcc、Vref、AVss 端子を開放しないでください。 AVcc、Vref 端子は Vcc に、AVss 端子はVss にそれぞれ接続してください。 *2 IRQ、TIOC、TCLK、TMRI、SCL、SDA として使用した場合です。 *3 IRQ、TIOC、TCLK、TMRI、SCL、SDA 以外として使用した場合です。 *4 SCL、SDA として使用した場合です。 *5 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1 として使用した場合です。 *6 SSO 、SSI、SSCK、SCS、WAIT、ADTR G1 以外として使用した場合です。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-3 2012.09.14 表 27.3 DC 特性（2） 項目 記号 min. typ. max. 単位 測定条件 スリーステート リーク電流 （オフ状態） ポート1～3、P50～P53 ポート6、ポート 8、 ポートA～J ŃĐTSIŃ － － 1.0 μA Vin ＝0.5～VCC －0.5V 入力プルアップ MOS 電流 ポートA～E －I p 10 － 300 μA VCC ＝2.7～ 3.6V Vin＝0V RES － － 30 pF NMI － － 30 pF 入力容量 RES、NMI 以外の全入力 端子 Cin － － 18 pF Vin＝0V f＝1MHz Ta＝25℃ 通常動作時 － 35（3.3V ） 45 mA f ＝25MHz スリープ時 － 25（3.3V ） 35 mA f ＝25MHz － 20 80 μA Ta ≦50℃ 消費電流*2 スタンバイ時*3 ICC*4 － 80 500 μA 50 ℃＜Ta A/D、D/A 変換中 － 0.5 （3.3V） 2.0 mA 1ch 使用時 アナログ 電源電流 A/D、D/A 変換待機時 AI CC － 0.01 5.0 μA 1ch 使用時 A/D、D/A 変換中 － 0.5 （3.3V） 1.0 mA リファレンス 電源電流 A/D、D/A 変換待機時 AI CC － 0.01 5.0 μA RAM スタンバイ電圧 V RAM 2.5 － － V VCC 開始電圧*5 V CC start － － 0.8 V VCC 立ち上がり勾配*5 SV CC 0.02 － 20 ms/V 【注】 *1 A/D およびD/A 変換器未使用時に AVcc、Vref、AVss 端子を開放しないでください。 AVcc、Vref 端子は Vcc に、AVss 端子はVss にそれぞれ接続してください。 *2 消費電流値は、VIHmin＝Vcc－0.2V、VILmax＝0.2V の条件下で、すべての出力端子を無負荷状態にして、さ らに内蔵プルアップMOS をオフ状態にした場合の値です。 *3 VRAM ≦Vcc＜2.7V のとき、VIHmin＝Vcc×0.9、VILmax＝0.3V とした場合の値です。 *4 ICC は下記の式に従って Vcc とf に依存します。 *5 電源投入時、RES 端子がLow レ ベルになっている条件で適用します。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-4 2012.09.14 表 27.4 出力許容電流値 項目 記号 min. typ. max. 単位 I2C 端子以外の全出力端子 IOL － － 4.0 mA 出力Low レベル許容電流 （1 端子あたり） I2C 出力端子 I OL － － 8.0 mA 出力Low レベル許容電流 （総和） 全出力端子の総和 ΣIOL － － 80 mA 出力High レベル許容電流 （1 端子あたり） 全出力端子 －IOH － － 2.0 mA 出力High レベル許容電流 （総和） 全出力端子の総和 Σ－IOH － － 40 mA 【注】 LSI の信頼性を確保するため、出力電流値は表 27.4 の値を超えないようにしてください。 * A/D およびD/A 変換器未使用時に AVcc、Vref、AVss 端子を開放しないでください。 AVcc、Vref 端子は Vcc に、AVss 端子はVss にそれぞれ接続してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-5 2012.09.14

27.1.3 AC 特性

クロックタイミング、制御信号タイミング、バスタイミング、DMAC、EXDMAC タイミングおよび内蔵周 辺機能タイミングを以下に示します。 (1) クロックタイミング 表 27.5 クロックタイミング φ＝8～25MHz 項目 記号 min. max. 単位 測定条件 クロックサイクル時間 t cyc 40 125 ns 図27.5 クロックハイレベルパルス幅 t CH 15 － ns クロックローレベルパルス幅 t CL 15 － ns クロック立ち上がり時間 t Cr － 5 ns クロック立ち下がり時間 t Cf － 5 ns 図27.5 リセット発振安定時間（水晶） t OSC1 10 － ms 図27.7（1） ソフトウェアスタンバイ発振安定時間（水晶） t OSC2 5 － ms 図27.7（2） 外部クロック出力遅延安定時間 t DEXT 10 － ms 図27.7（1） クロックハイレベルパルス幅（SDRAMφ）* t SDCH 10 － ns 図27.6 クロックローレベルパルス幅（SDRAMφ）* t SDCL 10 － ns 図27.6 クロック立ち上がり時間（SDRAMφ）* t sdcr － 5 ns 図27.6 クロック立ち下がり時間（SDRAMφ）* t sdcf － 5 ns 図27.6 【注】 * H8S/2427R グループのみ対応しています。 LSI H8S/2427R* CR H RL C=50pF࠻࡯ࡐA㨪J㧔SDRAMߩPH1㧕 C=30pF࠻࡯ࡐ1㨪3ޔP50㨪P53࠻࡯ࡐޔ6࠻࡯ࡐޔ8ޔ ޓޓޓޓSDRAMǾ*ߩPH1 RL=2.4kǡ RH=12kǡ 㧦1.5V㧔Vcc=2.7㨪3.6V㧕 図 27.1 出力負荷回路

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-6 2012.09.14 (2) 制御信号タイミング 表 27.6 制御信号タイミング φ＝8～25MHz 項目 記号 min. max. 単位 測定条件 RES セットアップ時間 t RESS 250 － ns RES パルス幅 t RESW 2 － ms 図27.8 NMI セットアップ時間 t NMIS 150 － ns NMI ホールド時間 t NMIH 10 － NMI パルス幅 （ソフトウェアスタンバイモードからの復帰時） tNMIW 200 － IRQ セットアップ時間 t IRQS 150 － ns IRQ ホールド時間 t IRQH 10 － IRQ パルス幅 （ソフトウェアスタンバイモードからの復帰時） tIRQW 200 － 図27.9

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-7 2012.09.14 (3) バスタイミング 表 27.7 バスタイミング（1 ） φ＝8～25MHz 項 目 記号 min. max. 単位 測定条件 アドレス遅延時間 t AD － 20 ns アドレスセットアップ時間1 t AS1 0.5 ×tcyc－13 － ns アドレスセットアップ時間2 t AS2 1.0 ×tcyc－13 － ns アドレスセットアップ時間3 t AS3 1.5 ×tcyc－13 － ns アドレスセットアップ時間4 t AS4 2.0 ×tcyc－13 － ns アドレスホールド時間1 t AH1 0.5 ×tcyc－8 － ns アドレスホールド時間2 t AH2 1.0 ×tcyc－8 － ns アドレスホールド時間3 t AH3 1.5 ×tcyc－8 － ns CS 遅延時間 1 t CSD1 － 15 ns CS 遅延時間 2 t CSD2 － 15 ns CS 遅延時間 3 t CSD3 － 20 ns AS 遅延時間 t ASD － 15 ns RD 遅延時間 1 t RSD1 － 15 ns RD 遅延時間 2 t RSD2 － 15 ns リードデータセットアップ時間1 t RDS1 15 － ns リードデータセットアップ時間2 t RDS2 15 － ns リードデータホールド時間1 t RDH1 0 － ns リードデータホールド時間2 t RDH2 0 － ns リードデータアクセス時間1 t AC1 － 1.0 ×tcyc－25 ns リードデータアクセス時間2 t AC2 － 1.5 ×tcyc－25 ns リードデータアクセス時間3 t AC3 － 2.0 ×tcyc－25 ns リードデータアクセス時間4 t AC4 － 2.5 ×tcyc－25 ns リードデータアクセス時間5 t AC5 － 1.0 ×tcyc－25 ns リードデータアクセス時間6 t AC6 － 2.0 ×tcyc－25 ns リードデータアクセス時間7 t AC7 － 4.0 ×tcyc－25 ns リードデータアクセス時間8 t AC8 － 3.0 ×tcyc－25 ns 対アドレスリードデータアクセス時間1 t AA1 － 1.0 ×tcyc－25 ns 対アドレスリードデータアクセス時間2 t AA2 － 1.5 ×tcyc－25 ns 対アドレスリードデータアクセス時間3 t AA3 － 2.0 ×tcyc－25 ns 対アドレスリードデータアクセス時間4 t AA4 － 2.5 ×tcyc－25 ns 対アドレスリードデータアクセス時間5 t AA5 － 3.0 ×tcyc－25 ns 対アドレスリードデータアクセス時間6 t AA6 － 4.0 ×tcyc－25 ns マルチプレクスアドレス遅延時間 t MAD － 20 ns マルチプレクスアドレスセットアップ時間1 t MAS1 0.5 ×tcyc－15 － ns マルチプレクスアドレスセットアップ時間2 t MAS2 1.5 ×tcyc－15 － ns マルチプレクスアドレスホールド時間 t MAH 1.0 ×tcyc－15 － ns AH 遅延時間 t AHD － 15 ns 図27.10 図27.25、 図27.31、 図27.32

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-8 2012.09.14 表 27.8 バスタイミング（2 ） φ＝8～25MHz 項 目 記号 min. max. 単位 測定条件 WR 遅延時間1 t WRD1 － 15 ns WR 遅延時間2 t WRD2 － 15 ns WR パルス幅1 t WSW1 1.0 ×tcyc－13 － ns WR パルス幅2 t WSW2 1.5 ×tcyc－13 － ns ライトデータ遅延時間 t WDD － 23 ns ライトデータセットアップ時間1 t WDS1 0.5 ×tcyc－15 － ns ライトデータセットアップ時間2 t WDS2 1.0 ×tcyc－15 － ns ライトデータセットアップ時間3 t WDS3 1.5 ×tcyc－15 － ns ライトデータホールド時間1 t WDH1 0.5 ×tcyc－13 － ns ライトデータホールド時間2 t WDH2 1.0 ×tcyc－13 － ns ライトデータホールド時間3 t WDH3 1.5 ×tcyc－13 － ns ライトコマンドセットアップ時間1 t WCS1 0.5 ×tcyc－10 － ns ライトコマンドセットアップ時間2 t WCS2 1.0 ×tcyc－10 － ns ライトコマンドホールド時間1 t WCH1 0.5 ×tcyc－10 － ns ライトコマンドホールド時間2 t WCH2 1.0 ×tcyc－10 － ns リードコマンドセットアップ時間1 t RCS1 1.5 ×tcyc－10 － ns リードコマンドセットアップ時間2 t RCS2 2.0 ×tcyc－10 － ns リードコマンドホールド時間 t RCH 0.5 ×tcyc－10 － ns CAS 遅延時間 1 t CASD1 － 15 ns CAS 遅延時間 2 t CASD2 － 15 ns CAS セットアップ時間 1 t CSR1 0.5 ×tcyc－10 － ns CAS セットアップ時間 2 t CSR2 1.5 ×tcyc－10 － ns CAS パルス幅 1 t CASW1 1.0 ×tcyc－20 － ns CAS パルス幅 2 t CASW2 1.5 ×tcyc－20 － ns CAS プリチャージ時間 1 t CPW1 1.0 ×tcyc－20 － ns CAS プリチャージ時間 2 t CPW2 1.5 ×tcyc－20 － ns tOED1 － 15 ns OE 遅延時間1*1 tOED1B － 19 ns tOED2 － 15 ns OE 遅延時間2*1 tOED2B － 19 ns プリチャージ時間1 t PCH1 1.0 ×tcyc－20 － ns プリチャージ時間2 t PCH2 1.5 ×tcyc－20 － ns 図27.10 図27.25、 図27.31、 図27.32 セルフリフレッシュ時プリチャージ時間1 t RPS1 2.5 ×tcyc－20 － ns セルフリフレッシュ時プリチャージ時間2 t RPS2 3.0 ×tcyc－20 － ns 図27.24 図27.25 WAIT セットアップ時間 t WTS 25 － ns WAIT ホールド時間 t WTH 1 － ns 図27.12、 図27.18、 図27.32

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-9 2012.09.14 項 目 記号 min. max. 単位 測定条件 BREQ セットアップ時間 t BREQS 30 － ns BACK 遅延時間 t BACD － 15 ns バスフローティング時間 t BZD － 40 ns 図27.26 BREQO 遅延時間 t BRQOD － 25 ns 図27.27 アドレス遅延時間2*2 tAD2 1 16.5 ns 図27.28 CS 遅延時間 4*2 t CSD4 1 16.5 ns 図27.28 DQM 遅延時間*2 tDQMD 1 16.5 ns 図27.28 tCKED 1 16.5 ns CKE 遅延時間*2*3 tCKEDB 1 19 ns 図27.29、 図27.30 リードデータセットアップ時間3*2 t RDS3 15 － ns 図27.28 リードデータホールド時間3*2 t RDH3 0 － ns 図27.28 ライトデータ遅延時間2*2 t WDD2 － 31.5 ns 図27.28 ライトデータホールド時間4*2 t WDH4 2 － ns 図27.28 【注】 *1 t OED1、tOED2 はOE-A、RD に対応しています。tOED1B、tOED2B はOE-B に対応しています。 *2 H8S/2427R グループのみ対応しています。 *3 t CKED はCKE-A に対応しています。tCKEDB はCKE-B に対応しています。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-10 2012.09.14 (4) DMAC 、EXDMAC タイミング 表 27.9 DMAC、EXDMAC タイミング φ＝8～25MHz 項 目 記号 min. max. 単位 測定条件 DREQ セットアップ時間 t DRQS 25 － DREQ ホールド時間 t DRQH 10 － ns 図27.36 TEND 遅延時間 t TED － 18 図27.35 DACK 遅延時間 1 t DACD1 － 18 DACK 遅延時間 2 t DACD2 － 18 ns 図27.33 図27.34 EDREQ セットアップ時間 t EDRQS 25 － EDREQ ホールド時間 t EDRQH 10 － ns 図27.36 ETEND 遅延時間 t ETED － 18 ns 図27.35 EDACK 遅延時間 1 t EDACD1 － 18 EDACK 遅延時間 2 t EDACD2 － 18 ns 図27.33 図27.34 EDRAK 遅延時間 t EDRKD － 18 ns 図27.37 (5) 内蔵周辺モジュールタイミング 表 27.10 内蔵周辺モジュールタイミング φ＝8～25MHz 項 目 記号 min. max. 単位 測定 条件 出力データ遅延時間 t PWD － 40 ns 入力データセットアップ時間 t PRS 25 － ns I/O ポート 入力データホールド時間 t PRH 25 － ns 図27.38 PPG パルス出力遅延時間 t POD － 40 ns 図27.39 タイマ出力遅延時間 t TOCD － 40 ns タイマ入力セットアップ時間 t TICS 25 － ns 図27.40 タイマクロック入力セットアップ時間 t TCKS 25 － ns 単エッジ指定 t TCKWH 1.5 － t cyc TPU タイマクロックパルス幅 両エッジ指定 t TCKWL 2.5 － t cyc 図27.41 タイマ出力遅延時間 t TMOD － 40 ns 図27.42 タイマリセット入力セットアップ時間 t TMRS 25 － ns 図27.44 タイマクロック入力セットアップ時間 t TMCS 25 － ns 単エッジ指定 t TMCWH 1.5 － t cyc 8 ビット タイマ タイマクロックパルス幅 両エッジ指定 t TMCWL 2.5 － t cyc 図27.43 WDT オーバフロー出力遅延時間 t WOVD － 40 ns 図27.45

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-11 2012.09.14 項 目 記号 min. max. 単位 測定 条件 調歩同期 4 － 入力クロックサイクル クロック同期 tScyc 6 － tcyc 入力クロックパルス幅 t SCKW 0.4 0.6 t Scyc 入力クロック立ち上がり時間 t SCKr － 1.5 入力クロック立ち下がり時間 t SCKf － 1.5 tcyc 図27.46 送信データ遅延時間 t TXD － 40 ns 受信データセットアップ時間 （クロック同期） tRXS 40 － ns SCI 受信データホールド時間 （クロック同期） t RXH 40 － ns 図27.47 A/D 変換 器 トリガ入力セットアップ時間 t TRGS 30 － ns 図27.48 SCL 入力サイクル時間 t SCL 12tcyc＋ 600 ― ns SCL 入力 High パルス幅 t SCLH 3tcyc＋ 300 ― ns SCL 入力 Low パルス幅 t SCLL 5tcyc＋ 300 ― ns SCL、SDA 入力立ち下がり時間 t Sf ― 300 ns SCL、SDA 入力 スパイクパルス除去時間 tSP ― 1tcyc ns SDA 入力バスフリー時間 t BUF 5tcyc ― ns 開始条件入力ホールド時間 t STAH 3tcyc ― ns 再送開始条件入力 セットアップ時間 t STAS 3tcyc ― ns 停止条件入力 セットアップ時間 t STOS 3tcyc ― ns データ入力セットアップ時間 t SDAS 1tcyc＋20 ― ns データ入力ホールド時間 t SDAH tcyc ＋20 ― ns SCL、SDA の容量性負荷 Cb ― 400 pF IIC2 SCL、SDA 立ち下がり時間 t Sf ― 300 ns 図27.49 マスタ 4 256 クロックサイクル スレーブ tSUcyc 4 256 tcyc マスタ 65 － クロックハイレベル パルス幅 スレーブ t HI 65 － ns マスタ 65 － クロッククローレベル パルス幅 スレーブ t LO 65 － ns クロック立ち上がり時間 t RISE － 12 ns SSU* クロック立ち下がり時間 t FALL － 12 ns 図27.50 図27.53

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-12 2012.09.14 項 目 記号 min. max. 単位 測定 条件 マスタ 25 － データ入力セットアップ 時間 スレーブ t SU 30 － ns マスタ 10 － データ入力ホールド時間 スレーブ tH 10 － ns マスタ 2.5 － SCS セットアップ時間 スレーブ tLEAD 2.5 － tcyc マスタ 2.5 － SCS ホールド時間 スレーブ tLAG 2.5 － tcyc マスタ － 40 データ出力遅延時間 スレーブ tOD － 40 ns マスタ －5 － データ出力ホールド時間 スレーブ tOH 0 － ns マスタ 2.5 － 連続送信時間遅延時間 スレーブ tTD 2.5 － tcyc 図27.50 図27.53 スレーブアクセス時間 t SA － 1 tcyc SSU* スレーブアウト解放時間 t REL － 1 tcyc 図27.52、 図27.53 クロックサイクル t CYC 40 － クロックパルス幅（H） t CKH 18 － クロックパルス幅（L） t CKL 17 － SS 信号立ち上がり遅延時間 t SSH 12 － SS 信号立ち下がり遅延時間 t SSL 12 － 送信信号遅延時間 t TXD － 12 受信信号セットアップ時間 t RXS 5 － FSI 受信信号ホールド時間 t RXH 5 － ns 図27.54 【注】 * SSU ：Synchronous Serial communication Unit

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-13 2012.09.14

27.1.4 A/D 変換特性

表 27.11 A/D 変換特性 φ＝8～25MHz 項目 min. typ. max. 単位 分解能 10 10 10 ビット 変換時間 4.0 * － － μs アナログ入力容量 － － 15 pF 許容信号源インピーダンス － － 5 k Ω 非直線性誤差 － － ±5.5 LSB オフセット誤差 － － ±5.5 LSB フルスケール誤差 － － ±5.5 LSB 量子化誤差 － － ±0.5 LSB 絶対精度 － － ±6.0 LSB 【注】 * 40 ステートで ADCLK＝10MHz の時

27.1.5 D/A 変換特性

表 27.12 D/A 変換特性 φ＝8～25MHz 項 目 min. typ. max. 単位 測定条件 分解能 8 8 8 ビット 変換時間 － － 10 μs 負荷容量20pF － ±2.0 ±3.0 LSB 負荷抵抗2MΩ 絶対精度 － － ±2.0 LSB 負荷抵抗4MΩ

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-14 2012.09.14 27.1.6 フラッシュメモリ特性 表 27.13 フラッシュメモリ特性の電気的特性 φ＝8～25MHz 規格値 項目 対象領域 最小 標準 最大 単位 ユーザROM ユーザブートROM データフラッシュ 10,000* 2 ― ― 回 ユーザROM ユーザブートROM ― 150 4,000 書き込み時間（4 バイト当たり） データフラッシュ ― 300 4,000 μs ユーザROM ユーザブートROM ― 300 3,000 消去時間（1 ブロック当たり） データフラッシュ ― 300 3,000 ms ユーザROM ユーザブートROM 書き込み／消去電圧 データフラッシュ 2.7 ― 3.6 V ユーザROM ユーザブートROM 読み出し電圧 データフラッシュ 2.7 ― 3.6 V ユーザROM ユーザブートROM 1 ― ― アクセスステート データフラッシュ 2 ― ― ステート 【注】 1 多回数の書き換えを実施するシステムの場合は、実効的な書き換え回数を減少させる工夫として、書き込み番 地を順にずらしていくなどしてブランク領域ができるだけ残らないように書き込みを実施した上で1 回の消 去を行ってください。たとえば1 組16 バイトを書き込む場合、最大256 組の書き込みを実施した上で 1 回の 消去をすることで、実効的な書き換え回数を少なくすることができます。 ブロックごとに何回消去を実施したかを情報として残し、制限回数を設けていただくことをお勧めします。 2 消去でイレースエラーが発生した場合は、 イレースエラーが発生しなくなるまでクリアステータスコマンド→ イレースコマンドを少なくとも3 回実行してください。 *1 書き込み／消去回数の定義 書き込み／消去回数はブロックごとの消去回数です。 書き込み／消去回数がn 回（n=100）の場合、ブロックごとにそれぞれ n 回ずつ消去することができます。 たとえば、4K バイト／ブロックのデータフラッシュA に対して、それぞれ異なる番地に4 バイト書き込みを 1024 回に分けて行った後に、そのブロックを消去した場合も、書き込み/消去回数は1 回と数えます。 ただし、消去1 回に対して、同一番地に複数回の書き込みは行わないでください。（上書き禁止） *2 書き込み／消去回数後の全ての電気的特性を保証する回数です。（保証は1 から"最小"値の範囲です。）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-15 2012.09.14 27.2 H8S/2425 グループの電気的特性（2.7V 版） 27.2.1 絶対最大定格 絶対最大定格を表27.14 に示します。 表 27.14 絶対最大定格 項 目 記号 定格値 単位 電源電圧 Vcc PLLVcc －0.3～＋4.3 V P50～P51、P81、P83 以外） Vin －0.3～Vcc＋0.3 V P83） Vin －0.3～+6.5 V 入力電圧（ポート4、9） V in －0.3～AVcc＋0.3 V リファレンス電源電圧 Vref －0.3～AVcc＋0.3 V アナログ電源電圧 AVcc －0.3～＋4.3 V アナログ入力電圧 V AN －0.3～AVcc＋0.3 V 保存温度 Tstg －55～＋125 ℃ 【使用上の注意】 絶対最大定格を超えてLSI を使用した場合、LSI 永久破壊となることがあります。 【注】 * フラッシュメモリの書き込み／消去時の動作温度範囲は、 です。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-16 2012.09.14

27.2.2 DC 特性

表 27.15 DC 特性（1） 項 目 記号 min. typ. max. 単位 測定条件 VT－ Vcc ×0.2 － － V VT＋ － － Vcc ×0.7 V シュミット トリガ入力 電圧 ポート1*6、ポート2*6、 ポートB*2、ポートC*2、 STBY、MD2～MD0 RES、NMI、EMLE Vcc×0.9 － Vcc ＋0.3 V EXTAL Vcc ×0.7 － Vcc ＋0.3 V P24～P26*5、 ポート3*3、P50～P53*3 ポート8*3、ポートA～G*3 2.2 － Vcc ＋0.3 V 入力 High レベル電圧 ポート4、ポート9 VIH 2.2 － AVcc ＋0.3 V RES、STBY MD2～MD0、EMLE －0.3 － Vcc ×0.1 V NMI、EXTAL －0.3 － Vcc ×0.2 V P24～P26*5、 ポートA～G*3 －0.3 － Vcc ×0.2 V 入力Low レベル電圧 ポート4、ポート9 VIL －0.3 － AVcc ×0.2 V Vcc－0.3 － － V I OH＝－200μA 出力 High レベル電圧 全出力端子 VOH 全出力端子 － － 0.4 V I OL＝4.0mA 出力Low P50～P51*4 VOL － － 0.4 V I OL＝8.0mA RES － － 10.0 μA STBY、NMI、MD2～MD0 － － 1.0 μA Vin＝0.5～Vcc－0.5 V 入力リーク 電流 ポート4、ポート9 |Iin| － － 1.0 μA Vin ＝0.5～AVcc－0.5 V 【注】 ポート2、P32～P35、P50、P51、P81、P83 は5V トレラント対応です。 *1 A/D およびD/A 変換器未使用時にAVcc、Vref、AVss 端子を開放しないでください。 AVcc 、Vref 端子はVcc に、AVss 端子はVss にそれぞれ接続してください。 *2 IRQ、TIOC、TCLK、TMRI、SCL、SDA として使用した場合です。 *3 IRQ、TIOC、TCLK、TMRI、SCL、SDA 以外として使用した場合です。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-17 2012.09.14 *4 SCL 、SDA として使用した場合です。 *5 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1、DREQ として使用した場合です。 *6 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1、DREQ 以外として使用した場合です。 表 27.16 DC 特性（2） 項 目 記号 min. typ. max. 単位 測定条件 スリーステート リーク電流 （オフ状態） ポート1～3、P50～P53 ポート8、 ポートA～G ŃITSIŃ － － 1.0 μA Vin ＝0.5～VCC －0.5V 入力プルアップ MOS 電流 ポートA～E －Ip 10 － 300 μA VCC ＝2.7～ 3.6V Vin＝0V RES － － 30 pF NMI － － 30 pF 入力容量 RES、NMI 以外の全入力 端子 Cin － － 18 pF Vin＝0V f＝1MHz Ta＝25℃ 通常動作時 － 35（3.3V ） 45 mA f ＝25MHz スリープ時 － 25（3.3V ） 35 mA f ＝25MHz － 20 80 μA Ta ≦50℃ 消費電流*2 スタンバイ時*3 ICC*4 － 80 500 μA 50 ℃＜Ta アナログ A/D 、D/A 変換中 － 0.5 （3.3V） 2.0 mA 1ch 使用時 電源電流 A/D 、D/A 変換待機時 AICC － 0.01 5.0 μA 1ch 使用時 リファレンス A/D 、D/A 変換中 － 0.5 （3.3V） 1.0 mA 電源電流 A/D 、D/A 変換待機時 AICC － 0.01 5.0 μA RAM スタンバイ電圧 V RAM 2.5 － － V VCC 開始電圧*5 V CC start － － 0.8 V VCC 立ち上がり勾配*5 SV CC 0.02 － 20 ms/V 【注】 *1 A/D およびD/A 変換器未使用時に AVcc、Vref、AVss 端子を開放しないでください。 AVcc、Vref 端子は Vcc に、AVss 端子はVss にそれぞれ接続してください。 *2 消費電流値は、VIHmin＝VCC－0.2V、VILmax＝0.2V の条件下で、すべての出力端子を無負荷状態にして、さ らに内蔵プルアップMOS をオフ状態にした場合の値です。 *3 VRAM ≦Vcc＜2.7V のとき、VIHmin＝Vcc×0.9、VILmax＝0.3V とした場合の値です。 *4 I CC は下記の式に従ってVcc とf に依存します。 *5 電源投入時、RES 端子がLow レベルになっている条件で適用します。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-18 2012.09.14 表 27.17 出力許容電流値 項 目 記号 min. typ. max. 単位 I2C 端子以外の全出力端子 IOL － － 4.0 mA 出力Low レベル許容電流 （1 端子あたり） I2C 出力端子 I OL － － 8.0 mA 出力Low レベル許容電流 （総和） 全出力端子の総和 ΣIOL － － 80 mA 出力High レベル許容電流 （1 端子あたり） 全出力端子 －IOH － － 2.0 mA 出力High レベル許容電流 （総和） 全出力端子の総和 Σ－IOH － － 40 mA 【注】 LSI の信頼性を確保するため、出力電流値は表 27.17 の値を超えないようにしてください。 * A/D およびD/A 変換器未使用時に AVcc、Vref、AVss 端子を開放しないでください。 AVcc、Vref 端子は Vcc に、AVss 端子はVss にそれぞれ接続してください。

27.2.3 AC 特性

クロックタイミング、制御信号タイミング、バスタイミング、DMAC タイミングおよび内蔵周辺モジュール タイミングを以下に示します。 (1) クロックタイミング 表 27.18 クロックタイミング φ＝8～25MHz 項目 記号 min. max. 単位 測定条件 クロックサイクル時間 t cyc 40 125 ns 図27.5 クロックハイレベルパルス幅 t CH 15 － ns クロックローレベルパルス幅 t CL 15 － ns クロック立ち上がり時間 t Cr － 5 ns クロック立ち下がり時間 t Cf － 5 ns 図27.5 リセット発振安定時間（水晶） t OSC1 10 － ms 図27.7（1） ソフトウェアスタンバイ発振安定時間（水晶） t OSC2 5 － ms 図27.7（2） 外部クロック出力遅延安定時間 t DEXT 10 － ms 図27.7（1）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-19 2012.09.14 LSI಴ജ┵ሶ CR H RL C=50pF࠻࡯ࡐA㨪G C=30pF࠻࡯ࡐ1㨪3ޔP50㨪P53࠻࡯ࡐޔ8 RL=2.4kǡ RH=12kǡ 㧦1.5V㧔Vcc=2.7㨪3.6V㧕 図 27.2 出力負荷回路 (2) 制御信号タイミング 表 27.19 制御信号タイミング φ＝8～25MHz 項目 記号 min. max. 単位 測定条件 RES セットアップ時間 t RESS 250 － ns RES パルス幅 t RESW 2 － ms 図27.8 NMI セットアップ時間 t NMIS 150 － ns NMI ホールド時間 t NMIH 10 － NMI パルス幅 （ソフトウェアスタンバイモードからの復帰時） tNMIW 200 － IRQ セットアップ時間 t IRQS 150 － ns IRQ ホールド時間 t IRQH 10 － IRQ パルス幅 （ソフトウェアスタンバイモードからの復帰時） tIRQW 200 － 図27.9

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-20 2012.09.14 (3) バスタイミング 表 27.20 バスタイミング（1 ） φ＝8～25MHz 項 目 記号 min. max. 単位 測定条件 アドレス遅延時間 t AD － 20 ns アドレスセットアップ時間1 t AS1 0.5 ×tcyc－13 － ns アドレスセットアップ時間2 t AS2 1.0 ×tcyc－13 － ns アドレスセットアップ時間3 t AS3 1.5 ×tcyc－13 － ns アドレスセットアップ時間4 t AS4 2.0 ×tcyc－13 － ns アドレスホールド時間1 t AH1 0.5 ×tcyc－8 － ns アドレスホールド時間2 t AH2 1.0 ×tcyc－8 － ns アドレスホールド時間3 t AH3 1.5 ×tcyc－8 － ns CS 遅延時間 1 t CSD1 － 15 ns CS 遅延時間 2 t CSD2 － 15 ns CS 遅延時間 3 t CSD3 － 20 ns AS 遅延時間 t ASD － 15 ns RD 遅延時間 1 t RSD1 － 15 ns RD 遅延時間 2 t RSD2 － 15 ns リードデータセットアップ時間1 t RDS1 15 － ns リードデータセットアップ時間2 t RDS2 15 － ns リードデータホールド時間1 t RDH1 0 － ns リードデータホールド時間2 t RDH2 0 － ns リードデータアクセス時間1 t AC1 － 1.0 ×tcyc－25 ns リードデータアクセス時間2 t AC2 － 1.5 ×tcyc－25 ns リードデータアクセス時間3 t AC3 － 2.0 ×tcyc－25 ns リードデータアクセス時間4 t AC4 － 2.5 ×tcyc－25 ns リードデータアクセス時間5 t AC5 － 1.0 ×tcyc－25 ns リードデータアクセス時間6 t AC6 － 2.0 ×tcyc－25 ns リードデータアクセス時間7 t AC7 － 4.0 ×tcyc－25 ns リードデータアクセス時間8 t AC8 － 3.0 ×tcyc－25 ns 対アドレスリードデータアクセス時間1 t AA1 － 1.0 ×tcyc－25 ns 対アドレスリードデータアクセス時間2 t AA2 － 1.5 ×tcyc－25 ns 対アドレスリードデータアクセス時間3 t AA3 － 2.0 ×tcyc－25 ns 対アドレスリードデータアクセス時間4 t AA4 － 2.5 ×tcyc－25 ns 対アドレスリードデータアクセス時間5 t AA5 － 3.0 ×tcyc－25 ns 対アドレスリードデータアクセス時間6 t AA6 － 4.0 ×tcyc－25 ns マルチプレクスアドレス遅延時間 t MAD － 20 ns マルチプレクスアドレスセットアップ時間1 t MAS1 0.5 ×tcyc－15 － ns マルチプレクスアドレスセットアップ時間2 t MAS2 1.5 ×tcyc－15 － ns マルチプレクスアドレスホールド時間 t MAH 1.0 ×tcyc－15 － ns AH 遅延時間 t AHD － 15 ns 図27.10 図27.25、 図27.31、 図27.32

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-21 2012.09.14 表 27.20 バスタイミング（2 ） φ＝8～25MHz 項 目 記号 min. max. 単位 測定条件 WR 遅延時間1 t WRD1 － 15 ns WR 遅延時間2 t WRD2 － 15 ns WR パルス幅1 t WSW1 1.0 ×tcyc－13 － ns WR パルス幅2 t WSW2 1.5 ×tcyc－13 － ns ライトデータ遅延時間 t WDD － 23 ns ライトデータセットアップ時間1 t WDS1 0.5 ×tcyc－15 － ns ライトデータセットアップ時間2 t WDS2 1.0 ×tcyc－15 － ns ライトデータセットアップ時間3 t WDS3 1.5 ×tcyc－15 － ns ライトデータホールド時間1 t WDH1 0.5 ×tcyc－13 － ns ライトデータホールド時間2 t WDH2 1.0 ×tcyc－13 － ns ライトデータホールド時間3 t WDH3 1.5 ×tcyc－13 － ns ライトコマンドセットアップ時間1 t WCS1 0.5 ×tcyc－10 － ns ライトコマンドセットアップ時間2 t WCS2 1.0 ×tcyc－10 － ns ライトコマンドホールド時間1 t WCH1 0.5 ×tcyc－10 － ns ライトコマンドホールド時間2 t WCH2 1.0 ×tcyc－10 － ns リードコマンドセットアップ時間1 t RCS1 1.5 ×tcyc－10 － ns リードコマンドセットアップ時間2 t RCS2 2.0 ×tcyc－10 － ns リードコマンドホールド時間 t RCH 0.5 ×tcyc－10 － ns CAS 遅延時間 1 t CASD1 － 15 ns CAS 遅延時間 2 t CASD2 － 15 ns CAS セットアップ時間 1 t CSR1 0.5 ×tcyc－10 － ns CAS セットアップ時間 2 t CSR2 1.5 ×tcyc－10 － ns CAS パルス幅 1 t CASW1 1.0 ×tcyc－20 － ns CAS パルス幅 2 t CASW2 1.5 ×tcyc－20 － ns CAS プリチャージ時間 1 t CPW1 1.0 ×tcyc－20 － ns CAS プリチャージ時間 2 t CPW2 1.5 ×tcyc－20 － ns tOED1 － 15 ns OE 遅延時間1 tOED1B － 19 ns tOED2 － 15 ns OE 遅延時間2 tOED2B － 19 ns プリチャージ時間1 t PCH1 1.0 ×tcyc－20 － ns プリチャージ時間2 t PCH2 1.5 ×tcyc－20 － ns 図27.10 図27.25、 図27.31、 図27.32 セルフリフレッシュ時プリチャージ時間1 t RPS1 2.5 ×tcyc－20 － ns セルフリフレッシュ時プリチャージ時間2 t RPS2 3.0 ×tcyc－20 － ns 図27.24 図27.25 WAIT セットアップ時間 t WTS 25 － ns WAIT ホールド時間 t WTH 1 － ns 図27.12、 図27.18、 図27.32

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-22 2012.09.14 項 目 記号 min. max. 単位 測定条件 BREQ セットアップ時間 t BREQS 30 － ns BACK 遅延時間 t BACD － 15 ns バスフローティング時間 t BZD － 40 ns 図27.26 BREQO 遅延時間 t BRQOD － 25 ns 図27.27 【注】 * t OED1、tOED2 はOE-A、RD に対応しています。tOED1B、tOED2B はOE-B に対応しています。 (4) DMAC タイミング 表 27.21 DMAC タイミング φ＝8～25MHz 項 目 記号 min. max. 単位 測定条件 DREQ セットアップ時間 t DRQS 25 － DREQ ホールド時間 t DRQH 10 － ns 図27.36 TEND 遅延時間 t TED － 18 図27.35 DACK 遅延時間 1 t DACD1 － 18 DACK 遅延時間 2 t DACD2 － 18 ns 図27.33 図27.34

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-23 2012.09.14 (5) 内蔵周辺モジュールタイミング 表 27.22 内蔵周辺モジュールタイミング φ＝8～25MHz 項 目 記号 min. max. 単位 測定 条件 出力データ遅延時間 t PWD － 40 ns 入力データセットアップ時間 t PRS 25 － ns I/O ポート 入力データホールド時間 t PRH 25 － ns 図27.38 PPG パルス出力遅延時間 t POD － 40 ns 図27.39 タイマ出力遅延時間 t TOCD － 40 ns タイマ入力セットアップ時間 t TICS 25 － ns 図27.40 タイマクロック入力セットアップ時間 t TCKS 25 － ns 単エッジ指定 t TCKWH 1.5 － t cyc TPU タイマクロックパルス幅 両エッジ指定 t TCKWL 2.5 － t cyc 図27.41 タイマ出力遅延時間 t TMOD － 40 ns 図27.42 タイマリセット入力セットアップ時間 t TMRS 25 － ns 図27.44 タイマクロック入力セットアップ時間 t TMCS 25 － ns 単エッジ指定 t TMCWH 1.5 － t cyc 8 ビット タイマ タイマクロックパルス幅 両エッジ指定 t TMCWL 2.5 － t cyc 図27.43 WDT オーバフロー出力遅延時間 t WOVD － 40 ns 図27.45 調歩同期 t Scyc 4 － 入力クロックサイクル クロック同期 6 － tcyc 入力クロックパルス幅 t SCKW 0.4 0.6 t Scyc 入力クロック立ち上がり時間 t SCKr － 1.5 入力クロック立ち下がり時間 t SCKf － 1.5 tcyc 図27.46 送信データ遅延時間 t TXD － 40 ns 受信データセットアップ時間 （クロック同期） tRXS 40 － ns SCI 受信データホールド時間 （クロック同期） t RXH 40 － ns 図27.47 A/D 変換器 トリガ入力セットアップ時間 t TRGS 30 － ns 図27.48

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-24 2012.09.14 項 目 記号 min. max. 単位 測定 条件 SCL 入力サイクル時間 t SCL 12tcyc＋ 600 － ns SCL 入力 High パルス幅 t SCLH 3tcyc＋300 － ns SCL 入力 Low パルス幅 t SCLL 5tcyc＋300 － ns SCL、SDA 入力立ち下がり時間 t Sf － 300 ns SCL、SDA 入力 スパイクパルス除去時間 tSP － 1tcyc ns SDA 入力バスフリー時間 t BUF 5tcyc － ns 開始条件入力ホールド時間 t STAH 3tcyc － ns 再送開始条件入力 セットアップ時間 tSTAS 3tcyc － ns 停止条件入力 セットアップ時間 t STOS 3tcyc － ns データ入力セットアップ時間 t SDAS 3tcyc － ns データ入力ホールド時間 t SDAH 1tcyc＋20 － ns SCL、SDA の容量性負荷 Cb － 400 pF IIC2 SCL、SDA 立ち下がり時間 t Sf － 300 ns 図27.49 マスタ 4 256 クロックサイクル スレーブ tSUcyc 4 256 tcyc マスタ 65 － クロックハイレベル パルス幅 スレーブ t HI 65 － ns マスタ 65 － クロックローレベル パルス幅 スレーブ t LO 65 － ns クロック立ち上がり時間 t RISE － 12 ns クロック立ち下がり時間 t FALL － 12 ns マスタ 25 － データ入力セットアップ 時間 スレーブ t SU 30 － ns マスタ 10 － データ入力ホールド時間 スレーブ tH 10 － ns マスタ 2.5 － SCS セットアップ時間 スレーブ tLEAD 2.5 － tcyc マスタ 2.5 － SCS ホールド時間 スレーブ tLAG 2.5 － tcyc マスタ － 40 データ出力遅延時間 スレーブ tOD － 40 ns マスタ －5 － データ出力ホールド時間 スレーブ tOH 0 － ns マスタ 2.5 － 連続送信時間遅延時間 スレーブ tTD 2.5 － tcyc 図27.50 図27.53 スレーブアクセス時間 t SA － 1 tcyc SSU* スレーブアウト解放時間 t REL － 1 tcyc 図27.52、 図27.53

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-25 2012.09.14 項 目 記号 min. max. 単位 測定 条件 クロックサイクル t CYC 40 － クロックパルス幅（H） t CKH 18 － クロックパルス幅（L） t CKL 17 － SS 信号立ち上がり遅延時間 t SSH 12 － SS 信号立ち下がり遅延時間 t SSL 12 － 送信信号遅延時間 t TXD － 12 受信信号セットアップ時間 t RXS 5 － FSI 受信信号ホールド時間 t RXH 5 － ns 図27.54 【注】 * SSU ：Synchronous Serial communication Unit

27.2.4 A/D 変換特性

表 27.23 A/D 変換特性 φ＝8～25MHz 項目 min. typ. max. 単位 分解能 10 10 10 ビット 変換時間 4.0 * － － μs アナログ入力容量 － － 15 pF 許容信号源インピーダンス － － 5 k Ω 非直線性誤差 － － ±5.5 LSB オフセット誤差 － － ±5.5 LSB フルスケール誤差 － － ±5.5 LSB 量子化誤差 － － ±0.5 LSB 絶対精度 － － ±6.0 LSB 【注】 * 40 ステートで ADCLK＝10MHz の時

27.2.5 D/A 変換特性

表 27.24 D/A 変換特性 φ＝8～25MHz 項 目 min. typ. max. 単位 測定条件 分解能 8 8 8 ビット 変換時間 － － 10 μs 負荷容量20pF － ±2.0 ±3.0 LSB 負荷抵抗2MΩ 絶対精度 － － ±2.0 LSB 負荷抵抗4MΩ

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-26 2012.09.14 27.2.6 フラッシュメモリ特性 表 27.25 フラッシュメモリ特性の電気的特性 φ＝8～25MHz 規格値 項目 対象領域 最小 標準 最大 単位 ユーザROM ユーザブートROM データフラッシュ 10,000* 2 － － 回 ユーザROM ユーザブートROM － 150 4,000 書き込み時間（4 バイト当たり） データフラッシュ － 300 4,000 μs ユーザROM ユーザブートROM － 300 3,000 消去時間（1 ブロック当たり） データフラッシュ － 300 3,000 ms ユーザROM ユーザブートROM 書き込み／消去電圧 データフラッシュ 2.7 － 3.6 V ユーザROM ユーザブートROM 読み出し電圧 データフラッシュ 2.7 － 3.6 V ユーザROM ユーザブートROM 1 － － アクセスステート データフラッシュ 2 － － ステート 【注】 1 多回数の書き換えを実施するシステムの場合は、実効的な書き換え回数を減少させる工夫として、書き込み番 地を順にずらしていくなどしてブランク領域ができるだけ残らないように書き込みを実施した上で1 回の消 去を行ってください。たとえば1 組16 バイトを書き込む場合、最大256 組の書き込みを実施した上で 1 回の 消去をすることで、実効的な書き換え回数を少なくすることができます。 ブロックごとに何回消去を実施したかを情報として残し、制限回数を設けていただくことをお勧めします。 2 消去でイレースエラーが発生した場合は、 イレースエラーが発生しなくなるまでクリアステータスコマンド→ イレースコマンドを少なくとも3 回実行してください。 *1 書き込み／消去回数の定義 書き込み／消去回数はブロックごとの消去回数です。 書き込み／消去回数がn 回（n=100）の場合、ブロックごとにそれぞれ n 回ずつ消去することができます。 たとえば、4K バイト／ブロックのデータフラッシュA に対して、それぞれ異なる番地に4 バイト書き込みを 1024 回に分けて行った後に、そのブロックを消去した場合も、書き込み／消去回数は 1 回と数えます。 ただし、消去1 回に対して、同一番地に複数回の書き込みは行わないでください。（上書き禁止） *2 書き込み／消去回数後の全ての電気的特性を保証する回数です。（保証は1 から"最小"値の範囲です。）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-27 2012.09.14

27.3 H8S/2427 グループ、H8S/2427R グループの電気的特性（3V 版）

27.3.1 絶対最大定格 絶対最大定格を表27.26 に示します。 表 27.26 絶対最大定格 項目 記号 定格値 単位 電源電圧 Vcc PLLVcc －0.3～＋4.3 V P50～P51、PJ0～PJ2 以外） Vin －0.3～Vcc＋0.3 V 入力電圧 （ポート2、P50～P51、P32～P35、PJ0 ～PJ2） Vin －0.3～＋6.5 V 入力電圧（ポート4、9） V in －0.3～AVcc＋0.3 V リファレンス電源電圧 Vref －0.3～AVcc＋0.3 V アナログ電源電圧 AVcc －0.3～＋4.3 V アナログ入力電圧 V AN －0.3～AVcc＋0.3 V 保存温度 Tstg －55～＋125 ℃ 【使用上の注意】 絶対最大定格を超えてLSI を使用した場合、LSI 永久破壊となることがあります。 【注】 * フラッシュメモリの書き込み／消去時の動作温度範囲は、 です。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-28 2012.09.14

27.3.2 DC 特性

表 27.27 DC 特性（1） 項目 記号 min. typ. max. 単位 測定条件 VT－ Vcc ×0.2 － － V VT＋ － － Vcc ×0.7 V シュミット トリガ入力 電圧 ポート1*6、ポート2*6、 P32～P35*2、 P50～P53*2、 入力 High STBY、MD2～MD0 VIH Vcc ×0.9 － Vcc ＋0.3 V レベル電圧 RES、NMI、EMLE EXTAL Vcc ×0.7 － Vcc ＋0.3 V P14 ～P17*5 P24～P26*5 ポート3*3、P50～P53*3 ポート6*3、ポート8*3、 ポートA～J*3 2.2 － Vcc ＋0.3 V ポート4、ポート9 2.2 － AVcc ＋0.3 V 入力Low レベル電圧 RES、STBY MD2～MD0、EMLE VIL －0.3 － Vcc ×0.1 V NMI、 EXTAL －0.3 － Vcc ×0.2 V ポートA～J*3 －0.3 － Vcc ×0.2 V ポート4、ポート9 －0.3 － AVcc ×0.2 V 出力 High 全出力端子 VOH Vcc－ 0.3 － － V I OH＝－200μA レベル電圧 Vcc －0.5 － － V I OH＝－1mA 全出力端子 － － 0.4 V I OL＝4.0mA 出力Low レベル電圧 P26、P27*4、P32～P35*4 P50～P51*4 VOL － － 0.4 V I OL＝8.0mA 入力リーク RES |Iin| － － 10.0 μA 電流 STBY、NMI、MD2～MD0 － － 1.0 μA Vin＝0.5～Vcc－ 0.5 V ポート4、ポート9 － － 1.0 μA Vin ＝0.5～AVcc－ 0.5 V

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-29 2012.09.14 【注】 ポート2、P32～P35、P50、P51、PJ0～PJ2 は5V トレラント対応です。 *1 A/D およびD/A 変換器未使用時にAVcc、Vref、AVss 端子を開放しないでください。 AVcc 、Vref 端子はVcc に、AVss 端子はVss にそれぞれ接続してください。 *2 IRQ、TIOC、TCLK、TMRI、SCL、SDA として使用した場合です。 *3 IRQ、TIOC、TCLK、TMRI、SCL、SDA 以外として使用した場合です。 *4 SCL 、SDA として使用した場合です。 *5 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1 として使用した場合です。 *6 SSO 、SSI、SS CK 、SCS、WAIT、ADTRG1 以外として使用した場合です。 表 27.28 DC 特性（2） 項目 記号 min. typ. max. 単位 測定条件 スリーステート リーク電流 （オフ状態） ポート1～3、P50～P53 ポート6、ポート8、 ポートA～J ŃĐTSIŃ － － 1.0 μA Vin ＝0.5～VCC －0.5V 入力プルアップ MOS 電流 ポートA～E －Ip 10 － 300 μA VCC ＝3.0～3.6V Vin＝0V 入力容量 RES Cin － － 30 pF NMI － － 30 pF RES、NMI 以外の全入力端子 － － 18 pF Vin＝0V f＝1MHz Ta＝25℃ 消費電流*2 通常動作時 I CC*4 － 45 （3.3V） 60 mA f ＝33MHz スリープ時 － 35 （3.3V） 45 mA f ＝33MHz スタンバイ時*3 － 20 80 μA Ta ≦50℃ － 80 500 μA 50 ℃＜Ta アナログ A/D 、D/A 変換中 AI CC － 0.5 （3.3V） 2.0 mA 1ch 使用時 電源電流 A/D 、D/A 変換待機時 － 0.01 5.0 μA 1ch 使用時 リファレンス A/D 、D/A 変換中 AI CC － 0.5 （3.3V） 1.0 mA 電源電流 A/D 、D/A 変換待機時 － 0.01 5.0 μA RAM スタンバイ電圧 V RAM 2.5 － － V VCC 開始電圧*5 V CC start － － 0.8 V VCC 立ち上がり勾配*5 SV CC 0.02 － 20 ms/V 【注】 *1 A/D およびD/A 変換器未使用時にAVcc、Vref、AVss 端子を開放しないでください。 AVcc 、Vref 端子はVcc に、AVss 端子はVss にそれぞれ接続してください。 *2 消費電流値は、VIHmin＝Vcc－0.2V、VILmax＝0.2V の条件下で、すべての出力端子を無負荷状態にして、さらに内 蔵プルアップMOS をオフ状態にした場合の値です。 *3 VRAM ≦Vcc＜3.0V のとき、VIHmin＝Vcc×0.9、VILmax＝0.3V とした場合の値です。 *4 I CC は下記の式に従ってVcc とf に依存します。 *5 電源投入時、RES 端子がLow レベルになっている条件で適用します。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-30 2012.09.14 表 27.29 出力許容電流値 項目 記号 min. typ. max. 単位 I2C 端子以外の全出力端子 I OL － － 4.0 mA 出力Low レベル許容電流 （1 端子あたり） I2C 出力端子 I OL － － 8.0 mA 出力Low レベル許容電流 （総和） 全出力端子の総和 ΣIOL － － 80 mA 出力High レベル許容電流 （1 端子あたり） 全出力端子 －IOH － － 2.0 mA 出力High レベル許容電流 （総和） 全出力端子の総和 Σ－IOH － － 40 mA 【注】 LSI の信頼性を確保するため、出力電流値は表27.29 の値を超えないようにしてください。 * A/D およびD/A 変換器未使用時にAVcc、Vref、AVss 端子を開放しないでください。 AVcc、Vref 端子はVcc に、AVss 端子はVss にそれぞれ接続してください。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-31 2012.09.14

27.3.3 AC 特性

クロックタイミング、制御信号タイミング，バスタイミング，DMAC、EXDMAC タイミングおよび内蔵周 辺機能タイミングを以下に示します。 (1) クロックタイミング 表 27.30 クロックタイミング φ＝8～33MHz 項目 記号 min. max. 単位 測定条件 クロックサイクル時間 t cyc 30.3 125 ns 図27.5 クロックハイレベルパルス幅 t CH 10 － ns クロックローレベルパルス幅 t CL 10 － ns クロック立ち上がり時間 t Cr － 5 ns クロック立ち下がり時間 t Cf － 5 ns 図27.5 リセット発振安定時間（水晶） t OSC1 10 － ms 図27.7（1） ソフトウェアスタンバイ発振安定時間（水晶） t OSC2 5 － ms 図27.7（2） 外部クロック出力遅延安定時間 t DEXT 10 － ms 図27.7（1） クロックハイレベルパルス幅（SDRAMφ）* t SDCH 10 － ns 図27.6 クロックローレベルパルス幅（SDRAMφ）* t SDCL 10 － ns 図27.6 クロック立ち上がり時間（SDRAMφ）* t sdcr － 5 ns 図27.6 クロック立ち下がり時間（SDRAMφ）* t sdcf － 5 ns 図27.6 【注】 * H8S/2427R グループのみ対応しています。 LSI಴ജ┵ሶ H8S/2427Rޤ* CR H RL C=50pF࠻࡯ࡐA㨪J㧔SDRAMߩPH1㧕 C=30pF࠻࡯ࡐ1㨪3ޔP50㨪P53࠻࡯ࡐޔ6࠻࡯ࡐޔ8ޔ ޓޓޓޓSDRAMǾ*ߩPH1 RL=2.4kǡ RH=12kǡ 㧦1.5V㧔Vcc=3.0㨪3.6V㧕 図 27.3 出力負荷回路

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-32 2012.09.14 (2) 制御信号タイミング 表 27.31 制御信号タイミング φ＝8～33MHz 項目 記号 min. max. 単位 測定条件 RES セットアップ時間 t RESS 200 － ns 図 27.8 RES パルス幅 t RESW 2 － ms NMI セットアップ時間 t NMIS 150 － ns 図 27.8 NMI ホールド時間 t NMIH 10 － NMI パルス幅 （ソフトウェアスタンバイモードからの復帰時） tNMIW 200 － IRQ セットアップ時間 t IRQS 150 － ns IRQ ホールド時間 t IRQH 10 － IRQ パルス幅 （ソフトウェアスタンバイモードからの復帰時） tIRQW 200 －

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-33 2012.09.14 (3) バスタイミング 表 27.32 バスタイミング（1 ） φ＝8～33MHz 項 目 記号 min. max. 単位 測定条件 アドレス遅延時間 t AD － 20 ns アドレスセットアップ時間 1 t AS1 0.5× tcyc－13 － ns アドレスセットアップ時間 2 t AS2 1.0× tcyc－13 － ns アドレスセットアップ時間 3 t AS3 1.5× tcyc－13 － ns アドレスセットアップ時間 4 t AS4 2.0× tcyc－13 － ns 図 27.10 図 27.25、 図 27.31、 図 27.32 アドレスホールド時間 1 t AH1 0.5× tcyc－8 － ns アドレスホールド時間 2 t AH2 1.0× tcyc－8 － ns アドレスホールド時間 3 t AH3 1.5× tcyc－8 － ns CS 遅延時間 1 t CSD1 － 15 ns CS 遅延時間 2 t CSD2 － 15 ns CS 遅延時間 3 t CSD3 － 20 ns AS 遅延時間 t ASD － 15 ns RD 遅延時間 1 t RSD1 － 15 ns RD 遅延時間 2 t RSD2 － 15 ns リードデータセットアップ時間 1 t RDS1 15 － ns リードデータセットアップ時間 2 t RDS2 15 － ns リードデータホールド時間 1 t RDH1 0 － ns リードデータホールド時間 2 t RDH2 0 － ns リードデータアクセス時間 1 t AC1 － 1.0 ×tcyc－25 ns リードデータアクセス時間 2 t AC2 － 1.5 ×tcyc－25 ns リードデータアクセス時間 3 t AC3 － 2.0 ×tcyc－25 ns リードデータアクセス時間 4 t AC4 － 2.5 ×tcyc－25 ns リードデータアクセス時間 5 t AC5 － 1.0 ×tcyc－25 ns リードデータアクセス時間 6 t AC6 － 2.0 ×tcyc－25 ns リードデータアクセス時間 7 t AC7 － 4.0 ×tcyc－25 ns リードデータアクセス時間 8 t AC8 － 3.0 ×tcyc－25 ns 対アドレスリードデータアクセス時間 1 t AA1 － 1.0× tcyc－25 ns 対アドレスリードデータアクセス時間 2 t AA2 － 1.5× tcyc－25 ns 対アドレスリードデータアクセス時間 3 t AA3 － 2.0× tcyc－25 ns 対アドレスリードデータアクセス時間 4 t AA4 － 2.5× tcyc－25 ns 対アドレスリードデータアクセス時間 5 t AA5 － 3.0× tcyc－25 ns 対アドレスリードデータアクセス時間 6 t AA6 － 4.0× tcyc－25 ns

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-34 2012.09.14 項 目 記号 min. max. 単位 測定条件 マルチプレクスアドレス遅延時間 t MAD － 20 ns マルチプレクスアドレスセットアップ時間 1 t MAS1 0.5× tcyc－15 － ns マルチプレクスアドレスセットアップ時間 2 t MAS2 1.5× tcyc－15 － ns マルチプレクスアドレスホールド時間 t MAH 1.0× tcyc－15 － ns AH 遅延時間 t AHD － 15 ns 図 27.10 図 27.25、 図 27.31、 図 27.32 表 27.33 バスタイミング（2 ） φ＝8～33MHz 項 目 記号 min. max. 単位 測定条件 WR 遅延時間 1 t WRD1 － 15 ns WR 遅延時間 2 t WRD2 － 15 ns WR パルス幅 1 t WSW1 1.0× tcyc－13 － ns WR パルス幅 2 t WSW2 1.5× tcyc－13 － ns ライトデータ遅延時間 t WDD － 23 ns ライトデータセットアップ時間 1 t WDS1 0.5× tcyc－15 － ns ライトデータセットアップ時間 2 t WDS2 1.0× tcyc－15 － ns ライトデータセットアップ時間 3 t WDS3 1.5× tcyc－15 － ns ライトデータホールド時間 1 t WDH1 0.5× tcyc－13 － ns ライトデータホールド時間 2 t WDH2 1.0× tcyc－13 － ns ライトデータホールド時間 3 t WDH3 1.5× tcyc－13 － ns ライトコマンドセットアップ時間 1 t WCS1 0.5× tcyc－10 － ns ライトコマンドセットアップ時間 2 t WCS2 1.0× tcyc－10 － ns ライトコマンドホールド時間 1 t WCH1 0.5× tcyc－10 － ns ライトコマンドホールド時間 2 t WCH2 1.0× tcyc－10 － ns リードコマンドセットアップ時間 1 t RCS1 1.5× tcyc－10 － ns リードコマンドセットアップ時間 2 t RCS2 2.0× tcyc－10 － ns リードコマンドホールド時間 t RCH 0.5× tcyc－10 － ns CAS 遅延時間 1 t CASD1 － 15 ns CAS 遅延時間 2 t CASD2 － 15 ns CAS セットアップ時間 1 t CSR1 0.5× tcyc－10 － ns CAS セットアップ時間 2 t CSR2 1.5× tcyc－10 － ns CAS パルス幅 1 t CASW1 1.0× tcyc－20 － ns CAS パルス幅 2 t CASW2 1.5× tcyc－20 － ns CAS プリチャージ時間 1 t CPW1 1.0× tcyc－20 － ns CAS プリチャージ時間 2 t CPW2 1.5× tcyc－20 － ns 図 27.10 図 27.25、 図 27.31、 図 27.32

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-35 2012.09.14 項 目 記号 min. max. 単位 測定条件 tOED1 － 15 ns OE 遅延時間 1* tOED1B － 19 ns tOED2 － 15 ns OE 遅延時間 2* tOED2B － 19 ns プリチャージ時間 1 t PCH1 1.0× tcyc－20 － ns プリチャージ時間 2 t PCH2 1.5× tcyc－20 － ns 図 27.10 図 27.25、 図 27.31、 図 27.32 セルフリフレッシュ時プリチャージ時間 1 t RPS1 2.5× tcyc－20 － ns セルフリフレッシュ時プリチャージ時間 2 t RPS2 3.0× tcyc－20 － ns 図 27.24 図 27.25 WAIT セットアップ時間 t WTS 25 － ns WAIT ホールド時間 t WTH 1 － ns 図 27.12、 図 27.18、 図 27.32 BREQ セットアップ時間 t BREQS 30 － ns BACK 遅延時間 t BACD － 15 ns バスフローティング時間 t BZD － 40 ns 図 27.26 BREQO 遅延時間 t BRQOD － 25 ns 図 27.27 アドレス遅延時間 2* tAD2 1 16.5 ns 図 27.28 CS 遅延時間 4* t CSD4 1 16.5 ns 図 27.28 DQM 遅延時間* tDQMD 1 16.5 ns 図 27.28 tCKED 1 16.5 ns CKE 遅延時間* tCKEDB 1 19 ns 図 27.29、 図 27.30 リードデータセットアップ時間 3* t RDS3 15 － ns 図 27.28 リードデータホールド時間 3* t RDH3 0 － ns 図 27.28 ライトデータ遅延時間 2* t WDD2 － 31.5 ns 図 27.28 ライトデータホールド時間 4* t WDH4 2 － ns 図 27.28 【注】 *1 t OED1、tOED2 はOE-A、RD に対応しています。tOED1B、tOED2B はOE-B に対応しています。 *2 H8S/2427R グループのみ対応しています。 *3 t CKED はCKE-A に対応しています。tCKEDB はCKE-B に対応しています。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-36 2012.09.14 (4) DMAC 、EXDMAC タイミング 表 27.34 DMAC、EXDMAC タイミング φ＝8～33MHz 項 目 記号 min. max. 単位 測定条件 DREQ セットアップ時間 t DRQS 25 － DREQ ホールド時間 t DRQH 10 － ns 図 27.36 TEND 遅延時間 t TED － 18 図 27.35 DACK 遅延時間 1 t DACD1 － 18 DACK 遅延時間 2 t DACD2 － 18 ns 図 27.33 図 27.34 EDREQ セットアップ時間 t EDRQS 25 － EDREQ ホールド時間 t EDRQH 10 － ns 図 27.36 ETEND 遅延時間 t ETED － 18 ns 図 27.35 EDACK 遅延時間 1 t EDACD1 － 18 EDACK 遅延時間 2 t EDACD2 － 18 ns 図 27.33 図 27.34 EDRAK 遅延時間 t EDRKD － 18 ns 図 27.37 (5) 内蔵周辺モジュールタイミング 表 27.35 内蔵周辺モジュールタイミング φ＝8～33MHz 項 目 記号 min. max. 単位 測定 条件 I/O 出力データ遅延時間 t PWD － 40 ns 図 27.38 ポート 入力データセットアップ時間 t PRS 25 － ns 入力データホールド時間 t PRH 25 － ns PPG パルス出力遅延時間 t POD － 40 ns 図 27.39 TPU タイマ出力遅延時間 t TOCD － 40 ns 図 27.40 タイマ入力セットアップ時間 t TICS 25 － ns タイマクロック入力セットアップ時間 t TCKS 25 － ns 図 27.41 単エッジ指定 t TCKWH 1.5 － t cyc タイマクロックパルス幅 両エッジ指定 t TCKWL 2.5 － t cyc タイマ出力遅延時間 t TMOD － 40 ns 図 27.42 8 ビット タイマ タイマリセット入力セットアップ時間 t TMRS 25 － ns 図 27.44 タイマクロック入力セットアップ時間 t TMCS 25 － ns 図 27.43 タイマクロックパルス幅 単エッジ指定 t TMCWH 1.5 － t cyc 両エッジ指定 t TMCWL 2.5 － t cyc

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-37 2012.09.14 項 目 記号 min. max. 単位 測定 条件 WDT オーバフロー出力遅延時間 t WOVD － 40 ns 図 27.45 SCI 入力クロックサイクル 調歩同期 t Scyc 4 － t cyc 図 27.46 クロック同期 6 － 入力クロックパルス幅 t SCKW 0.4 0.6 t Scyc 入力クロック立ち上がり時間 t SCKr － 1.5 t cyc 入力クロック立ち下がり時間 t SCKf － 1.5 送信データ遅延時間 t TXD － 40 ns 図 27.47 受信データセットアップ時間 （クロック同期） tRXS 40 － ns 受信データホールド時間 （クロック同期） tRXH 40 － ns A/D 変換器 トリガ入力セットアップ時間 t TRGS 30 － ns 図 27.48 IIC2 SCL 入力サイクル時間 t SCL 12tcyc ＋600 ― ns 図 27.49 SCL 入力 High パルス幅 t SCLH 3tcyc ＋300 ― ns SCL 入力 Low パルス幅 t SCLL 5tcyc ＋300 ― ns SCL、 SDA 入力立ち下がり時間 t Sf ― 300 ns SCL、SDA 入力 スパイクパルス除去時間 tSP ― 1tcyc ns SDA 入力バスフリー時間 t BUF 5tcyc ― ns 開始条件入力ホールド時間 t STAH 3tcyc ― ns 再送開始条件入力 セットアップ時間 tSTAS 3tcyc ― ns 停止条件入力 セットアップ時間 t STOS 3tcyc ― ns データ入力セットアップ時間 t SDAS 1tcyc ＋20 ― ns データ入力ホールド時間 t SDAH tcyc ＋20 ― ns SCL、SDA の容量性負荷 Cb ― 400 pF SCL、SDA 立ち下がり時間 t Sf ― 300 ns SSU* クロックサイクル マスタ t SUcyc 4 256 tcyc 図 27.50 スレーブ 4 256 ～ マスタ t HI 48 － ns 図 27.53 クロックハイレベル パルス幅 スレーブ 48 － マスタ t LO 48 － ns クロッククローレベル パルス幅 スレーブ 48 － クロック立ち上がり時間 t RISE － 12 ns クロック立ち下がり時間 t FALL － 12 ns

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-38 2012.09.14 項 目 記号 min. max. 単位 測定 条件 SSU* マスタ t SU 25 － ns 図 27.50 データ入力セットアップ 時間 スレーブ 30 － ～ データ入力ホールド時間 マスタ t H 10 － ns 図 27.53 スレーブ 10 － SCS セットアップ時間 マスタ t LEAD 2.5 － tcyc スレーブ 2.5 － SCS ホールド時間 マスタ t LAG 2.5 － tcyc スレーブ 2.5 － データ出力遅延時間 マスタ t OD － 40 ns スレーブ － 40 データ出力ホールド時間 マスタ t OH －5 － ns スレーブ 0 － 連続送信時間遅延時間 マスタ t TD 2.5 － tcyc スレーブ 2.5 － スレーブアクセス時間 t SA － 1 tcyc 図 27.52、 スレーブアウト解放時間 t REL － 1 tcyc 図 27.53 クロックサイクル t CYC 30 － クロックパルス幅（H） t CKH 13 － クロックパルス幅（L） t CKL 12 － SS 信号立ち上がり遅延時間 t SSH 12 － SS 信号立ち下がり遅延時間 t SSL 12 － 送信信号遅延時間 t TXD － 12 受信信号セットアップ時間 t RXS 5 － FSI 受信信号ホールド時間 t RXH 5 － ns 図 27.54 【注】 * SSU ：Synchronous Serial communication Unit

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-39 2012.09.14

27.3.4 A/D 変換特性

表 27.36 A/D 変換特性 φ＝8～33MHz 項目 min. typ. max. 単位 分解能 10 10 10 ビット 変換時間 4.0 * － － μs アナログ入力容量 － － 15 pF 許容信号源インピーダンス － － 5 k Ω 非直線性誤差 － － ±5.5 LSB オフセット誤差 － － ±5.5 LSB フルスケール誤差 － － ±5.5 LSB 量子化誤差 － － ±0.5 LSB 絶対精度 － － ±6.0 LSB 【注】 * 40 ステートでADCLK＝10MHz の時

27.3.5 D/A 変換特性

表 27.37 D/A 変換特性 φ＝8～33MHz 項 目 min. typ. max. 単位 測定条件 分解能 8 8 8 ビット 変換時間 － － 10 μs 負荷容量20pF － ±2.0 ±3.0 LSB 負荷抵抗2MΩ 絶対精度 － － ±2.0 LSB 負荷抵抗4MΩ

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-40 2012.09.14 27.3.6 フラッシュメモリ特性 表 27.38 フラッシュメモリ特性の電気的特性 φ＝8～33MHz 規格値 項目 対象領域 最小 標準 最大 単位 ユーザROM ユーザブートROM データフラッシュ 10,000 *2 ― ― 回 ユーザROM ユーザブートROM ― 150 4,000 書き込み時間（4 バイト当たり） データフラッシュ ― 300 4,000 μs ユーザROM ユーザブートROM ― 300 3,000 消去時間（1 ブロック当たり） データフラッシュ ― 300 3,000 ms ユーザROM ユーザブートROM 書き込み／消去電圧 データフラッシュ 3.0 ― 3.6 V ユーザROM ユーザブートROM 読み出し電圧 データフラッシュ 3.0 ― 3.6 V ユーザROM ユーザブートROM 1 ― ― アクセスステート データフラッシュ 2 ― ― ステート 【注】 1 多回数の書き換えを実施するシステムの場合は、実効的な書き換え回数を減少させる工夫として、書き込み番地を 順にずらしていくなどしてブランク領域ができるだけ残らないように書き込みを実施した上で1 回の消去を行っ てください。たとえば1 組16 バイトを書き込む場合、最大256 組の書き込みを実施した上で1 回の消去をするこ とで、実効的な書き換え回数を少なくすることができます。 ブロックごとに何回消去を実施したかを情報として残し、制限回数を設けていただくことをお勧めします。 2 消去でイレースエラーが発生した場合は、 イレースエラーが発生しなくなるまでクリアステータスコマンド→イレ ースコマンドを少なくとも3 回実行してください。 *1 書き込み／消去回数の定義 書き込み／消去回数はブロックごとの消去回数です。 書き込み／消去回数がn 回（n=100）の場合、ブロックごとにそれぞれn 回ずつ消去することができます。 たとえば、4K バイト／ブロックのデータフラッシュA に対して、それぞれ異なる番地に4 バイト書き込みを1024 回に分けて行った後に、そのブロックを消去した場合も、書き込み/消去回数は1 回と数えます。 ただし、消去1 回に対して、同一番地に複数回の書き込みは行わないでください。（上書き禁止） *2 書き込み／消去回数後の全ての電気的特性を保証する回数です。（保証は1 から"最小"値の範囲です。）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-41 2012.09.14

27.4 H8S/2425 グループの電気的特性（3V 版）

27.4.1 絶対最大定格 絶対最大定格を表27.14 に示します。 表 27.39 絶対最大定格 項 目 記号 定格値 単位 電源電圧 Vcc PLLVcc －0.3～＋4.3 V P50～P51、P81、P83 以外） Vin －0.3～Vcc＋0.3 V P83） Vin －0.3～+6.5 V 入力電圧（ポート4、9） V in －0.3～AVcc＋0.3 V リファレンス電源電圧 Vref －0.3～AVcc＋0.3 V アナログ電源電圧 AVcc －0.3～＋4.3 V アナログ入力電圧 V AN －0.3～AVcc＋0.3 V 保存温度 Tstg －55～＋125 ℃ 【使用上の注意】 絶対最大定格を超えてLSI を使用した場合、LSI 永久破壊となることがあります。 【注】 * フラッシュメモリの書き込み／消去時の動作温度範囲は、 です。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-42 2012.09.14

27.4.2 DC 特性

表 27.40 DC 特性（1） 項 目 記号 min. typ. max. 単位 測定条件 VT－ Vcc ×0.2 － － V VT＋ － － Vcc ×0.7 V シュミット トリガ入力 電圧 ポート1*6、ポート2*6、 ポートB*2、ポートC*2、 STBY、MD2～MD0 RES、NMI、EMLE Vcc×0.9 － Vcc ＋0.3 V EXTAL Vcc ×0.7 － Vcc ＋0.3 V P24～P26*5、 ポート3*3、P50～P53*3 ポート8*3、ポートA～G*3 2.2 － Vcc ＋0.3 V 入力 High レベル電圧 ポート4、ポート9 VIH 2.2 － AVcc ＋0.3 V RES、STBY MD2～MD0、EMLE －0.3 － Vcc ×0.1 V NMI、EXTAL －0.3 － Vcc ×0.2 V P24～P26*5、 ポートA～G*3 －0.3 － Vcc ×0.2 V 入力Low レベル電圧 ポート4、ポート9 VIL －0.3 － AVcc ×0.2 V Vcc－0.3 － － V I OH＝－200μA 出力 High レベル電圧 全出力端子 VOH 全出力端子 － － 0.4 V I OL＝4.0mA 出力Low P50～P51*4 VOL － － 0.4 V I OL＝8.0mA RES － － 10.0 μA STBY、NMI、MD2～MD0 － － 1.0 μA Vin＝0.5～Vcc－ 0.5 V 入力リーク 電流 ポート4、ポート9 |Iin| － － 1.0 μA Vin ＝0.5～AVcc－ 0.5 V 【注】 ポート2、P32～P35、P50、P51、P81、P83 は5V トレラント対応です。 *1 A/D およびD/A 変換器未使用時にAVcc、Vref、AVss 端子を開放しないでください。 AVcc 、Vref 端子はVcc に、AVss 端子はVss にそれぞれ接続してください。 *2 IRQ、TIOC、TCLK、TMRI、SCL、SDA として使用した場合です。 *3 IRQ、TIOC、TCLK、TMRI、SCL、SDA 以外として使用した場合です。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-43 2012.09.14 *4 SCL 、SDA として使用した場合です。 *5 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1、DREQ として使用した場合です。 *6 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1、DREQ 以外として使用した場合です。 表 27.41 DC 特性（2） 項 目 記号 min. typ. max. 単位 測定条件 スリーステート リーク電流 （オフ状態） ポート1～3、P50～P53 ポート8、 ポートA～G ŃĐTSIŃ － － 1.0 μA Vin ＝0.5～VCC－ 0.5V 入力プルアップ MOS 電流 ポートA～E －Ip 10 － 300 μA VCC ＝3.0～3.6V Vin＝0V 入力容量 RES Cin － － 30 pF NMI － － 30 pF RES、NMI 以外の全入力端子 － － 18 pF Vin＝0V f＝1MHz Ta＝25℃ 消費電流*2 通常動作時 I CC*4 － 45 （3.3V） 60 mA f ＝33MHz スリープ時 － 35 （3.3V） 45 mA f ＝33MHz スタンバイ時*3 － 20 80 μA Ta ≦50℃ － 80 500 μA 50 ℃＜Ta アナログ A/D 、D/A 変換中 AI CC － 0.5 （3.3V） 2.0 mA 1ch 使用時 電源電流 A/D 、D/A 変換待機時 － 0.01 5.0 μA 1ch 使用時 リファレンス A/D 、D/A 変換中 AI CC － 0.5 （3.3V） 1.0 mA 電源電流 A/D 、D/A 変換待機時 － 0.01 5.0 μA RAM スタンバイ電圧 V RAM 2.5 － － V VCC 開始電圧*5 V CC start － － 0.8 V VCC 立ち上がり勾配*5 SV CC 0.02 － 20 ms/V 【注】 *1 A/D およびD/A 変換器未使用時にAVcc、Vref、AVss 端子を開放しないでください。 AVcc 、Vref 端子はVcc に、AVss 端子はVss にそれぞれ接続してください。 *2 消費電流値は、VIHmin＝VCC－0.2V、VILmax＝0.2V の条件下で、すべての出力端子を無負荷状態にして、さらに 内蔵プルアップMOS をオフ状態にした場合の値です。 *3 VRAM ≦Vcc＜3.0V のとき、VIHmin＝Vcc×0.9、VILmax＝0.3V とした場合の値です。 *4 I CC は下記の式に従ってVcc とf に依存します。 *5 電源投入時、RES 端子がLow レベルになっている条件で適用します。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-44 2012.09.14 表 27.42 出力許容電流値 項 目 記号 min. typ. max. 単位 I2C 端子以外の全出力端子 I OL － － 4.0 mA 出力Low レベル許容電流 （1 端子あたり） I2C 出力端子 I OL － － 8.0 mA 出力Low レベル許容電流 （総和） 全出力端子の総和 ΣIOL － － 80 mA 出力High レベル許容電流 （1 端子あたり） 全出力端子 －IOH － － 2.0 mA 出力High レベル許容電流 （総和） 全出力端子の総和 Σ－IOH － － 40 mA 【注】 LSI の信頼性を確保するため、出力電流値は表27.42 の値を超えないようにしてください。 * A/D およびD/A 変換器未使用時にAVcc、Vref、AVss 端子を開放しないでください。 AVcc、Vref 端子はVcc に、AVss 端子はVss にそれぞれ接続してください。

27.4.3 AC 特性

クロックタイミング、制御信号タイミング、バスタイミング、DMAC、EXDMAC タイミングおよび内蔵周 辺モジュールタイミングを以下に示します。 (1) クロックタイミング 表 27.43 クロックタイミング φ＝8～33MHz 項目 記号 min. max. 単位 測定条件 クロックサイクル時間 t cyc 30.3 125 ns 図 27.5 クロックハイレベルパルス幅 t CH 10 － ns クロックローレベルパルス幅 t CL 10 － ns クロック立ち上がり時間 t Cr － 5 ns クロック立ち下がり時間 t Cf － 5 ns 図 27.5 リセット発振安定時間（水晶） t OSC1 10 － ms 図 27.7（1） ソフトウェアスタンバイ発振安定時間（水晶） t OSC2 5 － ms 図 27.7（2） 外部クロック出力遅延安定時間 t DEXT 10 － ms 図 27.7（1）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-45 2012.09.14 LSI಴ജ┵ሶ CR H RL C=50pF࠻࡯ࡐA㨪G C=30pF࠻࡯ࡐ1㨪3ޔP50㨪P53࠻࡯ࡐޔ8 RL=2.4kǡ RH=12kǡ 㧦1.5V㧔Vcc=3.0㨪3.6V㧕 図 27.4 出力負荷回路 (2) 制御信号タイミング 表 27.44 制御信号タイミング φ＝8～33MHz 項目 記号 min. max. 単位 測定条件 RES セットアップ時間 t RESS 200 － ns 図27.8 RES パルス幅 t RESW 2 － ms NMI セットアップ時間 t NMIS 150 － ns 図27.9 NMI ホールド時間 t NMIH 10 － NMI パルス幅 （ソフトウェアスタンバイモードからの復帰時） tNMIW 200 － IRQ セットアップ時間 t IRQS 150 － ns IRQ ホールド時間 t IRQH 10 － IRQ パルス幅 （ソフトウェアスタンバイモードからの復帰時） tIRQW 200 －

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-46 2012.09.14 (3) バスタイミング 表 27.45 バスタイミング（1 ） φ＝8～33MHz 項 目 記号 min. max. 単位 測定条件 アドレス遅延時間 t AD － 20 ns アドレスセットアップ時間 1 t AS1 0.5 ×tcyc－13 － ns アドレスセットアップ時間 2 t AS2 1.0 ×tcyc－13 － ns アドレスセットアップ時間 3 t AS3 1.5 ×tcyc－13 － ns アドレスセットアップ時間 4 t AS4 2.0 ×tcyc－13 － ns 図 27.10 図 27.25、 図 27.31、 図 27.32 アドレスホールド時間 1 t AH1 0.5× tcyc－8 － ns アドレスホールド時間 2 t AH2 1.0× tcyc－8 － ns アドレスホールド時間 3 t AH3 1.5× tcyc－8 － ns CS 遅延時間 1 t CSD1 － 15 ns CS 遅延時間 2 t CSD2 － 15 ns CS 遅延時間 3 t CSD3 － 20 ns AS 遅延時間 t ASD － 15 ns RD 遅延時間 1 t RSD1 － 15 ns RD 遅延時間 2 t RSD2 － 15 ns リードデータセットアップ時間 1 t RDS1 15 － ns リードデータセットアップ時間 2 t RDS2 15 － ns リードデータホールド時間 1 t RDH1 0 － ns リードデータホールド時間 2 t RDH2 0 － ns リードデータアクセス時間 1 t AC1 － 1.0× tcyc－25 ns リードデータアクセス時間 2 t AC2 － 1.5× tcyc－25 ns リードデータアクセス時間 3 t AC3 － 2.0× tcyc－25 ns リードデータアクセス時間 4 t AC4 － 2.5× tcyc－25 ns リードデータアクセス時間 5 t AC5 － 1.0× tcyc－25 ns リードデータアクセス時間 6 t AC6 － 2.0× tcyc－25 ns リードデータアクセス時間 7 t AC7 － 4.0× tcyc－25 ns リードデータアクセス時間 8 t AC8 － 3.0× tcyc－25 ns 対アドレスリードデータアクセス時間 1 t AA1 － 1.0× tcyc－25 ns 対アドレスリードデータアクセス時間 2 t AA2 － 1.5× tcyc－25 ns 対アドレスリードデータアクセス時間 3 t AA3 － 2.0× tcyc－25 ns 対アドレスリードデータアクセス時間 4 t AA4 － 2.5× tcyc－25 ns 対アドレスリードデータアクセス時間 5 t AA5 － 3.0× tcyc－25 ns 対アドレスリードデータアクセス時間 6 t AA6 － 4.0× tcyc－25 ns

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-47 2012.09.14 項 目 記号 min. max. 単位 測定条件 マルチプレクスアドレス遅延時間 t MAD － 20 ns マルチプレクスアドレスセットアップ時間 1 t MAS1 0.5× tcyc－15 － ns マルチプレクスアドレスセットアップ時間 2 t MAS2 1.5× tcyc－15 － ns マルチプレクスアドレスホールド時間 t MAH 1.0× tcyc－15 － ns AH 遅延時間 t AHD － 15 ns 図 27.10 図 27.25、 図 27.31、 図 27.32 表 27.46 バスタイミング（2 ） φ＝8～33MHz 項 目 記号 min. max. 単位 測定条件 WR 遅延時間 1 t WRD1 － 15 ns WR 遅延時間 2 t WRD2 － 15 ns WR パルス幅 1 t WSW1 1.0× tcyc－13 － ns WR パルス幅 2 t WSW2 1.5× tcyc－13 － ns ライトデータ遅延時間 t WDD － 23 ns ライトデータセットアップ時間 1 t WDS1 0.5× tcyc－15 － ns ライトデータセットアップ時間 2 t WDS2 1.0× tcyc－15 － ns ライトデータセットアップ時間 3 t WDS3 1.5× tcyc－15 － ns ライトデータホールド時間 1 t WDH1 0.5× tcyc－13 － ns ライトデータホールド時間 2 t WDH2 1.0× tcyc－13 － ns ライトデータホールド時間 3 t WDH3 1.5× tcyc－13 － ns ライトコマンドセットアップ時間 1 t WCS1 0.5× tcyc－10 － ns ライトコマンドセットアップ時間 2 t WCS2 1.0× tcyc－10 － ns ライトコマンドホールド時間 1 t WCH1 0.5× tcyc－10 － ns ライトコマンドホールド時間 2 t WCH2 1.0× tcyc－10 － ns リードコマンドセットアップ時間 1 t RCS1 1.5 ×tcyc－10 － ns リードコマンドセットアップ時間 2 t RCS2 2.0 ×tcyc－10 － ns リードコマンドホールド時間 t RCH 0.5× tcyc－10 － ns CAS 遅延時間 1 t CASD1 － 15 ns CAS 遅延時間 2 t CASD2 － 15 ns CAS セットアップ時間 1 t CSR1 0.5 ×tcyc－10 － ns CAS セットアップ時間 2 t CSR2 1.5 ×tcyc－10 － ns CAS パルス幅 1 t CASW1 1.0× tcyc－20 － ns CAS パルス幅 2 t CASW2 1.5× tcyc－20 － ns CAS プリチャージ時間 1 t CPW1 1.0× tcyc－20 － ns CAS プリチャージ時間 2 t CPW2 1.5× tcyc－20 － ns 図 27.10 図 27.25、 図 27.31、 図 27.32

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-48 2012.09.14 項 目 記号 min. max. 単位 測定条件 tOED1 － 15 ns OE 遅延時間 1 tOED1B － 19 ns tOED2 － 15 ns OE 遅延時間 2 tOED2B － 19 ns プリチャージ時間 1 t PCH1 1.0 ×tcyc－20 － ns プリチャージ時間 2 t PCH2 1.5 ×tcyc－20 － ns 図 27.10 図 27.25、 図 27.31、 図 27.32 セルフリフレッシュ時プリチャージ時間 1 t RPS1 2.5× tcyc－20 － ns セルフリフレッシュ時プリチャージ時間 2 t RPS2 3.0× tcyc－20 － ns 図 27.24 図 27.25 WAIT セットアップ時間 t WTS 25 － ns WAIT ホールド時間 t WTH 1 － ns 図 27.12、 図 27.18、 図 27.32 BREQ セットアップ時間 t BREQS 30 － ns BACK 遅延時間 t BACD － 15 ns バスフローティング時間 t BZD － 40 ns 図 27.26 BREQO 遅延時間 t BRQOD － 25 ns 図 27.27 【注】 * t OED1、tOED2 はOE-A、RD に対応しています。tOED1B、tOED2B はOE-B に対応しています。 (4) DMAC タイミング 表 27.47 DMAC タイミング φ＝8～33MHz 項 目 記号 min. max. 単位 測定条件 DREQ セットアップ時間 t DRQS 25 － DREQ ホールド時間 t DRQH 10 － ns 図 27.36 TEND 遅延時間 t TED － 18 図 27.35 DACK 遅延時間 1 t DACD1 － 18 DACK 遅延時間 2 t DACD2 － 18 ns 図 27.33 図 27.34

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-49 2012.09.14 (5) 内蔵周辺モジュールタイミング 表 27.48 内蔵周辺モジュールタイミング φ＝8～33MHz 項 目 記号 min. max. 単位 測定 条件 I/O 出力データ遅延時間 t PWD － 40 ns 図 27.38 ポート 入力データセットアップ時間 t PRS 25 － ns 入力データホールド時間 t PRH 25 － ns PPG パルス出力遅延時間 t POD － 40 ns 図 27.39 TPU タイマ出力遅延時間 t TOCD － 40 ns 図 27.40 タイマ入力セットアップ時間 t TICS 25 － ns タイマクロック入力セットアップ時間 t TCKS 25 － ns 図 27.41 単エッジ指定 t TCKWH 1.5 － t cyc タイマクロックパルス幅 両エッジ指定 t TCKWL 2.5 － t cyc 8 ビット タイマ出力遅延時間 t TMOD － 40 ns 図 27.42 タイマ タイマリセット入力セットアップ時間 t TMRS 25 － ns 図 27.44 タイマクロック入力セットアップ時間 t TMCS 25 － ns 図 27.43 タイマクロックパルス幅 単エッジ指定 t TMCWH 1.5 － t cyc 両エッジ指定 t TMCWL 2.5 － t cyc WDT オーバフロー出力遅延時間 t WOVD － 40 ns 図 27.45 SCI 入力クロックサイクル 調歩同期 t Scyc 4 － t cyc 図 27.46 クロック同期 6 － 入力クロックパルス幅 t SCKW 0.4 0.6 t Scyc 入力クロック立ち上がり時間 t SCKr － 1.5 t cyc 入力クロック立ち下がり時間 t SCKf － 1.5 送信データ遅延時間 t TXD － 40 ns 図 27.47 受信データセットアップ時間 （クロック同期） tRXS 40 － ns 受信データホールド時間 （クロック同期） tRXH 40 － ns A/D 変換器 トリガ入力セットアップ時間 t TRGS 30 － ns 図 27.48 IIC2 SCL 入力サイクル時間 t SCL 12tcyc ＋600 － ns 図 27.49 SCL 入力 High パルス幅 t SCLH 3tcyc ＋300 － ns SCL 入力 Low パルス幅 t SCLL 5tcyc ＋300 － ns SCL 、SDA 入力立ち下がり時間 t Sf － 300 ns SCL、SDA 入力 スパイクパルス除去時間 tSP － 1tcyc ns

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-50 2012.09.14 項 目 記号 min. max. 単位 測定 条件 IIC2 SDA 入力バスフリー時間 t BUF 5tcyc － ns 図 27.49 開始条件入力ホールド時間 t STAH 3tcyc － ns 再送開始条件入力 セットアップ時間 tSTAS 3tcyc － ns 停止条件入力 セットアップ時間 t STOS 3tcyc － ns データ入力セットアップ時間 t SDAS 3tcyc － ns データ入力ホールド時間 t SDAH 1tcyc ＋20 － ns SCL、SDA の容量性負荷 Cb － 400 pF SCL、SDA 立ち下がり時間 t Sf － 300 ns SSU* クロックサイクル マスタ t SUcyc 4 256 tcyc スレーブ 4 256 マスタ t HI 48 － ns クロックハイレベル パルス幅 スレーブ 48 － マスタ t LO 48 － ns クロックローレベル パルス幅 スレーブ 48 － クロック立ち上がり時間 t RISE － 12 ns クロック立ち下がり時間 t FALL － 12 ns マスタ t SU 25 － ns データ入力セットアップ 時間 スレーブ 30 － データ入力ホールド時間 マスタ t H 10 － ns スレーブ 10 － SCS セットアップ時間 マスタ t LEAD 2.5 － tcyc スレーブ 2.5 － SCS ホールド時間 マスタ t LAG 2.5 － tcyc スレーブ 2.5 － データ出力遅延時間 マスタ t OD － 40 ns スレーブ － 40 データ出力ホールド時間 マスタ t OH －5 － ns スレーブ 0 － 連続送信時間遅延時間 マスタ t TD 2.5 － tcyc スレーブ 2.5 － 図 27.50 図 27.53 スレーブアクセス時間 t SA － 1 tcyc 図 27.52、 スレーブアウト解放時間 t REL － 1 tcyc 図 27.53

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-51 2012.09.14 項 目 記号 min. max. 単位 測定 条件 クロックサイクル t CYC 30 － クロックパルス幅（H） t CKH 13 － クロックパルス幅（L） t CKL 12 － SS 信号立ち上がり遅延時間 t SSH 12 － SS 信号立ち下がり遅延時間 t SSL 12 － 送信信号遅延時間 t TXD － 12 受信信号セットアップ時間 t RXS 5 － FSI 受信信号ホールド時間 t RXH 5 － ns 図 27.54 【注】 * SSU ：Synchronous Serial communication Unit

27.4.4 A/D 変換特性

表 27.49 A/D 変換特性 φ＝8～33MHz 項 目 min. typ. max. 単位 分解能 10 10 10 ビット 変換時間 4.0 * － － μs アナログ入力容量 － － 15 pF 許容信号源インピーダンス － － 5 k Ω 非直線性誤差 － － ±5.5 LSB オフセット誤差 － － ±5.5 LSB フルスケール誤差 － － ±5.5 LSB 量子化誤差 － － ±0.5 LSB 絶対精度 － － ±6.0 LSB 【注】 * 40 ステートでADCLK＝10MHz の時

27.4.5 D/A 変換特性

表 27.50 D/A 変換特性 φ＝8～33MHz 項 目 min. typ. max. 単位 測定条件 分解能 8 8 8 ビット 変換時間 － － 10 μs 負荷容量20pF － ±2.0 ±3.0 LSB 負荷抵抗2MΩ 絶対精度 － － ±2.0 LSB 負荷抵抗4MΩ

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-52 2012.09.14 27.4.6 フラッシュメモリ特性 表 27.51 フラッシュメモリ特性の電気的特性 φ＝8～33MHz 規格値 項目 対象領域 最小 標準 最大 単位 ユーザROM ユーザブートROM データフラッシュ 10,000*2 － － 回 ユーザROM ユーザブートROM － 150 4,000 書き込み時間（4 バイト当たり） データフラッシュ － 300 4,000 μs ユーザROM ユーザブートROM － 300 3,000 消去時間（1 ブロック当たり） データフラッシュ － 300 3,000 ms ユーザROM ユーザブートROM 書き込み／消去電圧 データフラッシュ 3.0 － 3.6 V ユーザROM ユーザブートROM 読み出し電圧 データフラッシュ 3.0 － 3.6 V ユーザROM ユーザブートROM 1 － － アクセスステート データフラッシュ 2 － － ステート 【注】 1 多回数の書き換えを実施するシステムの場合は、実効的な書き換え回数を減少させる工夫として、書き込み番地を 順にずらしていくなどしてブランク領域ができるだけ残らないように書き込みを実施した上で1 回の消去を行っ てください。たとえば1 組16 バイトを書き込む場合、最大256 組の書き込みを実施した上で1 回の消去をするこ とで、実効的な書き換え回数を少なくすることができます。 ブロックごとに何回消去を実施したかを情報として残し、制限回数を設けていただくことをお勧めします。 2 消去でイレースエラーが発生した場合は、 イレースエラーが発生しなくなるまでクリアステータスコマンド→イレ ースコマンドを少なくとも３回実行してください。 *1 書き込み／消去回数の定義 書き込み／消去回数はブロックごとの消去回数です。 書き込み／消去回数がn 回（n=100）の場合、ブロックごとにそれぞれn 回ずつ消去することができます。 たとえば、4K バイト／ブロックのデータフラッシュA に対して、それぞれ異なる番地に4 バイト書き込みを1024 回に分けて行った後に、そのブロックを消去した場合も、書き込み／消去回数は1 回と数えます。 ただし、消去1 回に対して、同一番地に複数回の書き込みは行わないでください。（上書き禁止） *2 書き込み／消去回数後の全ての電気的特性を保証する回数です。（保証は1 から"最小"値の範囲です。）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-53 2012.09.14 27.5 タイミング図（2.7V 版、3V 版） 27.5.1 クロックタイミング クロックタイミングを以下に示します。 tcyc Ǿ tCH tCf tCL tCr 図 27.5 システムクロックタイミング tcyc SDRAMǾ tSDCH tsdcf tSDCL tsdcr 図 27.6 SDRAMφタイミング EXTAL Vcc STBY RES Ǿ t DEXT tOSC1 tDEXT tOSC1 図 27.7 発振安定時間タイミング（1 ）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-54 2012.09.14 ⊒ᝄེ 㧔ૐᶖ⾌㔚ജ⁁ᘒ㧕 ⊒ᝄ቟ቯᤨ㑆 tOSC2 Ǿ NMI NMI଀ᄖಣℂ NMIEG=1 SSBY=1 NMI଀ᄖಣℂ SLEEP๮઎ NMIEG SSBY 図 27.7 発振安定時間タイミング（2 ） 27.5.2 制御信号タイミング 制御信号タイミングを以下に示します。 Ǿ RES tRESS tRESS tRESW 図 27.8 リセット入力タイミング Ǿ NMI IRQi 㧔i=0㨪15㧕* IRQ ౉ജ㧕 IRQ ౉ജ㧕 ޤ * ߪߦ߼ߚ߁SSIERޕߔߢ t NMIS tNMIH tIRQS tIRQS tIRQH tNMIW tIRQW 図 27.9 割り込み入力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-55 2012.09.14 27.5.3 バスタイミング バスタイミングを以下に示します。 Ǿ T1 T2 A23㨪A0 CS7㨪CS0 AS RD D15㨪D0 RD D15㨪D0 HWRޔLWR D15㨪D0 DACK0ޔDACK1ޔDACK3 EDACK2ޔEDACK3 㧔RDNn=1㧕 㧔RDNn=0㧕 tAD tCSD1 tAS1 tAS1 tAS1 tAS1 tRSD1tRSD1 tAC5 tAA2 tRSD1 tWRD2 tDACD1 tWSW1 tWDH1tWDD tWRD2 tAH1 tAC2 tRDS2 tRDH2 tAA3 tRSD2 tDACD2 tEDACD1 tEDACD2 tRDS1 tRDH1 tAH1 tASD tASD 図 27.10 基本バスタイミング／2 ステートアクセス

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-56 2012.09.14 Ǿ A23㨪A0 CS7㨪CS0 AS RD D15㨪D0 RD D15㨪D0 HWRޔLWR D15㨪D0 T2 T3 㧔RDNn=1㧕 㧔RDNn=0㧕 tAD tAS1 tAH1 tRSD1 tRDS1 tRDH1 tRSD2 tRDS2 tRDH2 tASDtASD tRSD1 tRSD1 tAC6 tAC4 tAA5 tAS2 tWDD tWSW2 tWDH1 tWDS1 tWRD1 tWRD2 tAH1 tAA4 tAS1 tAS1 tCSD1 DACK0ޔDACK1ޔDACK3 EDACK2ޔEDACK3 tDACD1 tDACD2 tEDACD1 tEDACD2 図 27.11 基本バスタイミング／3 ステートアクセス

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-57 2012.09.14 Ǿ A23㨪A0 CS7㨪CS0 AS RD D15㨪D0 RD D15㨪D0 HWRޔLWR D15㨪D0 WAIT t WTS tWTH tWTS tWTH T2 Tw T3 㧔RDNn=1㧕 㧔RDNn=0㧕 図 27.12 基本バスタイミング／3 ステートアクセス1 ウェイト

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-58 2012.09.14 Th tAD tCSD1 tAS1 tASD tAS3 tRSD1 tAC5 tRDS1 tRDH1 tAH2 tAH3 tWDH3tWSW1tWDS2tWDD tAS3 tWRD2tWRD2 tRSD2tRSD1 tAC2 tRDS2 tRDH2 tAS3 tRSD1 tAH3 tAH1tASD Ǿ A23㨪A0 CS7㨪CS0 AS RD D15㨪D0 RD D15㨪D0 HWRޔLWR D15㨪D0 T1 T2 Tt 㧔RDNn=1㧕 㧔RDNn=0㧕 DACK0ޔDACK1ޔDACK3 EDACK2ޔEDACK3 tDACD1 tDACD2 tEDACD1 tEDACD2 図 27.13 基本バスタイミング／2 ステートアクセス （CS アサート期間延長）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-59 2012.09.14 Th tAD tCSD1 tAS1 tASD tAS3 tRSD1 tRSD1 tASD tAH1 tAH3 tAH2 tAH3 tWDH3tWSW2 tWDS3 tAS4 tAS3 tRSD1 tWDD tWRD2 tWRD1 tAC4 tRDS2 tRDH2 tRSD2 tAC6 tRDS1 tRDH1 T1 T2 T3 Tt Ǿ A23㨪A0 CS7㨪CS0 AS RD D15㨪D0 RD D15㨪D0 D15㨪D0 HWRޔLWR 㧔RDNn=1㧕 㧔RDNn=0㧕 DACK0ޔDACK1ޔDACK3 EDACK2ޔEDACK3 tDACD1 tDACD2 tEDACD1 tEDACD2 図 27.14 基本バスタイミング／3 ステートアクセス （CS アサート期間延長）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-60 2012.09.14 Ǿ A23㨪A6ޔA0 A5㨪A1 CS1ޔCS0 AS RD D15㨪D0 HWRޔLWR T 2 T1 tAD tRSD2 tAA1 tRDS2 tRDH2 図 27.15 バースト ROM アクセスタイミング／1 ステートバーストアクセス Ǿ A23㨪A6ޔA0 A5㨪A1 CS1ޔCS0 AS RD D15㨪D0 HWRޔLWR T

2 T3 T1

図 27.16 バースト ROM アクセスタイミング／2 ステートバーストアクセス

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-61 2012.09.14 Tp tAD tAS3 tAH1 tCSD2 tPCH2 tAS2 tAC1tOED1/tOED1B tOED1/tOED1B tAA3 tAC4 tWCS1 tWCH1 tWRD2tWRD2 tWDD tWDS1 tWDH2 tRDS2 tRDH2 tAH2 tCSD3 tCASD1 tCASD1 tCASW1 tAD Ǿ A23㨪A0 RAS5㨪RAS2 UCAS LCAS OEޔRD HWR D15㨪D0 OEޔRD HWR D15㨪D0 AS Tr Tc1 Tc2 ޤ DACKޔEDACKߪࠣࡦࡒࠗ࠲ߩDDS㧩0ޔEDDS㧩0႐ว RASߪࠣࡦࡒࠗ࠲ߩRAST㧩0႐ว DACK0ޔDACK1ޔDACK3 EDACK2ޔEDACK3 tDACD1 tDACD2 tEDACD1 tEDACD2 図 27.17 DRAM アクセスタイミング／2 ステートアクセス

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-62 2012.09.14 Tp Tr Tc1 Tcw Tcwp Tc2 Ǿ A23㨪A0 RAS5㨪RAS2 UCASޔLCAS OEޔRD HWR D15㨪D0 UCASޔLCAS OEޔRD HWR tWTS tWTH tWTS tWTH D15㨪D0 AS WAIT DACK0ޔDACK1ޔDACK3 EDACK2ޔEDACK3 ޤ DACKޔEDACKߪࠣࡦࡒࠗ࠲ߩDSS㧩0ޔEDDS㧩0႐ว RASߪࠣࡦࡒࠗ࠲ߩRAST㧩0႐ว 図 27.18 DRAM アクセスタイミング／2 ステートアクセス1 ウェイト

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-63 2012.09.14 Tp Ǿ A23㨪A0 RAS5㨪RAS2 UCAS LCAS OEޔRD HWR D15㨪D0 OEޔRD HWR D15㨪D0 AS Tr Tc1 t CPW1 tAC3 tRCH tRCS1 Tc2 Tc1 Tc2 DACK0ޔDACK1ޔDACK3 EDACK2ޔEDACK3 tDACD1 tDACD2 tEDACD1 tEDACD2 ޤ DACKޔEDACKߪࠣࡦࡒࠗ࠲ߩDDS㧩1ޔEDDS㧩1႐ว RASߪࠣࡦࡒࠗ࠲ߩRAST㧩0႐ว 図 27.19 DRAM アクセスタイミング／2 ステートバーストアクセス

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-64 2012.09.14 Tp tADtAD tAS2 tAH2 tCSD1 tPCH1 tAS3 tCSD3 tCASD1 tAH3 tCASD2 tCASW2 tAC2 tAA5 tAC7 tWRD2 tWDD tWDS2 tWDH3 tWCS2 tWCH2 tWRD2 tRDS2 tRDH2 tOED2/ tOED2B tOED1/ tOED1B Ǿ A23㨪A0 RAS5㨪RAS2 UCAS LCAS OEޔRD HWR D15㨪D0 OEޔRD HWR D15㨪D0 AS Tr Tc1 Tc2 Tc3 DACK0ޔDACK1ޔDACK3 EDACK2ޔEDACK3 tDACD1 tDACD2 tEDACD1 tEDACD2 ޤ DACKޔEDACKߪࠣࡦࡒࠗ࠲ߩDDS㧩0ޔEDDS㧩0႐ว RASߪࠣࡦࡒࠗ࠲ߩRAST㧩1႐ว 図 27.20 DRAM アクセスタイミング／3 ステートアクセス（RAST＝1 のとき）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-65 2012.09.14 Tp Tr Tc1 Tc2 Tc3 Tc1 Tc2 Tc3 Ǿ A23㨪A0 RAS5㨪RAS0 UCAS LCAS OEޔRD HWR D15㨪D0 OEޔRD HWR tRCH tRCS2 tAC8 tCPW2 D15㨪D0 AS ޤ DACKޔEDACKߪࠣࡦࡒࠗ࠲ߩDDS㧩1ޔEDDS㧩1႐ว RASߪࠣࡦࡒࠗ࠲ߩRAST㧩1႐ว DACK0ޔDACK1ޔDACK3 EDACK2ޔEDACK3 図 27.21 DRAM アクセスタイミング／3 ステートバーストアクセス TRp Ǿ RAS5㨪RAS2 UCASޔLCAS OE TRr t CSD2 tCSR1 tCASD1 tCASD1 tCSD1 TRc1 TRc2 図 27.22 CAS ビフォア RAS リフレッシュタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-66 2012.09.14 TRp Ǿ RAS5㨪RAS2 UCASޔLCAS OE TRrw t CSD2 tCSR2 tCASD1 tCSD1 tCASD1 TRr TRc1 TRcw TRc2 図 27.23 CAS ビフォア RAS リフレッシュタイミング（ウェイトサイクル挿入） TRp Ǿ RAS5㨪RAS2 UCASޔLCAS OE TRr tCSD2 tCASD1 tCSD2 tCASD1 tRPS2 TRc TRc TRc Tp Tr 図 27.24 セルフリフレッシュタイミング （ソフトウエアスタンバイからの復帰時：RAST＝0 のとき） TRp Ǿ RAS5㨪RAS2 UCASޔLCAS OE TRr t CSD2 tCASD1 tCSD2 tCASD1 tRPS1 TRc TRc TRc Tp Tr 図 27.25 セルフリフレッシュタイミング （ソフトウエアスタンバイからの復帰時：RAST＝1 のとき）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-67 2012.09.14 Ǿ BREQ tBREQS tBREQS tBACD tBZD tBACD tBZD BACK A23㨪A0 CS7㨪CS0 㧔RAS5㨪RAS2㧕 D15㨪D0 ASޔRD HWRޔLWR UCASޔLCASޔOE 図 27.26 外部バス権開放タイミング Ǿ BACK tBRQOD tBRQOD BREQO 図 27.27 外部バス権要求出力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-68 2012.09.14 Tp tAD2 SDRAMǾ ࠬࡃࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ RAS RAS CAS CAS WE WE CKE CKE Precharge-sel DQMUޔ DQML ࠬࡃ࠲࡯࠺ DQMUޔ DQML Tr Tc1 Tw Tc2 tCSD4tCSD4 tDQMD tRDS3 tRDH3 tCSD4tCSD4 tCSD4 tCSD4 tCSD4tCSD4 tDQMD tCSD4 tCSD4 tCSD4 tCSD4 tDQMD tDQMD tWDD2 tWDH4 tCSD4 tCSD4 High࡞ࡌ࡟ High࡞ࡌ࡟ 図 27.28 シンクロナス DRAM 基本アクセスタイミング（CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-69 2012.09.14 TRp SDRAMǾ ࠬࡃࠬ࡟࠼ࠕ Precharge-sel RAS CAS WE CKE TRr TRr2 TRr3 tCKED/tCKEDB tCKED/tCKEDB 図 27.29 シンクロナス DRAM セルフリフレッシュタイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-70 2012.09.14 Tp SDRAMǾ DACKߪߚ߹ EDACK ࠬࡃࠬ࡟࠼ࠕ ࠬࡃ࠲࡯࠺ Precharge-sel RAS CAS WE CKE DQMUޔ DQML Tr Tc1 Tc2 TRr Ttp2 tCKED/tCKEDB tCKED/tCKEDB 図 27.30 リードデータを 2 ステート拡張した場合（CAS レイテンシ2 の場合）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-71 2012.09.14 Tma1 tAD tAC2 tAHD tAA6 tMAD tMAD tMAS1 tMAH tRDS2 tWRD2 tWDD tDACD1 tEDACD1 tEDACD2 tDACD2 tWSW tWDH1 tWRD2 tRDH2 tRSD1 tRSD2 tCSD1 Tma2 T1 T2 D15㨪D0 D15㨪D0 AD15㨪AD0 AD15㨪AD0 A15㨪A0 A15㨪A0 Ǿ A23㨪A0 CS7ޔCS6 AH RD HWRޔLWR DACK0ޔ DACK1ޔ DACK3 EDACK2ޔ EDACK3 㧔RDNn=0㧕 図 27.31 マルチプレクスバスタイミング／データ 2 ステートアクセス

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-72 2012.09.14 AD15㨪AD0 A15㨪A0 A15㨪A0AD15㨪AD0 D15㨪D0 D15㨪D0 Ǿ A23㨪A0 CS7ޔCS6 AH RD HWRޔLWR 㧔RDNn=0㧕 WAIT Tma1 Tmaw Tma2 tAD tAHD tMAD tMAD tMAS2 tMAH tRSD1 tWDD tWRD1 tWDH1 tWRD2 tWDS1 tWTS tWTH tWTS tRDS2 tRSD2 tRDH2 tWTH tCSD1 T2T1 Tw T3 図 27.32 マルチプレクスバスタイミング／データ 3 ステートアクセス1 ウェイト （アドレスウェイトあり：ADDEX＝1 のとき）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-73 2012.09.14

27.5.4 DMAC 、EXDMAC タイミング

DMAC、EXDMAC タイミングを以下に示します。 Ǿ A23㨪A0 CS7㨪CS0 AS tDACD1 tDACD2 tEDACD1 tEDACD2 RD D15㨪D0 HWRޔLWR D15㨪D0 DACK0ޔDACK1ޔ DACK3 EDACK2ޔEDACK3 図 27.33 DMAC およびEXDMAC、シングルアドレス転送タイミング／ 2 ステートアクセス

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-74 2012.09.14 tDACD1 tEDACD1 tDACD2 tEDACD2 Ǿ A23㨪A0 CS7㨪CS0 AS RD D15㨪D0 HWRޔLWR D15㨪D0 DACK0ޔDACK1ޔ DACK3 EDACK2ޔEDACK3 T2 T3 図 27.34 DMAC およびEXDMAC、シングルアドレス転送タイミング／ 3 ステートアクセス tTED tETED tTED tETED Ǿ TEND0ޔTEND1ޔ TEND3ޔTEND4ޔ TEND5 ETEND2ޔETEND3 T 2ߪߚ߹T3 図 27.35 DMAC およびEXDMAC、TEND、ETEND 出力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-75 2012.09.14 Ǿ DREQ0ޔDREQ1ޔ DREQ3ޔDREQ4ޔ DREQ5 t DRQS tEDRQS tDRQH tEDRQH EDREQ2ޔEDREQ3 図 27.36 DMAC およびEXDMAC、DREQ、EDREQ 入力タイミング Ǿ EDRAK2ޔEDRAK3 tEDRKD tEDRKD 図 27.37 EXDMAC、EDRAK 出力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-76 2012.09.14 27.5.5 内蔵周辺モジュールタイミング 内蔵周辺モジュールタイミングを以下に示します。 tPRS tPRH tPWD Ǿ ࠻࡯ࡐ1㨪6ޔ8ޔ9 ޓޓޓA㨪J 㧕 ࠻࡯ࡐ1㨪3ޔ6ޔ8 P53㨪P50 ࠻࡯ࡐA㨪J 㧕 図 27.38 I/O ポート入出力タイミング Ǿ PO15㨪PO0 tPOD 図 27.39 PPG 出力タイミング Ǿ ࠻࠶ࡊ࠻࠙ࠕ ಴ജ* ࠻࠶ࡊࡦࠗ ౉ജ* ޤ *TIOCA0㨪TIOCA11ޔTIOCB0㨪TIOCB11ޔTIOCC0ޔTIOCC3ޔTIOCC6ޔTIOCC9ޔ TIOCD0ޔTIOCD3ޔTIOCD6ޔTIOCD9 t TOCD tTICS 図 27.40 TPU 入出力タイミング Ǿ TCLKA㨪TCLKH tTCKWL tTCKWH tTCKS tTCKS 図 27.41 TPU クロック入力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-77 2012.09.14 Ǿ TMO0ޔTMO1 tTMOD 図 27.42 8 ビットタイマ出力タイミング Ǿ TMCI0ޔTMCI1 tTMCWL tTMCWH tTMCS tTMCS 図 27.43 8 ビットタイマクロック入力タイミング Ǿ TMRI0ޔTMRI1 tTMRS 図 27.44 8 ビットタイマリセット入力タイミング Ǿ WDTOVF tWOVD tWOVD 図 27.45 WDT 出力タイミング SCK0㨪SCK4 tSCKW tSCKr tSCKf tScyc 図 27.46 SCK クロック入力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-78 2012.09.14 SCK0㨪SCK4 tTXD tRXS tRXH TxD0㨪TxD4 㧕 RxD0㨪RxD4 㧕 図 27.47 SCI 入出力タイミング／クロック同期式モード Ǿ ADTRG0ޔ ADTRG1 tTRGS 図 27.48 A/D 変換器外部トリガ入力タイミング tBUF tSTAH tSTAS tSP tSTOStSCLH tSCLL tSf tSr tSCL tSDAH tSDAS P* S* Sr* P* VIH VIL SDA0 㨪 SDA1 SCL0 㨪 SCL1 *ޤSޔPޔSrޕߔ߹ߒ S 㧦㐿ᆎ᧦ઙ P 㧦஗ᱛ᧦ઙ Sr᧦ઙ 図 27.49 I2C バスインタフェース2 入出力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-79 2012.09.14 SSCKʢग़ྗʣ CPOSʹ0 SCSʢग़ྗʣ SSCKʢग़ྗʣ CPOSʹ1 SSOʢग़ྗʣ SSIʢೖྗʣ tLEAD tSU tH tOD tFALL tRISE tSUcyc tLAG tOH tLO tHI tHI tLO tTD 図 27.50 SSU タイミング（マスタ、CPHS＝1） SSCKʢग़ྗʣ CPOSʹ0 SCSʢग़ྗʣ SSCKʢग़ྗʣ CPOSʹ1 SSOʢग़ྗʣ SSIʢೖྗʣ tLEAD tSU tH tOD tFALL tRISE tSUcyc tLAG tOH tLO tHI tHI tLO tTD 図 27.51 SSU タイミング（マスタ、CPHS=0）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-80 2012.09.14 SSCKʢೖྗʣ CPOSʹ0 SCSʢೖྗʣ SSCKʢೖྗʣ CPOSʹ1 SSOʢೖྗʣ SSIʢग़ྗʣ tLEAD tFALL tRISE tSUcyc tLAG tTD tREL tOH tOD tSU tSA tLO tHI tHI tLO tH 図 27.52 SSU タイミング（スレーブ、CPHS=1） SSCKʢೖྗʣ CPOSʹ0 SCSʢೖྗʣ SSCKʢೖྗʣ CPOSʹ1 SSOʢೖྗʣ SSIʢग़ྗʣ tLEAD tFALL tRISE tSUcyc tLAG tTD tREL tOH tOD tSU tSA tLO tHI tHI tLO tH 図 27.53 SSU タイミング（スレーブ、CPHS＝0）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-81 2012.09.14 FSICK FSICK FSIDI tCKH tSSL tRXS tRXH tSSH tCYC tCKL FSISS FSIDO tTXD 図 27.54 FSI 入出力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-82 2012.09.14

27.6 H8S/2427 グループの電気的特性（5V 版）

27.6.1 絶対最大定格 絶対最大定格を表27.52 に示します。 表 27.52 絶対最大定格 項目 記号 定格値 単位 電源電圧 Vcc PLLVcc －0.3～＋6.5 V P50～P51、PJ0～PJ2 以外） Vin －0.3～Vcc＋0.3 V 入力電圧 （ポート2、P50～P51、P32～P35、PJ0 ～PJ2） Vin －0.3～+6.5 V 入力電圧（ポート4、9） V in －0.3～AVcc＋0.3 V リファレンス電源電圧 Vref －0.3～AVcc＋0.3 V アナログ電源電圧 AVcc －0.3～＋6.5 V アナログ入力電圧 V AN －0.3～AVcc＋0.3 V 保存温度 Tstg －55～＋125 ℃ 【使用上の注意】 絶対最大定格を超えてLSI を使用した場合、LSI 永久破壊となることがあります。 【注】 * フラッシュメモリの書き込み／消去時の動作温度範囲は、 です。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-83 2012.09.14

27.6.2 DC 特性

表 27.53 DC 特性（1） 項目 記号 min. typ. max. 単位 測定条件 VT－ Vcc ×0.2 － － V VT＋ － － Vcc ×0.7 V シュミット トリガ入力 電圧 ポート1*6、ポート2*6、 P32～P35*2、 P50～P53*2、 入力 High STBY、MD2～MD0 VIH Vcc ×0.9 － Vcc ＋0.3 V レベル電圧 RES、NMI、EMLE EXTAL Vcc ×0.7 － Vcc ＋0.3 V P14 ～P17*5 P24～P26*5 ポート3*3、P50～P53*3 ポート6*3、ポート8*3、 ポートA～J*3 Vcc ×0.8 － Vcc ＋0.3 V ポート4、ポート9 Vcc ×0.8 － AVcc ＋0.3 V 入力Low レベル電圧 RES、STBY MD2～MD0、EMLE VIL －0.3 － Vcc ×0.1 V NMI、 EXTAL －0.3 － Vcc ×0.2 V P14～P17*5、 P24～P26*5、 ポートA～J*3 －0.3 － Vcc ×0.2 V ポート4、ポート9 －0.3 － AVcc ×0.2 V 出力 High 全出力端子 VOH Vcc－ 0.3 － － V I OH＝－200μA レベル電圧 Vcc －0.5 － － V I OH＝－1mA 全出力端子 － － 0.4 V I OL＝4.0mA 出力Low レベル電圧 P26、P27*4、P32～P35*4 P50～P51*4 VOL － － 0.4 V I OL＝8.0mA 入力リーク RES |Iin| － － 10.0 μA 電流 STBY、NMI、MD2～MD0 － － 1.0 μA Vin＝0.5～Vcc－ 0.5 V ポート4、ポート9 － － 1.0 μA Vin ＝0.5～AVcc－ 0.5 V 【注】 *1 A/D およびD/A 変換器未使用時にAVcc、Vref、AVss 端子を開放しないでください。 AVcc 、Vref 端子はVcc に、AVss 端子はVss にそれぞれ接続してください。 *2 IRQ、TIOC、TCLK、TMRI、SCL、SDA として使用した場合です。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-84 2012.09.14 *3 IRQ、TIOC、TCLK、TMRI、SCL、SDA 以外として使用した場合です。 *4 SCL 、SDA として使用した場合です。 *5 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1 として使用した場合です。 *6 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1 以外として使用した場合です。 表 27.54 DC 特性（2） 項目 記号 min. typ. max. 単位 測定条件 スリーステート リーク電流 （オフ状態） ポート1～3、P50～P53 ポート6、ポート8、 ポートA～J ŃITSIŃ － － 1.0 μA Vin ＝0.5～VCC －0.5V 入力プルアップ MOS 電流 ポートA～E －Ip 10 － 300 μA VCC ＝4.5～5.5V Vin＝0V 入力容量 RES Cin － － 30 pF NMI － － 30 pF RES、NMI 以外の全入力端子 － － 18 pF Vin＝0V f＝1MHz Ta＝25℃ 消費電流*2 通常動作時 I CC*4 － 45 （5.0V） 70 mA f ＝33MHz スリープ時 － 35 （5.0V） 45 mA f ＝33MHz スタンバイ時*3 － 20 80 μA Ta ≦50℃ － 80 500 μA 50 ℃＜Ta アナログ A/D 、D/A 変換中 AI CC － 0.5 （5.0V） 2.0 mA 1ch 使用時 電源電流 A/D 、D/A 変換待機時 － 0.01 5.0 μA 1ch 使用時 リファレンス A/D 、D/A 変換中 AI CC － 0.5 （5.0V） 1.0 mA 電源電流 A/D 、D/A 変換待機時 － 0.01 5.0 μA RAM スタンバイ電圧 V RAM 2.5 － － V VCC 開始電圧*5 V CC start － － 0.8 V VCC 立ち上がり勾配*5 SV CC 0.02 － 20 ms/V 【注】 *1 A/D およびD/A 変換器未使用時にAVcc、Vref、AVss 端子を開放しないでください。 AVcc 、Vref 端子はVcc に、AVss 端子はVss にそれぞれ接続してください。 *2 消費電流値は、VIHmin＝VCC－0.2V、VILmax＝0.2V の条件下で、すべての出力端子を無負荷状態にして、さらに 内蔵プルアップMOS をオフ状態にした場合の値です。 *3 VRAM ≦Vcc＜4.5V のとき、VIHmin＝Vcc×0.9、VILmax＝0.3V とした場合の値です。 *4 I CC は下記の式に従ってVcc とf に依存します。 *5 電源投入時、RES 端子がLow レベルになっている条件で適用します。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-85 2012.09.14 表 27.55 出力許容電流値 項目 記号 min. typ. max. 単位 I2C 端子以外の全出力端子 I OL － － 4.0 ma 出力Low レベル許容電流 （1 端子あたり） I2C 出力端子 I OL － － 8.0 mA 出力Low レベル許容電流 （総和） 全出力端子の総和 ΣIOL － － 80 mA 出力High レベル許容 電流量（1 端子あたり） 全出力端子 －IOH － － 2.0 mA 出力High レベル許容電流 （総和） 全出力端子の総和 Σ－IOH － － 40 mA 【注】 LSI の信頼性を確保するため、出力電流値は表27.55 の値を超えないようにしてください。 * A/D およびD/A 変換器未使用時にAVcc、Vref、AVss 端子を開放しないでください。 AVcc、Vref 端子はVcc に、AVss 端子はVss にそれぞれ接続してください。

27.6.3 AC 特性

クロックタイミング、制御信号タイミング、バスタイミング、DMAC、EXDMAC タイミングおよび内蔵周 辺機能タイミングを以下に示します。 (1) クロックタイミング 表 27.56 クロックタイミング φ＝8～33MHz 項目 記号 min. max. 単位 測定条件 クロックサイクル時間 t cyc 30.3 125 ns クロックハイレベルパルス幅 t CH 10 － ns クロックローレベルパルス幅 t CL 10 － ns クロック立ち上がり時間 t Cr － 5 ns クロック立ち下がり時間 t Cf － 5 ns 図27.57 リセット発振安定時間（水晶） t OSC1 10 － ms 図27.58（1） ソフトウェアスタンバイ発振安定時間（水晶） t OSC2 5 － ms 図27.58（2） 外部クロック出力遅延安定時間 t DEXT 10 － ms 図27.58（1）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-86 2012.09.14 LSI಴ജ┵ሶ CR H RL C=50pF࠻࡯ࡐA㨪J C=30pF࠻࡯ࡐ1㨪3ޔP50㨪P53࠻࡯ࡐޔ6࠻࡯ࡐޔ8ޔ RL=2.4kǡ RH=12kǡ 㧦2.5V㧔Vcc=4.5㨪5.5V㧕 図 27.55 出力負荷回路 (2) 制御信号タイミング 表 27.57 制御信号タイミング φ＝8～33MHz 項目 記号 min. max. 単位 測定条件 RES セットアップ時間 t RESS 200 － ns RES パルス幅 t RESW 2 － ms 図27.59 NMI セットアップ時間 t NMIS 150 － NMI ホールド時間 t NMIH 10 － NMI パルス幅 （ソフトウェアスタンバイモードからの復帰時） tNMIW 200 － ns IRQ セットアップ時間 t IRQS 150 － IRQ ホールド時間 t IRQH 10 － IRQ パルス幅 （ソフトウェアスタンバイモードからの復帰時） tIRQW 200 － ns 図27.60

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-87 2012.09.14 (3) バスタイミング 表 27.58 バスタイミング（1 ） φ＝8～33MHz 項 目 記号 min. max. 単位 測定条件 アドレス遅延時間 t AD － 20 ns アドレスセットアップ時間 1 t AS1 0.5× tcyc－13 － ns アドレスセットアップ時間 2 t AS2 1.0× tcyc－13 － ns アドレスセットアップ時間 3 t AS3 1.5× tcyc－13 － ns アドレスセットアップ時間 4 t AS4 2.0× tcyc－13 － ns アドレスホールド時間 1 t AH1 0.5× tcyc－8 － ns アドレスホールド時間 2 t AH2 1.0× tcyc－8 － ns アドレスホールド時間 3 t AH3 1.5× tcyc－8 － ns CS 遅延時間 1 t CSD1 － 15 ns AS 遅延時間 t ASD － 15 ns RD 遅延時間 1 t RSD1 － 15 ns RD 遅延時間 2 t RSD2 － 15 ns リードデータセットアップ時間 1 t RDS1 15 － ns リードデータセットアップ時間 2 t RDS2 15 － ns リードデータホールド時間 1 t RDH1 1 － ns リードデータホールド時間 2 t RDH2 1 － ns リードデータアクセス時間 2 t AC2 － 1.5× tcyc－25 ns リードデータアクセス時間 4 t AC4 － 2.5× tcyc－25 ns リードデータアクセス時間 5 t AC5 － 1.0× tcyc－25 ns リードデータアクセス時間 6 t AC6 － 2.0× tcyc－25 ns 対アドレスリードデータアクセス時間 1 t AA1 － 1.0× tcyc－25 ns 対アドレスリードデータアクセス時間 2 t AA2 － 1.5× tcyc－25 ns 対アドレスリードデータアクセス時間 3 t AA3 － 2.0× tcyc－25 ns 対アドレスリードデータアクセス時間 4 t AA4 － 2.5× tcyc－25 ns 対アドレスリードデータアクセス時間 5 t AA5 － 3.0× tcyc－25 ns 対アドレスリードデータアクセス時間 6 t AA6 － 4.0× tcyc－25 ns マルチプレクスアドレス遅延時間 t MAD － 20 ns マルチプレクスアドレスセットアップ時間 1 t MAS1 0.5× tcyc－15 － ns マルチプレクスアドレスセットアップ時間 2 t MAS2 1.5× tcyc－15 － ns マルチプレクスアドレスホールド時間 t MAH 1.0× tcyc－15 － ns AH 遅延時間 t AHD － 15 ns 図 27.61 図 27.71

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-88 2012.09.14 表 27.59 バスタイミング（2 ） φ＝8～33MHz 項 目 記号 min. max. 単位 測定条件 WR 遅延時間 1 t WRD1 － 15 ns WR 遅延時間 2 t WRD2 － 15 ns WR パルス幅 1 t WSW1 1.0× tcyc－13 － ns WR パルス幅 2 t WSW2 1.5× tcyc－13 － ns ライトデータ遅延時間 t WDD － 23 ns ライトデータセットアップ時間 1 t WDS1 0.5× tcyc－15 － ns ライトデータセットアップ時間 2 t WDS2 1.0× tcyc－15 － ns ライトデータセットアップ時間 3 t WDS3 1.5× tcyc－15 － ns ライトデータホールド時間 1 t WDH1 0.5× tcyc－13 － ns ライトデータホールド時間 3 t WDH3 1.5× tcyc－13 － ns 図 27.61 図 27.71 WAIT セットアップ時間 t WTS 25 － ns WAIT ホールド時間 t WTH 1 － ns 図 27.63、 図 27.72 BREQ セットアップ時間 t BREQS 30 － ns BACK 遅延時間 t BACD － 15 ns バスフローティング時間 t BZD － 40 ns 図 27.68 BREQO 遅延時間 t BRQOD － 25 ns 図 27.69 (4) DMAC 、EXDMAC タイミング 表 27.60 DMAC、EXDMAC タイミング φ＝8～33MHz 項 目 記号 min. max. 単位 測定条件 DREQ セットアップ時間 t DRQS 25 － DREQ ホールド時間 t DRQH 10 － ns 図 27.75 TEND 遅延時間 t TED － 18 図 27.74 DACK 遅延時間 1 t DACD1 － 18 DACK 遅延時間 2 t DACD2 － 18 ns 図 27.72 図 27.73 EDREQ セットアップ時間 t EDRQS 25 － EDREQ ホールド時間 t EDRQH 10 － ns 図 27.75 ETEND 遅延時間 t ETED － 18 ns 図 27.74 EDACK 遅延時間 1 t EDACD1 － 18 EDACK 遅延時間 2 t EDACD2 － 18 ns 図 27.72 図 27.73 EDRAK 遅延時間 t EDRKD － 18 ns 図 27.76

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-89 2012.09.14 (5) 内蔵周辺モジュールタイミング 表 27.61 内蔵周辺モジュールタイミング φ＝8～33MHz 項 目 記号 min. max. 単位 測定 条件 I/O 出力データ遅延時間 t PWD － 40 ns ポート 入力データセットアップ時間 t PRS 25 － ns 入力データホールド時間 t PRH 25 － ns 図 27.77 PPG パルス出力遅延時間 t POD － 40 ns 図 27.78 TPU タイマ出力遅延時間 t TOCD － 40 ns タイマ入力セットアップ時間 t TICS 25 － ns 図 27.79 タイマクロック入力セットアップ時間 t TCKS 25 － ns 単エッジ指定 t TCKWH 1.5 － t cyc タイマクロックパルス幅 両エッジ指定 t TCKWL 2.5 － t cyc 図 27.80 タイマ出力遅延時間 t TMOD － 40 ns 図 27.81 8 ビット タイマ タイマリセット入力セットアップ時間 t TMRS 25 － ns 図 27.83 タイマクロック入力セットアップ時間 t TMCS 25 － ns タイマクロックパルス幅 単エッジ指定 t TMCWH 1.5 － t cyc 両エッジ指定 t TMCWL 2.5 － t cyc 図 27.82 WDT オーバフロー出力遅延時間 t WOVD － 40 ns 図 27.84 SCI 入力クロックサイクル 調歩同期 t Scyc 4 － t cyc クロック同期 6 － 入力クロックパルス幅 t SCKW 0.4 0.6 t Scyc 入力クロック立ち上がり時間 t SCKr － 1.5 t cyc 入力クロック立ち下がり時間 t SCKf － 1.5 図 27.85 送信データ遅延時間 t TXD － 40 ns 受信データセットアップ時間 （クロック同期） tRXS 40 － ns 受信データホールド時間 （クロック同期） tRXH 40 － ns 図 27.86 A/D 変換器 トリガ入力セットアップ時間 t TRGS 30 － ns 図 27.87

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-90 2012.09.14 項 目 記号 min. max. 単位 測定 条件 IIC2 SCL 入力サイクル時間 t SCL 12tcyc ＋600 － ns SCL 入力 High パルス幅 t SCLH 3tcyc ＋300 － ns SCL 入力 Low パルス幅 t SCLL 5tcyc ＋300 － ns SCL 、SDA 入力立ち下がり時間 t Sf － 300 ns SCL、SDA 入力 スパイクパルス除去時間 tSP － 1tcyc ns SDA 入力バスフリー時間 t BUF 5tcyc － ns 開始条件入力ホールド時間 t STAH 3tcyc － ns 再送開始条件入力 セットアップ時間 tSTAS 3tcyc － ns 停止条件入力 セットアップ時間 t STOS 3tcyc － ns データ入力セットアップ時間 t SDAS 3tcyc － ns データ入力ホールド時間 t SDAH 1tcyc ＋20 － ns SCL、SDA の容量性負荷 Cb － 400 pF SCL、SDA 立ち下がり時間 t Sf － 300 ns 図 27.88 SSU* クロックサイクル マスタ t SUcyc 4 256 tcyc スレーブ 4 256 マスタ t HI 48 － ns クロックハイレベル パルス幅 スレーブ 48 － マスタ t LO 48 － ns クロックローレベル パルス幅 スレーブ 48 － クロック立ち上がり時間 t RISE － 12 ns クロック立ち下がり時間 t FALL － 12 ns 図 27.89 図 27.92

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-91 2012.09.14 項 目 記号 min. max. 単位 測定 条件 SSU* マスタ t SU 25 － ns 図 27.89 データ入力セットアップ 時間 スレーブ 30 － ～ データ入力ホールド時間 マスタ t H 10 － ns スレーブ 10 － SCS セットアップ時間 マスタ t LEAD 2.5 － tcyc スレーブ 2.5 － SCS ホールド時間 マスタ t LAG 2.5 － tcyc スレーブ 2.5 － データ出力遅延時間 マスタ t OD － 40 ns スレーブ － 40 データ出力ホールド時間 マスタ t OH －5 － ns スレーブ 0 － 連続送信時間遅延時間 マスタ t TD 2.5 － tcyc スレーブ 2.5 － 図 27.92 スレーブアクセス時間 t SA － 1 tcyc 図 27.91、 スレーブアウト解放時間 t REL － 1 tcyc 図 27.92 クロックサイクル t CYC 30 － クロックパルス幅（H） t CKH 13 － クロックパルス幅（L） t CKL 12 － SS 信号立ち上がり遅延時間 t SSH 12 － SS 信号立ち下がり遅延時間 t SSL 12 － 送信信号遅延時間 t TXD － 12 受信信号セットアップ時間 t RXS 5 － FSI 受信信号ホールド時間 t RXH 5 － ns 図 27.93 【注】 * SSU ：Synchronous Serial communication Unit

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-92 2012.09.14

27.6.4 A/D 変換特性

表 27.62 A/D 変換特性 φ＝8～33MHz 項目 min. typ. max. 単位 分解能 10 10 10 ビット 変換時間 2.5 * － － μs アナログ入力容量 － － 15 pF 許容信号源インピーダンス － － 5 k Ω 非直線性誤差 － － ±3.5 LSB オフセット誤差 － － ±3.5 LSB フルスケール誤差 － － ±3.5 LSB 量子化誤差 － － ±0.5 LSB 絶対精度 － － ±4.0 LSB 【注】 * 40 ステートでADCLK＝16MHz の時

27.6.5 D/A 変換特性

表 27.63 D/A 変換特性 φ＝8～33MHz 項 目 min. typ. max. 単位 測定条件 分解能 8 8 8 ビット 変換時間 － － 10 μs 負荷容量20pF － ±1.0 ±2.0 LSB 負荷抵抗2MΩ 絶対精度 － － ±1.0 LSB 負荷抵抗4MΩ

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-93 2012.09.14 27.6.6 フラッシュメモリ特性 表 27.64 フラッシュメモリ特性の電気的特性 φ＝8～33MHz 規格値 項目 対象領域 最小 標準 最大 単位 ユーザROM ユーザブートROM データフラッシュ 10,000 *2 － － 回 ユーザROM ユーザブートROM － 150 4,000 書き込み時間（4 バイト当たり） データフラッシュ － 300 4,000 μs ユーザROM ユーザブートROM － 300 3,000 消去時間（1 ブロック当たり） データフラッシュ － 300 3,000 ms ユーザROM ユーザブートROM 書き込み／消去電圧 データフラッシュ 4.5 － 5.5 V ユーザROM ユーザブートROM 読み出し電圧 データフラッシュ 4.5 － 5.5 V ユーザROM ユーザブートROM 1 － － アクセスステート データフラッシュ 2 － － ステート 【注】 1 多回数の書き換えを実施するシステムの場合は、実効的な書き換え回数を減少させる工夫として、書き込み番地を 順にずらしていくなどしてブランク領域ができるだけ残らないように書き込みを実施した上で1 回の消去を行っ てください。たとえば1 組16 バイトを書き込む場合、最大256 組の書き込みを実施した上で1 回の消去をするこ とで、実効的な書き換え回数を少なくすることができます。 ブロックごとに何回消去を実施したかを情報として残し、制限回数を設けていただくことをお勧めします。 2 消去でイレースエラーが発生した場合は、 イレースエラーが発生しなくなるまでクリアステータスコマンド→イレ ースコマンドを少なくとも3 回実行してください。 *1 書き込み／消去回数の定義 書き込み／消去回数はブロックごとの消去回数です。 書き込み／消去回数がn 回（n=100）の場合、ブロックごとにそれぞれn 回ずつ消去することができます。 たとえば、4K バイト／ブロックのデータフラッシュA に対して、それぞれ異なる番地に4 バイト書き込みを1024 回に分けて行った後に、そのブロックを消去した場合も、書き込み/消去回数は1 回と数えます。 ただし、消去1 回に対して、同一番地に複数回の書き込みは行わないでください。（上書き禁止） *2 書き込み／消去回数後の全ての電気的特性を保証する回数です。（保証は1 から"最小"値の範囲です。）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-94 2012.09.14

27.7 H8S/2425 グループの電気的特性（5V 版）

27.7.1 絶対最大定格 絶対最大定格を表27.65 に示します。 表 27.65 絶対最大定格 項 目 記号 定格値 単位 電源電圧 Vcc PLLVcc －0.3～＋6.5 V P50～P51、P81、P83 以外） Vin －0.3～Vcc＋0.3 V P83 以外） Vin －0.3～+6.5 V 入力電圧（ポート4、9） V in －0.3～AVcc＋0.3 V リファレンス電源電圧 Vref －0.3～AVcc＋0.3 V アナログ電源電圧 AVcc －0.3～＋6.5 V アナログ入力電圧 V AN －0.3～AVcc＋0.3 V 保存温度 Tstg －55～＋125 ℃ 【使用上の注意】 絶対最大定格を超えてLSI を使用した場合、LSI 永久破壊となることがあります。 【注】 * フラッシュメモリの書き込み／消去時の動作温度範囲は、 です。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-95 2012.09.14

27.7.2 DC 特性

表 27.66 DC 特性（1） 項 目 記号 min. typ. max. 単位 測定条件 VT－ Vcc ×0.2 － － V VT＋ － － Vcc ×0.7 V シュミット トリガ入力 電圧 ポート1*6、ポート2*6、 ポートB*2、ポートC*2、 STBY、MD2～MD0 RES、NMI、EMLE Vcc×0.9 － Vcc ＋0.3 V EXTAL Vcc ×0.7 － Vcc ＋0.3 V P24～P26*5、 ポート3*3、P50～P53*3 ポート8*3、ポートA～G*3 Vcc×0.8 － Vcc ＋0.3 V 入力 High レベル電圧 ポート4、ポート9 VIH Vcc×0.8 － AVcc ＋0.3 V RES、STBY MD2～MD0、EMLE －0.3 － Vcc ×0.1 V NMI、EXTAL －0.3 － Vcc ×0.2 V P24～P26*5、 ポートA～G*3 －0.3 － Vcc ×0.2 V 入力Low レベル電圧 ポート4、ポート9 VIL －0.3 － AVcc ×0.2 V Vcc－0.3 － － V I OH＝－200μA 出力 High レベル電圧 全出力端子 VOH 全出力端子 － － 0.4 V I OL＝4.0mA 出力Low P50～P51*4 VOL － － 0.4 V I OL＝8.0mA RES － － 10.0 μA STBY、NMI、MD2～MD0 － － 1.0 μA Vin＝0.5～Vcc－ 0.5 V 入力リーク 電流 ポート4、ポート9 |Iin| － － 1.0 μA Vin ＝0.5～AVcc－ 0.5 V 【注】 *1 A/D およびD/A 変換器未使用時にAVcc、Vref、AVss 端子を開放しないでください。 AVcc 、Vref 端子はVcc に、AVss 端子はVss にそれぞれ接続してください。 *2 IRQ、TIOC、TCLK、TMRI、SCL、SDA として使用した場合です。 *3 IRQ、TIOC、TCLK、TMRI、SCL、SDA 以外として使用した場合です。 *4 SCL 、SDA として使用した場合です。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-96 2012.09.14 *5 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1、DREQ として使用した場合です。 *6 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1、DREQ 以外として使用した場合です。 表 27.67 DC 特性（2） 項 目 記号 min. typ. max. 単位 測定条件 スリーステート リーク電流 （オフ状態） ポート1～3、P50～P53 ポート8、 ポートA～G ŃITSIŃ － － 1.0 μA Vin ＝0.5～VCC－ 0.5V 入力プルアップ MOS 電流 ポートA～E －Ip 10 － 300 μA VCC ＝4.5～5.5V Vin＝0V 入力容量 RES Cin － － 30 pF NMI － － 30 pF RES、NMI 以外の全入力端子 － － 18 pF Vin＝0V f＝1MHz Ta＝25℃ 消費電流*2 通常動作時 I CC*4 － 45 （5.0V） 70 mA f ＝33MHz スリープ時 － 35 （5.0V） 45 mA f ＝33MHz スタンバイ時*3 － 20 80 μA Ta ≦50℃ － 80 500 μA 50 ℃＜Ta アナログ A/D 、D/A 変換中 AI CC － 0.5 （5.0V） 2.0 mA 1ch 使用時 電源電流 A/D 、D/A 変換待機時 － 0.01 5.0 μA 1ch 使用時 リファレンス A/D 、D/A 変換中 AI CC － 0.5 （5.0V） 1.0 mA 電源電流 A/D 、D/A 変換待機時 － 0.01 5.0 μA RAM スタンバイ電圧 V RAM 2.5 － － V VCC 開始電圧*5 V CC start － － 0.8 V VCC 立ち上がり勾配*5 SV CC 0.02 － 20 ms/V 【注】 *1 A/D およびD/A 変換器未使用時にAVcc、Vref、AVss 端子を開放しないでください。 AVcc 、Vref 端子はVcc に、AVss 端子はVss にそれぞれ接続してください。 *2 消費電流値は、VIHmin＝VCC－0.2V、VILmax＝0.2V の条件下で、すべての出力端子を無負荷状態にして、さらに 内蔵プルアップMOS をオフ状態にした場合の値です。 *3 VRAM ≦Vcc＜4.5V のとき、VIHmin＝Vcc×0.9、VILmax＝0.3V とした場合の値です。 *4 I CC は下記の式に従ってVcc とf に依存します。 *5 電源投入時、RES 端子がLow レベルになっている条件で適用します。

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-97 2012.09.14 表 27.68 出力許容電流値 項 目 記号 min. typ. max. 単位 I2C 端子以外の全出力端子 I OL － － 4.0 mA 出力Low レベル許容電流 （1 端子あたり） I2C 出力端子 I OL － － 8.0 mA 出力Low レベル許容電流 （総和） 全出力端子の総和 ΣIOL － － 80 mA 出力High レベル許容電流 量（1 端子あたり） 全出力端子 －IOH － － 2.0 mA 出力High レベル許容電流 （総和） 全出力端子の総和 Σ－IOH － － 40 mA 【注】 LSI の信頼性を確保するため、出力電流値は表27.68 の値を超えないようにしてください。 * A/D およびD/A 変換器未使用時にAVcc、Vref、AVss 端子を開放しないでください。 AVcc、Vref 端子はVcc に、AVss 端子はVss にそれぞれ接続してください。

27.7.3 AC 特性

クロックタイミング、制御信号タイミング、バスタイミング、DMAC、タイミングおよび内蔵周辺機能タイ ミングを以下に示します。 (1) クロックタイミング 表 27.69 クロックタイミング φ＝8～33MHz 項目 記号 min. max. 単位 測定条件 クロックサイクル時間 t cyc 30.3 125 ns 図27.57 クロックハイレベルパルス幅 t CH 10 － ns クロックローレベルパルス幅 t CL 10 － ns クロック立ち上がり時間 t Cr － 5 ns クロック立ち下がり時間 t Cf － 5 ns 図27.57 リセット発振安定時間（水晶） t OSC1 10 － ms 図27.58（1） ソフトウェアスタンバイ発振安定時間（水晶） t OSC2 5 － ms 図27.58（2） 外部クロック出力遅延安定時間 t DEXT 10 － ms 図27.58（1）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-98 2012.09.14 LSI಴ജ┵ሶ CR H RL C=50pF࠻࡯ࡐA㨪G C=30pF࠻࡯ࡐ1㨪3ޔP50㨪P53࠻࡯ࡐޔ8 RL=2.4kǡ RH=12kǡ 㧦2.5V㧔Vcc=4.5㨪5.5V㧕 図 27.56 出力負荷回路 (2) 制御信号タイミング 表 27.70 制御信号タイミング φ＝8～33MHz 項目 記号 min. max. 単位 測定条件 RES セットアップ時間 t RESS 200 － ns 図27.59 RES パルス幅 t RESW 2 － ms NMI セットアップ時間 t NMIS 150 － ns NMI ホールド時間 t NMIH 10 － NMI パルス幅 （ソフトウェアスタンバイモードからの復帰時） tNMIW 200 － IRQ セットアップ時間 t IRQS 150 － ns IRQ ホールド時間 t IRQH 10 － IRQ パルス幅 （ソフトウェアスタンバイモードからの復帰時） tIRQW 200 － 図27.60

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-99 2012.09.14 (3) バスタイミング 表 27.71 バスタイミング（1 ） φ＝8～33MHz 項 目 記号 min. max. 単位 測定条件 アドレス遅延時間 t AD － 20 ns アドレスセットアップ時間 1 t AS1 0.5 ×tcyc－13 － ns アドレスセットアップ時間 2 t AS2 1.0 ×tcyc－13 － ns アドレスセットアップ時間 3 t AS3 1.5 ×tcyc－13 － ns アドレスセットアップ時間 4 t AS4 2.0 ×tcyc－13 － ns 図 27.61 図 27.71 アドレスホールド時間 1 t AH1 0.5× tcyc－8 － ns アドレスホールド時間 2 t AH2 1.0× tcyc－8 － ns アドレスホールド時間 3 t AH3 1.5× tcyc－8 － ns CS 遅延時間 1 t CSD1 － 15 ns AS 遅延時間 t ASD － 15 ns RD 遅延時間 1 t RSD1 － 15 ns RD 遅延時間 2 t RSD2 － 15 ns リードデータセットアップ時間 1 t RDS1 15 － ns リードデータセットアップ時間 2 t RDS2 15 － ns リードデータホールド時間 1 t RDH1 1 － ns リードデータホールド時間 2 t RDH2 1 － ns リードデータアクセス時間 2 t AC2 － 1.5× tcyc－25 ns リードデータアクセス時間 4 t AC4 － 2.5× tcyc－25 ns リードデータアクセス時間 5 t AC5 － 1.0× tcyc－25 ns リードデータアクセス時間 6 t AC6 － 2.0× tcyc－25 ns 対アドレスリードデータアクセス時間 1 t AA1 － 1.0× tcyc－25 ns 対アドレスリードデータアクセス時間 2 t AA2 － 1.5× tcyc－25 ns 対アドレスリードデータアクセス時間 3 t AA3 － 2.0× tcyc－25 ns 対アドレスリードデータアクセス時間 4 t AA4 － 2.5× tcyc－25 ns 対アドレスリードデータアクセス時間 5 t AA5 － 3.0× tcyc－25 ns 対アドレスリードデータアクセス時間 6 t AA6 － 4.0× tcyc－25 ns マルチプレクスアドレス遅延時間 t MAD － 20 ns マルチプレクスアドレスセットアップ時間 1 t MAS1 0.5× tcyc－25 － ns マルチプレクスアドレスセットアップ時間 2 t MAS2 1.5× tcyc－25 － ns マルチプレクスアドレスホールド時間 t MAH 1.0× tcyc－25 － ns AH 遅延時間 t AHD － 15 ns

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-100 2012.09.14 表 27.71 バスタイミング（2 ） φ＝8～33MHz 項 目 記号 min. max. 単位 測定条件 WR 遅延時間 1 t WRD1 － 15 ns WR 遅延時間 2 t WRD2 － 15 ns WR パルス幅 1 t WSW1 1.0× tcyc－13 － ns WR パルス幅 2 t WSW2 1.5× tcyc－13 － ns ライトデータ遅延時間 t WDD － 23 ns ライトデータセットアップ時間 1 t WDS1 0.5× tcyc－15 － ns ライトデータセットアップ時間 2 t WDS2 1.0× tcyc－15 － ns ライトデータセットアップ時間 3 t WDS3 1.5× tcyc－15 － ns ライトデータホールド時間 1 t WDH1 0.5× tcyc－13 － ns ライトデータホールド時間 3 t WDH3 1.5× tcyc－13 － ns 図 27.61 図 27.71 WAIT セットアップ時間 t WTS 25 － ns WAIT ホールド時間 t WTH 1 － ns 図 27.63、 図 27.71 BREQ セットアップ時間 t BREQS 30 － ns BACK 遅延時間 t BACD － 15 ns バスフローティング時間 t BZD － 40 ns 図 27.68 BREQO 遅延時間 t BRQOD － 25 ns 図 27.69 (4) DMAC タイミング 表 27.72 DMAC タイミング φ＝8～33MHz 項 目 記号 min. max. 単位 測定条件 DREQ セットアップ時間 t DRQS 25 － DREQ ホールド時間 t DRQH 10 － ns 図 27.75 TEND 遅延時間 t TED － 18 図 27.74 DACK 遅延時間 1 t DACD1 － 18 DACK 遅延時間 2 t DACD2 － 18 ns 図 27.72 図 27.73

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-101 2012.09.14 (5) 内蔵周辺モジュールタイミング 表 27.73 内蔵周辺モジュールタイミング φ＝8～33MHz 項 目 記号 min. max. 単位 測定 条件 I/O 出力データ遅延時間 t PWD － 40 ns ポート 入力データセットアップ時間 t PRS 25 － ns 入力データホールド時間 t PRH 25 － ns 図 27.77 PPG パルス出力遅延時間 t POD － 40 ns 図 27.78 TPU タイマ出力遅延時間 t TOCD － 40 ns タイマ入力セットアップ時間 t TICS 25 － ns 図 27.79 タイマクロック入力セットアップ時間 t TCKS 25 － ns 単エッジ指定 t TCKWH 1.5 － t cyc タイマクロックパルス幅 両エッジ指定 t TCKWL 2.5 － t cyc 図 27.80 8 ビット タイマ出力遅延時間 t TMOD － 40 ns 図 27.81 タイマ タイマリセット入力セットアップ時間 t TMRS 25 － ns 図 27.83 タイマクロック入力セットアップ時間 t TMCS 25 － ns タイマクロックパルス幅 単エッジ指定 t TMCWH 1.5 － t cyc 両エッジ指定 t TMCWL 2.5 － t cyc 図 27.82 WDT オーバフロー出力遅延時間 t WOVD － 40 ns 図 27.84 SCI 入力クロックサイクル 調歩同期 t Scyc 4 － t cyc クロック同期 6 － 入力クロックパルス幅 t SCKW 0.4 0.6 t Scyc 入力クロック立ち上がり時間 t SCKr － 1.5 t cyc 入力クロック立ち下がり時間 t SCKf － 1.5 図 27.85 送信データ遅延時間 t TXD － 40 ns 受信データセットアップ時間 （クロック同期） tRXS 40 － ns 受信データホールド時間 （クロック同期） tRXH 40 － ns 図 27.86 A/D 変換器 トリガ入力セットアップ時間 t TRGS 30 － ns 図 27.87 IIC2 SCL 入力サイクル時間 t SCL 12tcyc ＋600 － ns 図 27.88 SCL 入力 High パルス幅 t SCLH 3tcyc ＋300 － ns SCL 入力 Low パルス幅 t SCLL 5tcyc ＋300 － ns SCL、 SDA 入力立ち下がり時間 t Sf － 300 ns SCL、SDA 入力 スパイクパルス除去時間 tSP － 1tcyc ns

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-102 2012.09.14 項 目 記号 min. max. 単位 測定 条件 IIC2 SDA 入力バスフリー時間 t BUF 5tcyc － ns 図 27.88 開始条件入力ホールド時間 t STAH 3tcyc － ns 再送開始条件入力 セットアップ時間 tSTAS 3tcyc － ns 停止条件入力 セットアップ時間 t STOS 3tcyc － ns データ入力セットアップ時間 t SDAS 3tcyc － ns データ入力ホールド時間 t SDAH 1tcyc ＋20 － ns SCL、SDA の容量性負荷 Cb － 400 pF SCL、SDA 立ち下がり時間 t Sf － 300 ns SSU* クロックサイクル マスタ t SUcyc 4 256 tcyc スレーブ 4 256 マスタ t HI 48 － ns クロックハイレベル パルス幅 スレーブ 48 － マスタ t LO 48 － ns クロックローレベル パルス幅 スレーブ 48 － クロック立ち上がり時間 t RISE － 12 ns クロック立ち下がり時間 t FALL － 12 ns マスタ t SU 25 － ns データ入力セットアップ 時間 スレーブ 30 － データ入力ホールド時間 マスタ t H 10 － ns スレーブ 10 － SCS セットアップ時間 マスタ t LEAD 2.5 － tcyc スレーブ 2.5 － SCS ホールド時間 マスタ t LAG 2.5 － tcyc 図 27.89 図 27.92 スレーブ 2.5 － データ出力遅延時間 マスタ t OD － 40 ns スレーブ － 40 データ出力ホールド時間 マスタ t OH －5 － ns スレーブ 0 － 連続送信時間遅延時間 マスタ t TD 2.5 － tcyc スレーブ 2.5 － スレーブアクセス時間 t SA － 1 tcyc 図 27.91、 スレーブアウト解放時間 t REL － 1 tcyc 図 27.92

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-103 2012.09.14 項 目 記号 min. max. 単位 測定 条件 クロックサイクル t CYC 30 － クロックパルス幅（H） t CKH 13 － クロックパルス幅（L） t CKL 12 － SS 信号立ち上がり遅延時間 t SSH 12 － SS 信号立ち下がり遅延時間 t SSL 12 － 送信信号遅延時間 t TXD － 12 受信信号セットアップ時間 t RXS 5 － FSI 受信信号ホールド時間 t RXH 5 － ns 図 27.93 【注】 * SSU ：Synchronous Serial communication Unit

27.7.4 A/D 変換特性

表 27.74 A/D 変換特性 φ＝8～33MHz 項 目 min. typ. max. 単位 分解能 10 10 10 ビット 変換時間 2.5 * － － μs アナログ入力容量 － － 15 pF 許容信号源インピーダンス － － 5 k Ω 非直線性誤差 － － ±3.5 LSB オフセット誤差 － － ±3.5 LSB フルスケール誤差 － － ±3.5 LSB 量子化誤差 － － ±0.5 LSB 絶対精度 － － ±4.0 LSB 【注】 * 40 ステートでADCLK＝16MHz の時

27.7.5 D/A 変換特性

表 27.75 D/A 変換特性 φ＝8～33MHz 項 目 min. typ. max. 単位 測定条件 分解能 8 8 8 ビット 変換時間 － － 10 μs 負荷容量20pF － ±1.0 ±2.0 LSB 負荷抵抗2MΩ 絶対精度 － － ±1.0 LSB 負荷抵抗4MΩ

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-104 2012.09.14 27.7.6 フラッシュメモリ特性 表 27.76 フラッシュメモリ特性の電気的特性 φ＝8～33MHz 規格値 項目 対象領域 最小 標準 最大 単位 ユーザROM ユーザブートROM データフラッシュ 10,000*2 － － 回 ユーザROM ユーザブートROM － 150 4,000 書き込み時間（4 バイト当たり） データフラッシュ － 300 4,000 μs ユーザROM ユーザブートROM － 300 3,000 消去時間（1 ブロック当たり） データフラッシュ － 300 3,000 ms ユーザROM ユーザブートROM 書き込み／消去電圧 データフラッシュ 4.5 － 5.6 V ユーザROM ユーザブートROM 読み出し電圧 データフラッシュ 4.5 － 5.5 V ユーザROM ユーザブートROM 1 － － アクセスステート データフラッシュ 2 － － ステート 【注】 1 多回数の書き換えを実施するシステムの場合は、実効的な書き換え回数を減少させる工夫として、書き込み番地を 順にずらしていくなどしてブランク領域ができるだけ残らないように書き込みを実施した上で1 回の消去を行っ てください。たとえば1 組16 バイトを書き込む場合、最大256 組の書き込みを実施した上で1 回の消去をするこ とで、実効的な書き換え回数を少なくすることができます。 ブロックごとに何回消去を実施したかを情報として残し、制限回数を設けていただくことをお勧めします。 2 消去でイレースエラーが発生した場合は、 イレースエラーが発生しなくなるまでクリアステータスコマンド→イレ ースコマンドを少なくとも3 回実行してください。 *1 書き込み／消去回数の定義 書き込み／消去回数はブロックごとの消去回数です。 書き込み／消去回数がn 回（n=100）の場合、ブロックごとにそれぞれn 回ずつ消去することができます。 たとえば、4K バイト／ブロックのデータフラッシュA に対して、それぞれ異なる番地に4 バイト書き込みを1024 回に分けて行った後に、そのブロックを消去した場合も、書き込み／消去回数は1 回と数えます。 ただし、消去1 回に対して、同一番地に複数回の書き込みは行わないでください。（上書き禁止） *2 書き込み／消去回数後の全ての電気的特性を保証する回数です。（保証は1 から"最小"値の範囲です。）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-105 2012.09.14 27.8 タイミング図（5V 版） 27.8.1 クロックタイミング クロックタイミングを以下に示します。 tcyc Ǿ tCH tCf tCL tCr 図 27.57 システムクロックタイミング EXTAL Vcc STBY RES Ǿ t DEXT tOSC1 tDEXT tOSC1 図 27.58 発振安定時間タイミング（1 ） ⊒ᝄེ 㧔ૐᶖ⾌㔚ജ⁁ᘒ㧕 ⊒ᝄ቟ቯᤨ㑆 tOSC2 Ǿ NMI NMI଀ᄖಣℂ NMIEG=1 SSBY=1 NMI଀ᄖಣℂ SLEEP๮઎ NMIEG SSBY 図 27.58 発振安定時間タイミング（2 ）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-106 2012.09.14 27.8.2 制御信号タイミング 制御信号タイミングを以下に示します。 Ǿ RES tRESS tRESS tRESW 図 27.59 リセット入力タイミング Ǿ NMI IRQi 㧔i=0㨪15㧕* IRQ ౉ജ㧕 IRQ ౉ജ㧕 ޤ * ߪߦ߼ߚ߁SSIERޕߔߢ t NMIS tNMIH tIRQS tIRQS tIRQH tNMIW tIRQW 図 27.60 割り込み入力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-107 2012.09.14 27.8.3 バスタイミング バスタイミングを以下に示します。 Ǿ T1 T2 A23㨪A0 CS7㨪CS0 AS RD D15㨪D0 RD D15㨪D0 HWRޔLWR D15㨪D0 DACK0ޔDACK1ޔDACK3 EDACK2ޔEDACK3 㧔RDNn=1㧕 㧔RDNn=0㧕 tAD tCSD1 tAS1 tAS1 tAS1 tAS1 tRSD1tRSD1 tAC5 tAA2 tRSD1 tWRD2 tDACD1 tWSW1 tWDH1tWDD tWRD2 tAH1 tAC2 tRDS2 tRDH2 tAA3 tRSD2 tDACD2 tEDACD1 tEDACD2 tRDS1 tRDH1 tAH1 tASD tASD 図 27.61 基本バスタイミング／2 ステートアクセス

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-108 2012.09.14 Ǿ A23㨪A0 CS7㨪CS0 AS RD D15㨪D0 RD D15㨪D0 HWRޔLWR D15㨪D0 T2 T3 㧔RDNn=1㧕 㧔RDNn=0㧕 tAD tAS1 tAH1 tRSD1 tRDS1 tRDH1 tRSD2 tRDS2 tRDH2 tASDtASD tRSD1 tRSD1 tAC6 tAC4 tAA5 tAS2 tWDD tWSW2 tWDH1 tWDS1 tWRD1 tWRD2 tAH1 tAA4 tAS1 tAS1 tCSD1 DACK0ޔDACK1ޔDACK3 EDACK2ޔEDACK3 tDACD1 tDACD2 tEDACD1 tEDACD2 図 27.62 基本バスタイミング／3 ステートアクセス

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-109 2012.09.14 Ǿ A23㨪A0 CS7㨪CS0 AS RD D15㨪D0 RD D15㨪D0 HWRޔLWR D15㨪D0 WAIT t WTS tWTH tWTS tWTH T2 Tw T3 㧔RDNn=1㧕 㧔RDNn=0㧕 図 27.63 基本バスタイミング／3 ステートアクセス1 ウェイト

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-110 2012.09.14 Th tAD tCSD1 tAS1 tASD tAS3 tRSD1 tAC5 tRDS1 tRDH1 tAH2 tAH3 tWDH3tWSW1tWDS2tWDD tAS3 tWRD2tWRD2 tRSD2tRSD1 tAC2 tRDS2 tRDH2 tAS3 tRSD1 tAH3 tAH1tASD Ǿ A23㨪A0 CS7㨪CS0 AS RD D15㨪D0 RD D15㨪D0 HWRޔLWR D15㨪D0 T1 T2 Tt 㧔RDNn=1㧕 㧔RDNn=0㧕 DACK0ޔDACK1ޔDACK3 EDACK2ޔEDACK3 tDACD1 tDACD2 tEDACD1 tEDACD2 図 27.64 基本バスタイミング／2 ステートアクセス （CS アサート期間延長）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-111 2012.09.14 Th tAD tCSD1 tAS1 tASD tAS3 tRSD1 tRSD1 tASD tAH1 tAH3 tAH2 tAH3 tWDH3tWSW2 tWDS3 tAS4 tAS3 tRSD1 tWDD tWRD2 tWRD1 tAC4 tRDS2 tRDH2 tRSD2 tAC6 tRDS1 tRDH1 T1 T2 T3 Tt Ǿ A23㨪A0 CS7㨪CS0 AS RD D15㨪D0 RD D15㨪D0 D15㨪D0 HWRޔLWR 㧔RDNn=1㧕 㧔RDNn=0㧕 DACK0ޔDACK1ޔDACK3 EDACK2ޔEDACK3 tDACD1 tDACD2 tEDACD1 tEDACD2 図 27.65 基本バスタイミング／3 ステートアクセス （CS アサート期間延長）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-112 2012.09.14 Ǿ A23㨪A6ޔA0 A5㨪A1 CS1ޔCS0 AS RD D15㨪D0 HWRޔLWR T 2 T1 tAD tRSD2 tAA1 tRDS2 tRDH2 図 27.66 バースト ROM アクセスタイミング／1 ステートバーストアクセス Ǿ A23㨪A6ޔA0 A5㨪A1 CS1ޔCS0 AS RD D15㨪D0 HWRޔLWR T 図 27.67 バースト ROM アクセスタイミング／2 ステートバーストアクセス

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-113 2012.09.14 Ǿ BREQ tBREQS tBREQS tBACD tBZD tBACD tBZD BACK A23㨪A0 CS7㨪CS0 㧔RAS5㨪RAS2㧕 D15㨪D0 ASޔRD HWRޔLWR UCASޔLCASޔOE 図 27.68 外部バス権開放タイミング Ǿ BACK tBRQOD tBRQOD BREQO 図 27.69 外部バス権要求出力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-114 2012.09.14 Tma1 tAD tAC2 tAHD tAA6 tMAD tMAD tMAS1 tMAH tRDS2 tWRD2 tWDD tDACD1 tEDACD1 tEDACD2 tDACD2 tWSW tWDH1 tWRD2 tRDH2 tRSD1 tRSD2 tCSD1 Tma2 T1 T2 D15㨪D0 D15㨪D0 AD15㨪AD0 AD15㨪AD0 A15㨪A0 A15㨪A0 Ǿ A23㨪A0 CS7ޔCS6 AH RD HWRޔLWR DACK0ޔ DACK1ޔ DACK3 EDACK2ޔ EDACK3 㧔RDNn=0㧕 図 27.70 マルチプレクスバスタイミング／データ 2 ステートアクセス

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-115 2012.09.14 AD15㨪AD0 A15㨪A0 A15㨪A0AD15㨪AD0 D15㨪D0 D15㨪D0 Ǿ A23㨪A0 CS7ޔCS6 AH RD HWRޔLWR 㧔RDNn=0㧕 WAIT Tma1 Tmaw Tma2 tAD tAHD tMAD tMAD tMAS2 tMAH tRSD1 tWDD tWRD1 tWDH1 tWRD2 tWDS1 tWTS tWTH tWTS tRDS2 tRSD2 tRDH2 tWTH tCSD1 T2T1 Tw T3 図 27.71 マルチプレクスバスタイミング／データ 3 ステートアクセス1 ウェイト （アドレスウェイトあり：ADDEX＝1 のとき）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-116 2012.09.14

27.8.4 DMAC 、EXDMAC タイミング

DMAC、EXDMAC タイミングを以下に示します。 Ǿ A23㨪A0 CS7㨪CS0 AS tDACD1 tDACD2 tEDACD1 tEDACD2 RD D15㨪D0 HWRޔLWR D15㨪D0 DACK0ޔDACK1ޔ DACK3 EDACK2ޔEDACK3 図 27.72 DMAC およびEXDMAC、シングルアドレス転送タイミング／ 2 ステートアクセス

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-117 2012.09.14 tDACD1 tEDACD1 tDACD2 tEDACD2 Ǿ A23㨪A0 CS7㨪CS0 AS RD D15㨪D0 HWRޔLWR D15㨪D0 DACK0ޔDACK1ޔ DACK3 EDACK2ޔEDACK3 T2 T3 図 27.73 DMAC およびEXDMAC、シングルアドレス転送タイミング／ 3 ステートアクセス tTED tETED tTED tETED Ǿ TEND0ޔTEND1ޔ TEND3ޔTEND4ޔ TEND5 ETEND2ޔETEND3 T 2ߪߚ߹T3 図 27.74 DMAC およびEXDMAC、TEND、ETEND 出力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-118 2012.09.14 Ǿ DREQ0ޔDREQ1ޔ DREQ3ޔDREQ4ޔ DREQ5 t DRQS tEDRQS tDRQH tEDRQH EDREQ2ޔEDREQ3 図 27.75 DMAC およびEXDMAC、DREQ、EDREQ 入力タイミング Ǿ EDRAK2ޔEDRAK3 tEDRKD tEDRKD 図 27.76 EXDMAC、EDRAK 出力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-119 2012.09.14 27.8.5 内蔵周辺モジュールタイミング 内蔵周辺モジュールタイミングを以下に示します。 tPRS tPRH tPWD Ǿ ࠻࡯ࡐ1㨪6ޔ8ޔ9 ޓޓޓA㨪J 㧕 ࠻࡯ࡐ1㨪3ޔ6ޔ8 P53㨪P50 ࠻࡯ࡐA㨪J 㧕 図 27.77 I/O ポート入出力タイミング Ǿ PO15㨪PO0 tPOD 図 27.78 PPG 出力タイミング Ǿ ࠻࠶ࡊ࠻࠙ࠕ ಴ജ* ࠻࠶ࡊࡦࠗ ౉ജ* ޤ *TIOCA0㨪TIOCA11ޔTIOCB0㨪TIOCB11ޔTIOCC0ޔTIOCC3ޔTIOCC6ޔTIOCC9ޔ TIOCD0ޔTIOCD3ޔTIOCD6ޔTIOCD9 t TOCD tTICS 図 27.79 TPU 入出力タイミング Ǿ TCLKA㨪TCLKH tTCKWL tTCKWH tTCKS tTCKS 図 27.80 TPU クロック入力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-120 2012.09.14 Ǿ TMO0ޔTMO1 tTMOD 図 27.81 8 ビットタイマ出力タイミング Ǿ TMCI0ޔTMCI1 tTMCWL tTMCWH tTMCS tTMCS 図 27.82 8 ビットタイマクロック入力タイミング Ǿ TMRI0ޔTMRI1 tTMRS 図 27.83 8 ビットタイマリセット入力タイミング Ǿ WDTOVF tWOVD tWOVD 図 27.84 WDT 出力タイミング SCK0㨪SCK4 tSCKW tSCKr tSCKf tScyc 図 27.85 SCK クロック入力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-121 2012.09.14 SCK0㨪SCK4 tTXD tRXS tRXH TxD0㨪TxD4 㧕 RxD0㨪RxD4 㧕 図 27.86 SCI 入出力タイミング／クロック同期式モード Ǿ ADTRG0ޔ ADTRG1 tTRGS 図 27.87 A/D 変換器外部トリガ入力タイミング tBUF tSTAH tSTAS tSP tSTOStSCLH tSCLL tSf tSr tSCL tSDAH tSDAS P* S* Sr* P* VIH VIL SDA0 㨪 SDA1 SCL0 㨪 SCL1 *ޤSޔPޔSrޕߔ߹ߒ S 㧦㐿ᆎ᧦ઙ P 㧦஗ᱛ᧦ઙ Sr᧦ઙ 図 27.88 I2C バスインタフェース2 入出力タイミング

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-122 2012.09.14 SSCKʢग़ྗʣ CPOSʹ0 SCSʢग़ྗʣ SSCKʢग़ྗʣ CPOSʹ1 SSOʢग़ྗʣ SSIʢೖྗʣ tLEAD tSU tH tOD tFALL tRISE tSUcyc tLAG tOH tLO tHI tHI tLO tTD 図 27.89 SSU タイミング（マスタ、CPHS＝1） SSCKʢग़ྗʣ CPOSʹ0 SCSʢग़ྗʣ SSCKʢग़ྗʣ CPOSʹ1 SSOʢग़ྗʣ SSIʢೖྗʣ tLEAD tSU tH tOD tFALL tRISE tSUcyc tLAG tOH tLO tHI tHI tLO tTD 図 27.90 SSU タイミング（マスタ、CPHS=0）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-123 2012.09.14 SSCKʢೖྗʣ CPOSʹ0 SCSʢೖྗʣ SSCKʢೖྗʣ CPOSʹ1 SSOʢೖྗʣ SSIʢग़ྗʣ tLEAD tFALL tRISE tSUcyc tLAG tTD tREL tOH tOD tSU tSA tLO tHI tHI tLO tH 図 27.91 SSU タイミング（スレーブ、CPHS=1） SSCKʢೖྗʣ CPOSʹ0 SCSʢೖྗʣ SSCKʢೖྗʣ CPOSʹ1 SSOʢೖྗʣ SSIʢग़ྗʣ tLEAD tFALL tRISE tSUcyc tLAG tTD tREL tOH tOD tSU tSA tLO tHI tHI tLO tH 図 27.92 SSU タイミング（スレーブ、CPHS＝0）

H8S/2427、H8S/2427R、H8S/2425 グループ 27. 電気的特性 R01UH0311JJ0300 Rev.3.00 27-124 2012.09.14 FSICK FSICK FSIDI tCKH tSSL tRXS tRXH tSSH tCYC tCKL FSISS FSIDO tTXD 図 27.93 FSI 入出力タミング

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-1 2012.09.14 付録 A. 各処理状態におけるポートの状態 表 A.1 各処理状態におけるポートの状態（H8S/2427R グループ、H8S/2427 グループ） ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード ポート 1 1、 2、3、4、 5、7 T T keep keep 入出力ポート 5、7 T T keep keep 入出力ポート P25/WAIT 1 、2、3、4、 5、7 T T [ WAIT-B 入力時] T [上記以外] keep [WAIT-B 入力時] T [上記以外] keep [WAIT-B 入力時] WAIT-B [上記以外] 入出力ポート P20 1 、2、3、4、 5、7 T T keep keep 入出力ポート 5、7 T T keep keep 入出力ポート P35/OE-B* CKE-B* 1、2、3、4、 5、7 T T [ OE-B、CKE-B 出力、OPE=0] T [OE-B 出力時、 OPE=1] H [CKE-B 出力時、 OPE=1] L [上記以外] keep [OE-B、CKE-B 出力時] T [上記以外] keep [OE-B、CKE-B 出力時、OPE=0] OE-B、CKE-B [上記以外] 入出力ポート ポート 4 1、 2、3、4、 5、7 T T T T 入力ポート P53 1 、2、3、4、 5、7 T T keep keep 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-2 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード P52/BACK-B 1 、2、3、4、 5、7 T T [ BACK-B 出力時] T [上記以外] keep [BACK-B 出力時] BACK-B [上記以外] keep [BACK-B 出力時] BACK-B [上記以外] 入出力ポート P51/BREQ-B 1 、2、3、4、 5、7 T T [ BREQ-B 入力時] T [上記以外] keep [BREQ-B 入力時] BREQ-B [上記以外] keep [BREQ-B 入力時] BREQ-B [上記以外] 入出力ポート P50/BREQO-B 1 、2、3、4、 5、7 T T [ BREQO-B 出力時] BREQO-B [上記以外] keep [BREQO-B 出力時] BREQO-B [上記以外] keep [BREQO-B 出力時] BREQO-B [上記以外] 入出力ポート ポート 6 1、 2、3、4、 5、7 T T keep keep 入出力ポート ポート 8 1、 2、3、4、 5、7 T T keep keep 入出力ポート 5、7 T T T T 入力ポート P95/DA3 1、 2、3、4、 5、7 T T [DAOE3=1] keep [DAOE3=0] T keep 入力ポート P94/DA2 1、 2、3、4、 5、7 T T [DAOE2=1] keep [DAOE2=0] T keep 入力ポート 5、7 T T T T 入力ポート PA7/A23 PA6/A22 PA5/A21 1、2、3、4、 5、7 T T [ アドレス出力時、 OPE=0] T [アドレス出力時、 OPE=1] Keep [上記以外] keep [アドレス出力時] T [上記以外] keep [アドレス出力時] A23～A21 [上記以外] 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-3 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード 1、2 L T [OPE=0] T [OPE=1] keep T [ アドレス出力時] A20～A16 PA4/A20 PA3/A19 PA2/A18 PA1/A17 PA0/A16 3、4、5、7 T T [ アドレス出力時、 OPE=0] T [アドレス出力時、 OPE=1] Keep [上記以外] keep [アドレス出力時] T [上記以外] keep [アドレス出力時] A20～A16 [上記以外] 入出力ポート 1、2 L T [OPE=0] T [OPE=1] keep T [ アドレス出力時] A15～A8 ポート B 3、4、5、7 T T [ アドレス出力時、 OPE=0] T [アドレス出力時、 OPE=1] Keep [上記以外] keep [アドレス出力時] T [上記以外] keep [アドレス出力時] A15～A8 [上記以外] 入出力ポート 1、2 L T [OPE=0] T [OPE=1] keep T [ アドレス出力時] A7～A0 ポート C 3、4、5、7 T T [ アドレス出力時、 OPE=0] T [アドレス出力時、 OPE=1] Keep [上記以外] keep [アドレス出力時] T [上記以外] keep [アドレス出力時] A7～A0 [上記以外] 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-4 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード 1、2、4 T T T T D15 ～D8 AD15～AD8 ポート D 3、5、7 T T [ データバス、 アドレスデータ マルチプレクス バス] T [上記以外] keep [データバス、 アドレスデータ マルチプレクス バス] T [上記以外] keep [データバス、 アドレスデータ マルチプレクス バス] D15～D8 AD15～AD8 [上記以外] 入出力ポート 8 ビット バス T T keep keep 入出力ポート 1、 4 16 ビット バス T T T T D7 ～D0 AD7～AD0 8 ビット バス T T keep keep 入出力ポート ポート E 7 16 ビット バス T T [ データバス、 アドレスデータ マルチプレクス バス] T [上記以外] keep [データバス、 アドレスデータ マルチプレクス バス] T [上記以外] keep [データバス、 アドレスデータ マルチプレクス バス] D7～D0 AD7～AD0 [上記以外] 入出力ポート PF7/φ 1 、2、4 クロック出力 3 、5、7 T T ［クロック出力時］ H ［上記以外］ keep ［クロック出力時］ クロック出力 ［上記以外］ keep ［クロック出力時］ クロック出力 ［上記以外］ 入力ポート PF6/AS/AH 1 、2、4 H 3、5、7 T T ［AS 出力時、 OPE＝0］ T ［AS 出力時、 OPE＝1］ H ［上記以外］ keep ［AS 出力時］ T ［上記以外］ keep ［AS 出力時］ AS ［上記以外］ 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-5 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード PF5/RD PF4/HWR ［OPE＝1］H T RD、HWR 3 、5、7 T T ［RD、HWR 出力時、 OPE＝0］ T ［RD、HWR 出力時、 OPE＝1］ H ［上記以外］ keep ［RD、HWR 出力時］ T ［上記以外］ keep ［RD、HWR 出力時］ RD、HWR ［上記以外］ 入出力ポート PF3/LWR 1 、2、4 H 3 、5、7 T T ［LWR 出力時、 OPE＝0］ T ［LWR 出力時、 OPE＝1］ H ［上記以外］ keep ［LWR 出力時］ T ［上記以外］ keep ［LWR 出力時］ LWR ［上記以外］ 入出力ポート PF2/LCAS* DQML* 1、2、3、4、 5、7 T T ［LCAS、DQML 出力時、OPE＝0］ T ［LCAS、DQML 出力時、OPE＝1］ H ［上記以外］ keep ［LCAS、DQML 出力時］ T ［上記以外］ keep ［LCAS、DQML 出力時］ LCAS、DQML ［上記以外］ 入出力ポート PF1/UCAS* DQMU* 1、2、3、4、 5、7 T T ［UCAS、DQMU 出力時、OPE＝0］ T ［UCAS、DQMU 出力時、OPE＝1］ H ［上記以外］ keep ［UCAS、DQMU 出 力時］ T ［上記以外］ keep ［UCAS、DQMU 出力時］ UCAS ［上記以外］ 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-6 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード PF0/WAIT-A 1 、2、3、4、 5、7 T T ［WAIT-A 入力時］ T ［上記以外］ keep ［WAIT-A 入力時］ T ［上記以外］ keep ［WAIT-A 入力時］ WAIT-A ［上記以外］ 入出力ポート PG6/BREQ-A 1 、2、3、4、 5、7 T T ［BREQ-A 入力時］ T ［上記以外］ keep ［BREQ-A 入力時］ BREQ-A ［上記以外］ keep ［BREQ-A 入力時］ BREQ-A ［上記以外］ 入出力ポート PG5/BACK-A 1 、2、3、4、 5、7 T T ［BACK-A 出力時］ BACK-A ［上記以外］ keep ［BACK-A 出力時］ BACK-A ［上記以外］ keep ［BACK-A 出力時］ BACK-A ［上記以外］ 入出力ポート PG4/BREQO-A 1 、2、3、4、 5、7 T T ［BREQO-A 出力時］ BREQO-A ［上記以外］ keep ［BREQO-A 出力時］ BREQO-A ［上記以外］ keep ［BREQO-A 出力時］ BREQO-A ［上記以外］ 入出力ポート PG3/CS3/ RAS3* /CAS* PG2/CS2/ RAS2* /RAS* PG1/CS1 1、2、3、4、 5、7 T T ［CS 出力時、 OPE＝0］ T ［CS 出力時、 OPE＝1］ H ［上記以外］ keep ［CS 出力時］ T ［上記以外］ keep ［CS 出力時］ CS ［上記以外］ 入出力ポート PG0/CS0 1 、2 H 3、4、5、7 T T ［CS 出力時、 OPE＝0］ T ［CS 出力時、 OPE＝1］ H ［上記以外］ keep ［CS 出力時］ T ［上記以外］ keep ［CS 出力時］ CS ［上記以外］ 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-7 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード PH3/OE-A* CKE-A* /CS7 1、2、3、4、 5、7 T T ［OE-A、CS、CKE-A 出力時、OPE＝0］ T ［OE-A 出力時、 OPE＝1］ H ［CS 出力時、 OPE＝1］ H ［CKE-A 出力時、 OPE＝1］ L ［上記以外］ keep ［OE-A、CS、CKE-A 出力時］ T ［上記以外］ keep ［OE-A、CKE-A 出力時］ OE-A、CKE-A ［CS 出力時］ CS ［上記以外］ 入出力ポート PH2/CS6 1 、2、3、4、 5、7 T T ［CS 出力時、 OPE＝0］ T ［CS 出力時、 OPE＝1］ H ［上記以外］ keep ［CS 出力時］ T ［上記以外］ keep ［CS 出力時］ CS ［上記以外］ 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-8 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード PH1/CS5/ RAS5* SDRAMφ* 1、2、3、4、 5、7 ［H8S/2427R グループ］ クロック出力 ［H8S/2427 グループ］ T ［H8S/2427R グループ］ H ［H8S/2427 グループ］ T ［H8S/2427R グループかつ SDPSTP＝0］ H ［H8S/2427R グループかつ SDPSTP＝1 もしくは H8S/2427 グループ、 CS 出力時、 OPE＝0］ T ［H8S/2427R グループかつ SDPSTP＝1 もしくは H8S/2427 グループ、 CS 出力時、 OPE＝1］ H ［上記以外］ keep ［H8S/2427R グループかつ SDPSTP＝0］ クロック出力 ［H8S/2427R グループかつ SDPSTP＝1 もしくは H8S/2427 グループ、 CS 出力時］ T ［上記以外］ keep ［H8S/2427R グループかつ SDPSTP＝0］ クロック出力 ［H8S/2427R グループかつ SDPSTP＝1 もしくは H8S/2427 グ ループ、 CS 出力時］ CS ［上記以外］ keep

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-9 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード PH0/CS4/ RAS4* /WE* 1、2、3、4、 5、7 T T ［CS 出力時、 OPE＝0］ T ［CS 出力時、 OPE＝1］ H ［上記以外］ keep ［CS 出力時］ T ［上記以外］ keep ［CS 出力時］ CS ［上記以外］ 入出力ポート PJ2* 1 、2、3、4、 5、7 T T T T 入力ポート 5、7 T T keep keep 入出力ポート WDTOVF 1、2、3、4、 5、7 H H H H H* 【記号説明】 H：High レベル L：Low レベル Keep：入力ポートはハイインピーダンス、出力ポートは保持 T：ハイインピーダンス DDR：データディレクションレジスタ OPE：出力ポートイネーブル 【注】 *1 H8S/2427 グループではサポートしていません。 *2 5V 版ではサポートしていません。 *3 PTLG0145JB-A パッケージではサポートしていません。 *4 WT/IT ＝1 の状態でウォッチドッグタイマがオーバフローした場合、Low 出力されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-10 2012.09.14 表 A.2 各処理状態におけるポートの状態（H8S/2425 グループ） ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード ポート 1 1、 2、3、4、 5、7 T T keep keep 入出力ポート 5、7 T T keep keep 入出力ポート P25/WAIT-B 1 、2、3、4、 5、7 T T [ WAIT-B 入力時] T [上記以外] keep [WAIT-B 入力時] T [上記以外] keep [WAIT-B 入力時] WAIT-B [上記以外] 入出力ポート P20 1 、2、3、4、 5、7 T T keep keep 入出力ポート 5、7 T T keep keep 入出力ポート P35/OE-B* 1 、2、3、4、 5、7 T T [ OE-B 出力時、 OPE=0] T [OE-B 出力時、 OPE=1] H [上記以外] keep [OE-B 出力時] T [上記以外] keep [OE-B 出力時] OE [上記以外] 入出力ポート ポート 4 1、 2、3、4、 5、7 T T T T 入力ポート P53 1 、2、3、4、 5、7 T T keep keep 入出力ポート P52/BACK-B 1 、2、3、4、 5、7 T T [ BACK-B 出力時] BACK-B [上記以外] keep [BACK-B 出力時] BACK-B [上記以外] keep [BACK-B 出力時] BACK-B [上記以外] 入出力ポート P51/BREQ-B 1 、2、3、4、 5、7 T T [ BREQ-B 入力時] BREQ-B [上記以外] keep [BREQ-B 入力時] BREQ-B [上記以外] keep [BREQ-B 入力時] BREQ-B [上記以外] 入出力ポート P50/BREQO-B 1 、2、3、4、 5、7 T T [ BREQO-B 出力時] BREQO-B [上記以外] keep [BREQO-B 出力時] BREQO-B [上記以外] keep [BREQO-B 出力時] BREQO-B [上記以外] 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-11 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード ポート 8 1、 2、3、4、 5、7 T T keep keep 入出力ポート P95/DA3 1、 2、3、4、 5、7 T T [DAOE3=1] keep [DAOE3=0] T keep 入力ポート P94/DA2 1、 2、3、4、 5、7 T T [DAOE2=1] keep [DAOE2=0] T keep 入力ポート 5、7 T T ［CS 出力時、 OPE＝0］ T ［CS 出力時、 OPE＝1］ H ［アドレス出力時、 OPE＝0］ T ［アドレス出力時、 OPE＝1］ keep ［上記以外］ keep ［CS 出力時］ T ［アドレス出力時］ T ［上記以外］ keep ［CS 出力時］ CS ［アドレス出力時］ A23 ［上記以外］ 入出力ポート PA6/A22 PA5/A21 1、2、3、4、 5、7 T T [ アドレス出力時、 OPE=0] T [アドレス出力時、 OPE=1] Keep [上記以外] keep [アドレス出力時] T [上記以外] keep [アドレス出力時] A22～A21 [上記以外] 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-12 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード 1、2 L T [OPE=0] T [OPE=1] keep T [ アドレス出力時] A20～A16 PA4/A20 PA3/A19 PA2/A18 PA1/A17 PA0/A16 3、4、5、7 T T [ アドレス出力時、 OPE=0] T [アドレス出力時、 OPE=1] Keep [上記以外] keep [アドレス出力時] T [上記以外] keep [アドレス出力時] A20～A16 [上記以外] 入出力ポート 1、2 L T [OPE=0] T [OPE=1] keep T [ アドレス出力時] A15～A8

4 T T [アドレス出力時、

OPE=0] T [アドレス出力時、 OPE=1] Keep [上記以外] keep [アドレス出力時] T [上記以外] keep [アドレス出力時] A15～A8 [上記以外] 入出力ポート ポート B 3、5、7 T T [アドレス出力時、 OPE=0] T [アドレス出力時、 OPE=1] Keep [上記以外] keep [アドレス出力時] T [上記以外] keep [アドレス出力時] A15～A8 [上記以外] 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-13 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード 1、2 L T [OPE=0] T [OPE=1] keep T [ アドレス出力時] A7～A0

4 T T [ アドレス出力時、

OPE=0] T [アドレス出力時、 OPE=1] Keep [上記以外] keep [アドレス出力時] T [上記以外] keep [アドレス出力時] A7～A0 [上記以外] 入出力ポート ポート C 3、5、7 T T [ アドレス出力時、 OPE=0] T [アドレス出力時、 OPE=1] Keep [上記以外] keep [アドレス出力時] T [上記以外] keep [アドレス出力時] A7～A0 [上記以外] 入出力ポート 1、2、4 T T T T D15 ～D8 AD15～AD8 ポート D 3、5、7 T T [ データバス、 アドレスデータ マルチプレクス バス] T [上記以外] keep [データバス、 アドレスデータ マルチプレクス バス] T [上記以外] keep [データバス、 アドレスデータ マルチプレクス バス] D15～D8 AD15～AD8 [上記以外] 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-14 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード 8 ビット バス T T keep keep 入出力ポート 1、 4 16 ビット バス T T T T D7 ～D0 AD7～AD0 8 ビット バス T T keep keep 入出力ポート ポート E 7 16 ビット バス T T [ データバス、 アドレスデータ マルチプレクス バス] T [上記以外] keep [データバス、 アドレスデータ マルチプレクス バス] T [上記以外] keep [データバス、 アドレスデータ マルチプレクス バス] D7～D0 AD7～AD0 [上記以外] 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-15 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード PF7/φ 1 、2、4 クロック出力 3 、5、7 T T ［クロック出力時］ H ［上記以外］ keep ［クロック出力時］ クロック出力 ［上記以外］ keep ［クロック出力時］ クロック出力 ［上記以外］ 入力ポート PF6/AS 1 、2、4 H 3 、5、7 T T ［AS 出力時、 OPE＝0］ T ［AS 出力時、 OPE＝1］ H ［上記以外］ keep ［AS 出力時］ T ［上記以外］ keep ［AS 出力時］ AS ［上記以外］ 入出力ポート PF5/RD PF4/HWR ［OPE＝1］H T RD、HWR 3 、5、7 T T ［RD、HWR 出力時、 OPE＝0］ T ［RD、HWR 出力時、 OPE＝1］ H ［上記以外］ keep ［RD、HWR 出力時］ T ［上記以外］ keep ［RD、HWR 出力時］ RD、HWR ［上記以外］ 入出力ポート PF3/LWR 1 、2、4 H 3 、5、7 T T ［LWR 出力時、 OPE＝0］ T ［LWR 出力時、 OPE＝1］ H ［上記以外］ keep ［LWR 出力時］ T ［上記以外］ keep ［LWR 出力時］ LWR ［上記以外］ 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-16 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード PF2/LCAS* /CS6 1 、2、3、4、 5、7 T T ［LCAS 出力時、 OPE＝0］ T ［LCAS 出力時、 OPE＝1］ H [CS 出力時、 OPE＝1] T [CS 出力時、 OPE＝1] H ［上記以外］ keep ［LCAS 出力時］ T [CS 出力時] T ［上記以外］ keep ［LCAS 出力時］ LCAS [CS 出力時] CS ［上記以外］ 入出力ポート PF1/UCAS* /CS5 1 、2、3、4、 5、7 T T ［UCAS 出力時、 OPE＝0］ T ［UCAS 出力時、 OPE＝1］ H [CS 出力時、 OPE＝1] T [CS 出力時、 OPE＝1] H ［上記以外］ keep ［UCAS 出力時］ T [CS 出力時] T ［上記以外］ keep ［UCAS 出力時］ UCAS [CS 出力時] CS ［上記以外］ 入出力ポート PF0/WAIT-A/ OE-A* 1、2、3、4、 5、7 T T ［WAIT-A 入力時］ T ［OE-A 出力時］ T [OE-A 出力時、 OPE＝1] H ［上記以外］ keep ［WAIT-A 入力時］ T [OE-A 出力時、 OPE=0] T ［上記以外］ keep ［WAIT-A 入力時］ WAIT-A [OE-A 出力時、 OPE=0] OE-A ［上記以外］ 入出力ポート

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-17 2012.09.14 ポート名 端子名 MCU 動作 モード リセット ハードウェア スタンバイ モード ソフトウェア スタンバイ モード バス権 解放状態 プログラム 実行状態 スリープモード PG6/BREQ-A 1 、2、3、4、 5、7 T T ［BREQ-A 入力時］ T ［上記以外］ keep ［BREQ-A 入力時］ BREQ-A ［上記以外］ keep ［BREQ-A 入力時］ BREQ-A ［上記以外］ 入出力ポート PG5/BACK-A 1 、2、3、4、 5、7 T T ［BACK-A 出力時］ BACK-A ［上記以外］ keep ［BACK-A 出力時］ BACK-A ［上記以外］ keep ［BACK-A 出力時］ BACK-A ［上記以外］ 入出力ポート PG4/BREQO-A/ CS4 1、2、3、4、 5、7 T T ［BREQO-A 出力時］ BREQO-A [CS4 出力時、OPE=0] T [CS4 出力時、OPE=1] H ［上記以外］ keep ［BREQO-A 出力時］ BREQO-A [CS4 出力時] T ［上記以外］ keep ［BREQO-A 出力時］ BREQO-A [CS4 出力時] CS4 ［上記以外］ 入出力ポート PG3/CS3/RAS3* PG2/CS2/RAS2* PG1/CS1 1、2、3、4、 5、7 T T ［CS 出力時、 OPE＝0］ T ［CS 出力時、 OPE＝1］ H ［上記以外］ keep ［CS 出力時］ T ［上記以外］ keep ［CS 出力時］ CS ［上記以外］ 入出力ポート PG0/CS0 1 、2 H 3、4、5、7T T ［CS 出力時、 OPE＝0］ T ［CS 出力時、 OPE＝1］ H ［上記以外］ keep ［CS 出力時］ T ［上記以外］ keep ［CS 出力時］ CS ［上記以外］ 入出力ポート WDTOVF 1、2、3、4、 5、7 H H H H H *

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-18 2012.09.14 【記号説明】 H：High レベル L：Low レベル Keep：入力ポートはハイインピーダンス、出力ポートは保持 T：ハイインピーダンス DDR：データディレクションレジスタ OPE：出力ポートイネーブル 【注】 *1 5V 版ではサポートしていません。 *2 WT/IT=1 の状態でウォッチドッグタイマがオーバフローした場合、Low 出力されます。

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-19 2012.09.14 B. 外形寸法図 Terminal cross section bp c 1.0 0.125 0.20 1.25 1.25 0.08 0.200.1450.09 0.27 0.22 0.17 Max Nom Min Dimension in Millimeters Symbol Reference 20.1 20.0 19.9D 20.1 20.0 19.9E 1.4A2 22.2 22.0 21.8 22.2 22.0 21.8 1.7A 0.150.10.05 0.650.50.35L x 8°0° c 0.5e 0.10y H D HE bp ZD ZE P-LQFP144-20x20-0.50 1.2g MASS[Typ.] 144P6Q-A / FP-144L / FP-144LVPLQP0144KA-A RENESAS CodeJEITA Package Code Previous Code F 1 36 73108 109 144 x Index mark y HE E D HD bp ZD ZE Detail F c A L A1 A2 DO NOT INCLUDE MOLD FLASH. NOTE) DIMENSION "*3" DOES NOT INCLUDE TRIM OFFSET. e 図 B.1 外形寸法図（PLQP0144KA-A ）

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-20 2012.09.14 Terminal cross section bp c INCLUDE TRIM OFFSET. DIMENSION "*3" DOES NOT NOTE) DO NOT INCLUDE MOLD FLASH. Detail F c A A2A1 L F 120 90 61 301 x Index mark y D HD bp E HE ZD ZE 1.0 0.125 0.16 1.2 1.2 0.07 0.200.1450.09 0.23 0.18 0.13 Max Nom Min Dimension in Millimeters Symbol Reference 14.1 14.0 13.9D 14.1 14.0 13.9E 1.4A2 16.2 16.0 15.8 16.2 16.0 15.8 1.7A 0.150.10.05 0.650.50.35L x 8°0° c 0.4e 0.08y H D HE bp ZD ZE P-LQFP120-14x14-0.40 0.7g MASS[Typ.] 120P6R-A / FP-120B / FP-120BVPLQP0120LA-A RENESAS CodeJEITA Package Code Previous Code e 図 B.2 外形寸法図（PLQP0120LA-A ） Terminal cross section bp c INCLUDE TRIM OFFSET. DIMENSION "*3" DOES NOT NOTE) DO NOT INCLUDE MOLD FLASH. Detail F c A A2A1 L F 120 90 61 301 x Index mark y D HD bp E HE ZD ZE 1.0 0.125 0.20 0.75 0.75 0.08 0.200.1450.09 0.270.22 0.17 MaxNom Min Dimension in Millimeters Symbol Reference 16.116.015.9D 16.116.015.9E 1.4A2 18.218.017.8 18.218.017.8 1.7A 0.150.10.05 0.650.50.35L x 8°0° c 0.5e 0.08y H D HE bp ZD ZE P-LQFP120-16x16-0.50 0.9g MASS[Typ.] —PLQP0120KA-A RENESAS CodeJEITA Package Code Previous Code e 図 B.3 外形寸法図（PLQP0120KA-A ）

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-21 2012.09.14 B A Sφ x n B A Bw SAw S S yS 1y S vx4 K J H G F E D C B A 109 8 7 6 543 2 1 D E L 11 12 13 M N Z e Z e φb A E D PTLG0145JB-AP-TFLGA145-9x9-0.65 0.15g MASS[Typ.]Previous CodeJEITA Package Code RENESAS Code e MaxNomMin Dimension in Millimeters Symbol Reference A b x y 9.0 0.1 0.65 0.30 0.35 0.40 1.2 9.0 0.08 v w 0.6 0.6 y 1 0.20 0.20 0.15 ZE ZD SE SD E D 図 B.4 外形寸法図（PTLG0145JB-A ）

H8S/2427、H8S/2427R、H8S/2425 グループ 付 録 R01UH0311JJ0300 Rev.3.00 付録-22 2012.09.14 C. 未使用端子の処理について 未使用端子の処理を表 C.1 に示します。 表 C.1 未使用端子の処理例 端子名 モード1 モード2 モード4 モード3、5、7 RES • 抵抗を介してVcc に接続（プルアップ） STBY • 抵抗を介してVcc に接続（プルアップ） EMLE • 抵抗を介してVss に接続（プルダウン） MD2～MD0 （モード端子として必ず使用） NMI • 抵抗を介してVcc に接続（プルアップ） EXTAL （クロック端子として必ず使用） XTAL • 端子を開放 WDTOVF • 端子を開放 ポート1 ポート2 ポート3 ポート5 ポート8 PA7～PA5 PF2～PF0 PG7～PG1 PH3、PH2、PH0 PJ2～PJ0

• 端子ごとに抵抗を介してVcc に接続（プルアップ）または抵抗を介してVss に接続（プルダウン） ポート4 ポート9
• 端子ごとに抵抗を介してAVcc に接続（プルアップ）または抵抗を介してAVss に接続（プルダウ PF7 • 初期状態ではφ出力のため端子を開放 PF6 • 初期状態ではAS 出力のため端子を開放 PF5 • 初期状態ではRD 出力のため端子を開放 PF4 • 初期状態ではHWR 出力のため端子を開放 PF3 • 初期状態ではLWR 出力のため端子を開放
• 端子ごとに抵抗を介 してVcc に接続（プ ルアップ） または抵抗 を介してVss に接続 （プルダウン） PG0 • 初期状態ではCS0 出力のため端子を開放 PA4～PA0 ポートB ポートC
• 初期状態ではアドレス出力のため端子を開放 PH1 • 初期状態ではSDRAMφ出力のため端子を開放（H8S/2427R）
• 端子ごとに抵抗を介してVcc に接続（プルアップまたは抵抗を介してVss に接続（プルダウン）

改訂-1 本版で修正または追加された箇所 項目 ページ 修正個所 表1.1 仕様概要 1-6 追加 分 類 モジュール／ 機能 説 明 動作周波数／電源電圧 • 動作周波数 2.7V 版：8～25MHz 3V 版：8～33MHz 5V 版：8～33MHz 3V 版：Vcc＝3.0～3.6V､AVcc＝3.0～3.6V 5V 版：Vcc＝4.5～5.5V､AVcc＝4.5～5.5V

• 消費電流 2.7V 版：35mA typ（Vcc＝3.3V､AVcc＝3.5V、φ＝25MHz） 3V 版：45mA typ（Vcc＝3.3V､AVcc＝3.5V、φ＝33MHz） 5V 版：45mA typ（Vcc＝5.0V､AVcc＝5.0V、φ＝33MHz） 表1.2 製品一覧表 1-7 追加 製品分類 製品型名 Flash サイズ RAM サイズ 動作電圧 温度保証範囲 パッケージ R4F24279NVRFQU 512KB 64KB 3.0 ～3.6V R4F24278NVRFQU 512KB 48KB 3.0 ～3.6V R4F24276NVRFQU 384KB 64KB 3.0 ～3.6V R4F24275NVRFQU 384KB 48KB 3.0 ～3.6V -20～75℃- R4F24279DWRFQU 512KB 64KB 2.7～3.6V R4F24278DWRFQU 512KB 48KB 2.7～3.6V R4F24276DWRFQU 384KB 64KB 2.7～3.6V R4F24275DWRFQU 384KB 48KB 2.7～3.6V 40～85℃ R4F24279DVRFQU 512KB 64KB 3.0 ～3.6V R4F24278DVRFQU 512KB 48KB 3.0 ～3.6V R4F24276DVRFQU 384KB 64KB 3.0 ～3.6V R4F24275DVRFQU 384KB 48KB 3.0 ～3.6V -40～85℃ PLQP0144KA-A R4F24279NVRLPV 512KB 64KB 3.0～3.6V R4F24278NVRLPV 512KB 48KB 3.0～3.6V R4F24276NVRLPV 384KB 64KB 3.0～3.6V R4F24275NVRLPV 384KB 48KB 3.0～3.6V -20～75℃ R4F24279DVRLPV 512KB 64KB 3.0～3.6V R4F24278DVRLPV 512KB 48KB 3.0～3.6V R4F24276DVRLPV 384KB 64KB 3.0～3.6V R4F24275DVRLPV 384KB 48KB 3.0～3.6V R4F24279DWRLPV 512KB 64KB 2.7～3.6V R4F24278DWRLPV 512KB 48KB 2.7～3.6V R4F24276DWRLPV 384KB 64KB 2.7～3.6V H8S/2427R グループ R4F24275DWRLPV 384KB 48KB 2.7～3.6V -40～85℃ PTLG0145JB-A

改訂-2 項目 ページ 修正個所 表1.2 製品一覧表 1-8 追加 製品分類 製品型名 Flash サイズ RAM サイズ 動作電圧 温度保証範囲 パッケージ R4F24279NVFQU 512KB 64KB 3.0 ～3.6V R4F24278NVFQU 512KB 48KB 3.0 ～3.6V R4F24276NVFQU 384KB 64KB 3.0 ～3.6V R4F24275NVFQU 384KB 48KB 3.0 ～3.6V R4F24279NFQU 512KB 64KB 4.5 ～5.5V R4F24278NFQU 512KB 48KB 4.5 ～5.5V R4F24276NFQU 384KB 64KB 4.5 ～5.5V R4F24275NFQU 384KB 48KB 4.5 ～5.5V -20～75℃ R4F24279DWFQU 512KB 64KB 2.7～3.6V R4F24278DWFQU 512KB 48KB 2.7～3.6V R4F24276DWFQU 384KB 64KB 2.7～3.6V R4F24275DWFQU 384KB 48KB 2.7～3.6V R4F24279DVFQU 512KB 64KB 3.0 ～3.6V R4F24278DVFQU 512KB 48KB 3.0 ～3.6V R4F24276DVFQU 384KB 64KB 3.0 ～3.6V R4F24275DVFQU 384KB 48KB 3.0 ～3.6V R4F24279DFQU 512KB 64KB 4.5 ～5.5V R4F24278DFQU 512KB 48KB 4.5 ～5.5V R4F24276DFQU 384KB 64KB 4.5 ～5.5V R4F24275DFQU 384KB 48KB 4.5 ～5.5V -40～85℃ PLQP0144KA-A R4F24279NVLPV 512KB 64KB 3.0～3.6V R4F24278NVLPV 512KB 48KB 3.0～3.6V R4F24276NVLPV 384KB 64KB 3.0～3.6V R4F24275NVLPV 384KB 48KB 3.0～3.6V R4F24279NLPV 512KB 64KB 4.5～5.5V R4F24278NLPV 512KB 48KB 4.5～5.5V R4F24276NLPV 384KB 64KB 4.5～5.5V R4F24275NLPV 384KB 48KB 4.5～5.5V -20～75℃ R4F24279DWLPV 512KB 64KB 2.7～3.6V R4F24278DWLPV 512KB 48KB 2.7～3.6V R4F24276DWLPV 384KB 64KB 2.7～3.6V R4F24275DWLPV 384KB 48KB 2.7～3.6V R4F24279DVLPV 512KB 64KB 3.0～3.6V R4F24278DVLPV 512KB 48KB 3.0～3.6V R4F24276DVLPV 384KB 64KB 3.0～3.6V R4F24275DVLPV 384KB 48KB 3.0～3.6V R4F24279DLPV 512KB 64KB 4.5～5.5V R4F24278DLPV 512KB 48KB 4.5～5.5V R4F24276DLPV 384KB 64KB 4.5～5.5V H8S/2427 グループ R4F24275DLPV 384KB 48KB 4.5～5.5V -40～85℃ PTLG0145JB-A

改訂-3 項目 ページ 修正個所 表1.2 製品一覧表 1-9 追加 製品分類 製品型名 Flash サイズ RAM サイズ 動作電圧 温度保証範囲 パッケージ R4F24259NVFPU 512KB 64KB 3.0 ～3.6V R4F24258NVFPU 512KB 48KB 3.0 ～3.6V R4F24256NVFPU 384KB 64KB 3.0 ～3.6V R4F24255NVFPU 384KB 48KB 3.0 ～3.6V R4F24259NFPU 512KB 64KB 4.5 ～5.5V R4F24258NFPU 512KB 48KB 4.5 ～5.5V R4F24256NFPU 384KB 64KB 4.5 ～5.5V R4F24255NFPU 384KB 48KB 4.5 ～5.5V -20～75℃ R4F24259DWFPU 512KB 64KB 2.7～3.6V R4F24258DWFPU 512KB 48KB 2.7～3.6V R4F24256DWFPU 384KB 64KB 2.7～3.6V R4F24255DWFPU 384KB 48KB 2.7～3.6V R4F24259DVFPU 512KB 64KB 3.0 ～3.6V R4F24258DVFPU 512KB 48KB 3.0 ～3.6V R4F24256DVFPU 384KB 64KB 3.0 ～3.6V R4F24255DVFPU 384KB 48KB 3.0 ～3.6V R4F24259DFPU 512KB 64KB 4.5 ～5.5V R4F24258DFPU 512KB 48KB 4.5 ～5.5V R4F24256DFPU 384KB 64KB 4.5 ～5.5V R4F24255DFPU 384KB 48KB 4.5 ～5.5V -40～85℃ PLQP0120LA-A R4F24259NVFAU 512KB 64KB 3.0 ～3.6V R4F24258NVFAU 512KB 48KB 3.0 ～3.6V R4F24256NVFAU 384KB 64KB 3.0 ～3.6V R4F24255NVFAU 384KB 48KB 3.0 ～3.6V R4F24259NFAU 512KB 64KB 4.5 ～5.5V R4F24258NFAU 512KB 48KB 4.5 ～5.5V R4F24256NFAU 384KB 64KB 4.5 ～5.5V R4F24255NFAU 384KB 48KB 4.5 ～5.5V -20～75℃ R4F24259DWFAU 512KB 64KB 2.7～3.6V R4F24258DWFAU 512KB 48KB 2.7～3.6V R4F24256DWFAU 384KB 64KB 2.7～3.6V R4F24255DWFAU 384KB 48KB 2.7～3.6V R4F24259DVFAU 512KB 64KB 3.0 ～3.6V R4F24258DVFAU 512KB 48KB 3.0 ～3.6V R4F24256DVFAU 384KB 64KB 3.0 ～3.6V R4F24255DVFAU 384KB 48KB 3.0 ～3.6V R4F24259DFAU 512KB 64KB 4.5 ～5.5V R4F24258DFAU 512KB 48KB 4.5 ～5.5V R4F24256DFAU 384KB 64KB 4.5 ～5.5V H8S/2425 グループ R4F24255DFAU 384KB 48KB 4.5 ～5.5V -40～85℃ PLQP0120KA-A

改訂-4 項目 ページ 修正個所 図1.1 製品型名の読み方 1-10 追加 ⵾ຠဳฬ R4F 2427 9NVR FQ V ࠫ࡯ࠤ࠶ࡄ ⵾ຠಽ㘃 േ૞㔚࿶ W㧦2.7㨪3.6V V㧦3.0㨪3.6V 㧦4.5㨪5.5V FQ㧦PLQP0144KA-A LP㧦PTLG0145JB-A FP㧦PLQP0120LA-A FA㧦PLQP0120KA-A ಣℂ V㧦Sn2Bi U㧦Sn R:H8S/2427Rࡊ࡯࡞ࠣ 㧦H8S/2427㧛 ޓޓޓH8S/2425ࡊ࡯࡞ࠣ 4.4 端子リセット 4-4 修正 動作中にリセット入力を行なう場合はRES 端子を最低2ms の間、Low レベルに保持し てください。 5.3 リセット 5-4 修正 リセットは、最も優先順位の高い例外処理です。RES 端子がLow レベルになると、実 行中の処理はすべて打ち切られ、本LSI はリセット状態になります。本LSI を確実にリ セットするため、電源投入時は最低10ms の間、RES 端子をLow レベルに保持してく ださい。また、動作中はRES 端子を最低2ms の間、Low レベルに保持してください。 11.1.5 端子機能 (1) H8S/2427 グループ、 H8S/2427R グループの端 子機能

• P17/PO15/TIOCB2/TCL KD/EDRAK3/SCS0-A
• モード3、5、7 （EXPE＝0） 11-18 注記を修正 *3 SCS0-A 入力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'00 にして から、その他のレジスタ設定を行うようにしてください。 *4 SCS0-A 出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'00 にして から、その他のレジスタ設定を行うようにしてください。 *5 SCS0-A 入出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'00 にし てから、その他のレジスタ設定を行うようにしてください。
• P16/PO14/TIOCA2/ EDRAK2/SSCK0-A
• モード3、5、7 （EXPE＝0） 11-19 注記を修正 *3 SSCK0-A 入力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'00 に してから、その他のレジスタ設定を行うようにしてください。 *4 SSCK0-A 出力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'00 に してから、その他のレジスタ設定を行うようにしてください。
• P15/PO13/TIOCB1/ TCLKC/SSI0-A 11-20 注記を修正 *3 SSI0-A 入力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'00 にしてから、 その他のレジスタ設定を行うようにしてください。 *4 SSI0-A 出力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=をB'00 にしてか ら、その他のレジスタ設定を行うようにしてください。
• P14/PO12/TIOCA1/ SSO0-A 11-22 注記を修正 *3 SSO0-A 入力として使用する場合は、PFCR5 のSSO0S1、SSO0S0=B'00 にして から、その他のレジスタ設定を行うようにしてください。 *4 SSO0-A 出力として使用する場合は、PFCR5 のSSO0S1、SSO0S0=B'00 にして から、その他のレジスタ設定を行うようにしてください。

改訂-5 項目 ページ 修正個所 (2) H8S/2425 グループの 端子機能

• P17/PO15/TIOCB2/ TCLKD/SCS0-A 11-26 注記を修正 *3 SCS0-A 入力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'00 にして から、その他のレジスタ設定を行うようにしてください。 *4 SCS0-A 出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'00 にして から、その他のレジスタ設定を行うようにしてください。 *5 SCS0-A 入出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'00 にし てから、その他のレジスタ設定を行うようにしてください。
• P16/PO14/TIOCA2/ SSCK0-A 11-27 注記を修正 *3 SSCK0-A 入力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'00 に してから、その他のレジスタ設定を行うようにしてください。 *4 SSCK0-A 出力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'00 か つSSUMS、MSS、SCKS=B'x11 にしてから、その他のレジスタ設定を行うように してください。
• P15/DACK1/DACK3/ PO13/TIOCB1/TCLKC/ SSI0-A 11-28 注記を修正 *3 SSI0-A 入力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'00 にしてから、 その他のレジスタ設定を行うようにしてください。 *4 SSI0-A 出力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'00 にしてから、 その他のレジスタ設定を行うようにしてください。
• P14/DACK0/DACK1/ PO12/TIOCA1/SSO0-A 11-30 注記を修正 *3 SSO0-A 入力として使用する場合は、PFCR5 のSSO0S1、SSO0S0=B'00 にして から、その他のレジスタ設定を行うようにしてください。 *4 SSO0-A 出力として使用する場合は、PFCR5 のSSO0S1、SSO0S0=B'00 にして から、その他のレジスタ設定を行うようにしてください。 11.2.5 端子機能 (1) H8S/2427 グループ、 H8S/2427R グループの端 子機能
• P25/PO5-A/TIOCB4-A/ IRQ13-B/WAIT-B
• モード3、5、7 （EXPE＝0） 11-39 注記を修正 *3 PO5-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、その他のレ ジスタ設定を行うようにしてください。 *4 TIOCB4-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他 のレジスタ設定を行うようにしてください。
• P24/IRQ12-B/PO4-A/ TIOCA4-A/RxD4-A 11-40 注記を修正 *4 PO4-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、その他のレ ジスタ設定を行うようにしてください。 *5 TIOCA4-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他 のレジスタ設定を行うようにしてください。 *6 RxD4-A 入力として使用する場合は、PFCR4 のRXD4S=0 にしてから、その他の レジスタ設定を行うようにしてください。

改訂-6 項目 ページ 修正個所

• P23/IRQ11-B/PO3-A/ TIOCD3-A/TxD4-A 11-41 注記を修正 *3 PO3-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、その他のレ ジスタ設定を行うようにしてください。 *4 TIOCD3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他 のレジスタ設定を行うようにしてください。 *5 TxD4-A 出力として使用する場合は、PFCR4 のTXD4S=0 にしてから、 その他のレ ジスタ設定を行うようにしてください。
• P22/IRQ10-B/PO2-A/ TIOCC3-A 11-42 注記を修正 *4 PO2-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、その他のレ ジスタ設定を行うようにしてください。 *5 TIOCC3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他 のレジスタ設定を行うようにしてください。
• P21/IRQ9-B/PO1-A/ TIOCB3-A 11-43 注記を修正 *3 PO1-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、その他のレ ジスタ設定を行うようにしてください。 *4 TIOCB3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他 のレジスタ設定を行うようにしてください。
• P20/PO0-A/TIOCA3-A/ IRQ8-B 11-44 注記を修正 *4 PO0-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、その他のレ ジスタ設定を行うようにしてください。 *5 TIOCA3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他 のレジスタ設定を行うようにしてください。 (2) H8S/2425 グループの 端子機能
• P26/PO6/TIOCA5/ SDA2/ADTRG1 11-46 修正 TPU チャネル5 の設定 （1） MD3～MD0 B'0010 IOA3～IOA0 B'xx00 以外 CCLR1、CCLR0 － 出力機能 PWM *2 モード1 出力
• P25/WAIT-B/PO5-A/ TIOCB4-A/TMO1-A
• モード3、5、7 （EXPE＝0） 11-47 注記を修正 *2 PO5-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、その他のレ ジスタ設定を行うようにしてください。 *3 TIOCB4-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他 のレジスタ設定を行うようにしてください。 *4 TMO1-A 出力として使用する場合は、PFCR3 のTMRS=0 にしてから、 その他のレ ジスタ設定を行うようにしてください。

改訂-7 項目 ページ 修正個所

• P24/PO4-A/TIOCA4-A/ TMO0-A/RxD4-A 11-48 注記を修正 *3 PO4-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、その他のレ ジスタ設定を行うようにしてください。 *4 TIOCA4-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他 のレジスタ設定を行うようにしてください。 *5 TMO0-A 出力として使用する場合は、PFCR3 のTMRS=0 にしてから、 その他のレ ジスタ設定を行うようにしてください。 *6 RxD4-A 入力として使用する場合は、PFCR4 のRXD4S=0 にしてから、その他の レジスタ設定を行うようにしてください。
• P23/PO3-A/TIOCD3-A/ TMCI1-A/TxD4-A 11-49 注記を修正 *3 PO3-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、その他のレ ジスタ設定を行うようにしてください。 *4 TIOCD3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他 のレジスタ設定を行うようにしてください。 *5 TMCI1-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他の レジスタ設定を行うようにしてください。 *6 TxD4-A 出力として使用する場合は、PFCR4 のTXD4S=0 にしてから、 その他のレ ジスタ設定を行うようにしてください。
• P22/PO2-A/TIOCC3-A/ TMCI0-A 11-50 注記を修正 *4 PO2-A 出力として使用する場合は、PFCR3 のPPGS＝0 にしてから、その他のレ ジスタ設定を行うようにしてください。 *5 TIOCC3-A 入出力として使用する場合は、PFCR3 のTPUS＝0 にしてから、その 他のレジスタ設定を行うようにしてください。 *6 TMCI0-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他の レジスタ設定を行うようにしてください。
• P21/PO1-A/TIOCB3-A/ TMRI1-A 11-51 注記を修正 *3 PO1-A 出力して使用する場合は、PFCR3 のPPGS=0 にしてから、その他のレジ スタ設定を行うようにしてください。 *4 TIOCB3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他 のレジスタ設定を行うようにしてください。 *5 TMRI1-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他の レジスタ設定を行うようにしてください。
• P20/PO0-A/TIOCA3-A/ TMRI0-A 11-52 注記を修正 *4 PO0-A 出力として使用する場合は、PFCR3 のPPGS=0 にしてから、その他のレ ジスタ設定を行うようにしてください。 *5 TIOCA3-A 入出力として使用する場合は、PFCR3 のTPUS=0 にしてから、その他 のレジスタ設定を行うようにしてください。 *6 TMRI0-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他の レジスタ設定を行うようにしてください。

改訂-8 項目 ページ 修正個所 11.5.5 端子機能

• P52/SCK2/IRQ2-A/ BACK-B/PO4-B/ TIOCA4-B/TMO0-B
• モード3、5、7 （EXPE＝0） 11-63 注記を修正 *4 PO4-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、その他のレ ジスタ設定を行うようにしてください。 *5 TIOCA4-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他 のレジスタ設定を行うようにしてください。 *6 TMO0-B 出力として使用する場合は、PFCR3 のTMRS=1 にしてから、 その他のレ ジスタ設定を行うようにしてください。
• P51/RxD2/IRQ1-A/ SCL3/BREQ-B/PO2-B/ TIOCC3-B/TMCI0-B
• モード3、5、7 （EXPE＝0） 11-65 注記を修正 *6 PO2-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、その他のレ ジスタ設定を行うようにしてください。 *7 TIOCC3-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他 のレジスタ設定を行うようにしてください。 *8 TMCI0-B 入力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他の レジスタ設定を行うようにしてください。
• P50/TxD2/IRQ0-A/ SDA3/BREQO-B/ PO0-B/TIOCA3-B/ TMRI0-B
• モード3、5、7 （EXPE＝0） 11-67 注記を修正 *6 PO0-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、その他のレ ジスタ設定を行うようにしてください。 *7 TIOCA3-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他 のレジスタ設定を行うようにしてください。 *8 TMRI0-B 入力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他の レジスタ設定を行うようにしてください。 11.6.5 端子機能
• P65/IRQ13-A/DACK1/ DACK3/TMO1-A 11-70 注記を修正 *2 TMO1-A 出力として使用する場合は、PFCR3 のTMRS=0 にしてから、 その他のレ ジスタ設定を行うようにしてください。
• P64/IRQ12-A/DACK0/ DACK1/TMO0-A 11-70 注記を修正 *2 TMO0-A 出力として使用する場合は、PFCR3 のTMRS=0 にしてから、 その他のレ ジスタ設定を行うようにしてください。
• P63/IRQ11-A/TEND1/ TEND3/TEND5/ TMCI1-A 11-71 注記を修正 *3 TMCI1-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他の レジスタ設定を行うようにしてください。
• P62/IRQ10-A/TEND0/ TEND1/TEND4/ TMCI0-A 11-72 注記を修正 *3 TMCI0-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他の レジスタ設定を行うようにしてください。
• P61/IRQ9-A/DREQ1/ DREQ3/DREQ5/ TMRI1-A 11-73 注記を修正 *3 TMRI1-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他の レジスタ設定を行うようにしてください。
• P60/IRQ8-A/DREQ0/ DREQ1/DREQ4/ TMRI0-A 11-73 注記を修正 *3 TMRI0-A 入力として使用する場合は、PFCR3 のTMRS=0 にしてから、その他の レジスタ設定を行うようにしてください。

改訂-9 項目 ページ 修正個所 11.7.5 端子機能 (1) H8S/2427 グループ、 H8S/2427R グループの端 子機能

• P85/EDACK3/IRQ5-B/ SCK3/PO5-B/ TIOCB4-B/TIOCA9-B/ TMO1-B
• モード3、5、7 （EXPE＝0） 11-77、 11-78 注記を修正 *5 PO5-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、その他のレ ジスタ設定を行うようにしてください。 *6 TIOCA9-B 入出力として使用する場合は、PFCR2 のTPUS2=1、PFCR3 のTPUS =1 にしてから、その他のレジスタ設定を行うようにしてください。TIOCB4-B 入出力 として使用する場合は、PFCR2 のTPUS2=0、PFCR3 のTPUS=1 にしてから、そ の他のレジスタ設定を行うようにしてください。 *7 TMO1-B 出力として使用する場合は、PFCR3 のTMRS=1 にしてから、 その他のレ ジスタ設定を行うようにしてください。
• P83/ETEND3/IRQ3-B/ RxD3/PO3-B/ TIOCD3-B/TMCI1-B
• モード3、5、7 （EXPE＝0） 11-79 注記を修正 *4 PO3-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、その他のレ ジスタ設定を行うようにしてください。 *5 TIOCD3-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他 のレジスタ設定を行うようにしてください。 *6 TMCI1-B 入力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他の レジスタ設定を行うようにしてください。
• P81/EDREQ3/IRQ1-B/ TxD3/PO1-B/ TIOCB3-B/TMRI1-B 11-80 注記を修正 *4 PO1-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、その他のレ ジスタ設定を行うようにしてください。 *5 TIOCB3-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他 のレジスタ設定を行うようにしてください。 *6 TMRI1-B 入力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他の レジスタ設定を行うようにしてください。 (2) H8S/2425 グループの 端子機能
• P85/SCK3/PO5-B/ TIOCB4-B/TIOCA9-B/ TMO1-B 11-82 注記を修正 *4 PO5-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、その他のレ ジスタ設定を行うようにしてください。 *5 TIOCA9-B 入出力として使用する場合は、PFCR2 のTPUS2=1、PFCR3 のTPUS=1 にしてから、その他のレジスタ設定を行うようにしてください。TIOCB4-B 入出力 として使用する場合は、PFCR2 のTPUS2=0、PFCR3 のTPUS=1 にしてから、そ の他のレジスタ設定を行うようにしてください。 *6 TMO1-B 出力として使用する場合は、PFCR3 のTMRS=1 にしてから、 その他のレ ジスタ設定を行うようにしてください。
• P83/PO3-B/TIOCD3-B/ TMCI1-B/RxD3 11-82 注記を修正 *3 PO3-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、その他のレ ジスタ設定を行うようにしてください。 *4 TIOCD3-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他 のレジスタ設定を行うようにしてください。 *5 TMCI1-B 入力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他の レジスタ設定を行うようにしてください。

改訂-10 項目 ページ 修正個所

• P81/PO1-B/TIOCB3-B/ TMRI1-B/TxD3 11-83 注記を修正 *3 PO1-B 出力として使用する場合は、PFCR3 のPPGS=1 にしてから、その他のレ ジスタ設定を行うようにしてください。 *4 TIOCB3-B 入出力として使用する場合は、PFCR3 のTPUS=1 にしてから、その他 のレジスタ設定を行うようにしてください。 *5 TMRI1-B 入力として使用する場合は、PFCR3 のTMRS=1 にしてから、その他の レジスタ設定を行うようにしてください。 11.9.6 端子機能
• PA7/A23/CS7*6/ IRQ7-A/FSIDO/SSO0-B
• モード3、5、7 （EXPE＝0） 11-91 注記を修正 *2 SSO0-B 入力として使用する場合は、PFCR5 のSSO0S1、SSO0S0=B'01 にして から、その他のレジスタ設定を行うようにしてください。 *3 SSO0-B 出力として使用する場合は、PFCR5 のSSO0S1、SSO0S0=B'01 にして から、その他のレジスタ設定を行うようにしてください。
• PA6/A22/IRQ6-A/ FSIDI/SSI0-B
• モード3、5、7 （EXPE＝0） 11-93 注記を修正 *2 SSI0-B 入力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'01 にしてから、 その他のレジスタ設定を行うようにしてください。 *3 SSI0-B 出力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'01 にしてから、 その他のレジスタ設定を行うようにしてください。
• PA5/A21/IRQ5-A/ FSICK/SSCK0-B
• モード3、5、7 （EXPE＝0） 11-94 注記を修正 *2 SSCK0-B 入力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'01 に してから、その他のレジスタ設定を行うようにしてください。 *3 SSCK0-B 出力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'01 に してから、その他のレジスタ設定を行うようにしてください。
• PA4/A20/IRQ4-A/ FSISS/SCS0-B
• モード3、5、7 （EXPE＝0） 11-95 注記を修正 *2 SCS0-B 入力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'01 にして から、その他のレジスタ設定を行うようにしてください。 *3 SCS0-B 出力として使用する場合は、 PFCR5 のSCS0S1、SCS0S0=B'01 にして から、その他のレジスタ設定を行うようにしてください。 *4 SCS0-B 入出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'01 にし てから、その他のレジスタ設定を行うようにしてください。 11.11.6 端 子 機 能
• PC0/A0/TIOCA9-A 11-117 注記を修正 *3 TIOCA9-A 入出力として使用する場合は、PFCR2 のTPUS2=0 にしてから、その 他のレジスタ設定を行うようにしてください。 11.14.5 端 子 機 能
• PF2/LCAS*6/DQML*7/ IRQ15-A/SSI0-C （H8S/2427 グループ、 H8S/2427R グループの とき）
• モード3、5、7 （EXPE＝0） 11-132 注記を修正 *2 SSI0-C 入力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'10 にしてから、 その他のレジスタ設定を行うようにしてください。 *3 SSI0-C 出力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'10 にしてから、 その他のレジスタ設定を行うようにしてください。

改訂-11 項目 ページ 修正個所

• PF2/CS6/LCAS*5/ SSI0-C （H8S/2425 グループの とき）
• モード3、5、7 （EXPE＝0） 11-133 注記を修正 *1 SSI0-C 入力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'10 にしてから、 その他のレジスタ設定を行うようにしてください。 *2 SSI0-C 出力として使用する場合は、PFCR5 のSSI0S1、SSI0S0=B'10 にしてから、 その他のレジスタ設定を行うようにしてください。
• PF1/UCAS*6/DQMU*7/ IRQ14-A/SSCK0-C （H8S/2427 グループ、 H8S/2427R グループの とき）
• モード3、5、7 （EXPE＝0） 11-134 注記を修正 *2 SSCK0-C 入力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'10 に してから、その他のレジスタ設定を行うようにしてください。 *3 SSCK0-C 出力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'10 に してから、その他のレジスタ設定を行うようにしてください。
• PF1/CS5/UCAS*5/ SSCK0-C （H8S/2425 グループの とき）
• モード3、5、7 （EXPE＝0） 11-135 注記を修正 *1 SSCK0-C 入力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'10 に してから、その他のレジスタ設定を行うようにしてください。 *2 SSCK0-C 出力として使用する場合は、PFCR5 のSSCK0S1、SSCK0S0=B'10 に してから、その他のレジスタ設定を行うようにしてください。
• PF0/WAIT-A/ ADTRG0-B/SCS0-C （H8S/2427 グループ、 H8S/2427R グループの とき）
• モード3、5、7 （EXPE＝0） 11-136 注記を修正 *2 SCS0-C 入力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'10 にして から、その他のレジスタ設定を行うようにしてください。 *3 SCS0-C 出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'10 にして から、その他のレジスタ設定を行うようにしてください。 *4 SCS0-C 入出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'10 にし てから、その他のレジスタ設定を行うようにしてください。
• PF0/WAIT-A/ ADTRG0-B/SCS0-C/ OE-A*8 （H8S/2425 グループの とき）
• モード3、5、7 （EXPE＝0） 11-139 注記を修正 *3 SCSO-C 入力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'10 にして から、その他のレジスタ設定を行うようにしてください。 *4 SCSO-C 出力として使用する場合は、PFCR5 のSCS0S1、SCS0S0=B'10 にして から、その他のレジスタ設定を行うようにしてください。 *5 SCSO-C 入出力として使用する場合は、 PFCR5 のSCS0S1、SCS0S0=B'10 にし てから、その他のレジスタ設定を行うようにしてください。 表16.2 BRR の設定値N とビットレートB の関係 16-20 修正・追加 BRRの設定値 N = 㧙1 Ǿ˜106 64 ˜ 2 ˜B2n-1 㧙1N = Ǿ˜106 32 ˜ 2 ˜B2n-1 Ǿ˜106 N = 8 ˜ 2 ˜B2n-1 㧙1Ǿ˜106 N = S ˜ 2 ˜B2n+1

改訂-12 項目 ページ 修正個所 17.7 使用上の注意事項 17-31 追加 5. マルチマスタで使用時の転送レート設定値の制限について 6. マルチマスタで使用時の MST、TRS 設定時のビット操作命令の使用制限について 7. マスタ受信モードの注意事項について 8. マスタ受信モード切り替え時の注意事項について

18.3.4 A/D コントロール

レジスタ_0（ADCR_0） ユニット0 18-12、 18-13 追加 ビット ビット名 説 明 TRGS1 TRGS0 EXTRGS 010：TPU（ユニット0、1）からの変換トリガによるA/D 変換開始* 【注】* 本ビット設定とADCR_1 の TRGS1、TRGS0、EXTRGS ビットの設定を同様にした場合、TPU （ユニット0、1）からの変換トリガによってA/D ユニット0、A/D ユニット1 がA/D 変換を開始 します。

18.3.5 A/D コントロール

レジスタ_1（ADCR_1） ユニット1 18-13、 18-14 追加 ビット ビット名 説 明 TRGS1 TRGS0 EXTRGS 010：TPU（ユニット0、1）からの変換トリガによるA/D 変換開始* SCANE SCANS 11：スキャンモード（1～8 チャネルの連続A/D 変換）* 【注】 *1 本ビット設定とADCR_0 の TRGS1、TRGS0、EXTRGS ビットの設定を同様にした場合、TPU （ユニット0、1）からの変換トリガによってA/D ユニット0、A/D ユニット 1 がA/D 変換を 開始します。 *2 H8S/2425 グループでは設定禁止です。

18.7.10 TPU（ユニット

0、1）からの変換トリガに よるA/D 変換開始時の注 意事項 18-28 項目を追加

改訂-13 項目 ページ 修正個所

20.3.5 SS ステータスレ

ジスタ（SSSR） 20-8、 20-9 削除 ビット ビット名 説 明

6 ORER ［クリア条件］

• 1 の状態をリードした後、0 をライトしたとき （割り込みを使用し、CPU によってクリアする場合、0 ライト後必ずフラ グをリードしてください。）

3 TEND ［クリア条件］

• TEND＝ 1 の状態をリードした後、TEND フラグに0 をライトしたとき
• SSTDR へデータをライトしたとき （割り込みを使用し、CPU によってクリアする場合、0 ライト後必ずフラ グをリードしてください。）

2 TDRE ［クリア条件］

• TDRE ＝1 の状態をリードした後、TDRE フラグに0 をライトしたとき
• TE ＝1 で、SSTDR へデータをライトしたとき （割り込みを使用し、CPU によってクリアする場合、0 ライト後必ずフラ グをリードしてください。）

1 RDRF ［クリア条件］

• RDRF＝ 1 の状態をリードした後、RDRF フラグに 0 をライトしたとき
• SSRDR から受信データをリードしたとき （割り込みを使用し、CPU によってクリアする場合、0 ライト後必ずフラ グをリードしてください。）

0 CE ［クリア条件］

• 1 の状態をリードした後、0 をライトしたとき （割り込みを使用し、CPU によってクリアする場合、0 ライト後必ずフラ グをリードしてください。） 図23.3 EW0 モードの設 定と解除方法 23-11 修正 EW0ታⴕᚻ㗅 ౝ⬿ROM࠼࡯ࡕ ォㅍ*3 SYSCRߩFLSHEࠆߔ࠻࠶࠮ࠍ ታⴕ ታⴕ*2 ࡊࡦࡖࠫ߳ࡓ࡜ࠣࡠࡊ ታⴕ㧕 ࡓ࡜ࠣࡠࡊ*3 FMCMDENߦ࠻࠶ࡆ0"ޔ1" ߊ*1 CBIDBࠍ0"ࠕ࡝ࠢߦ CBIDBߦ1"ήല㧕 ߊ *3.ౝㇱRAMߪߚ߹ޔ ޕ޿ߐߛߊߡߒ ޤ

改訂-14 項目 ページ 修正個所 表27.2 DC 特性（1） 表27.27 DC 特性（1） 表27.53 DC 特性（1） 27-2 27-28、 27-29 27-83、 27-84 追加、修正 項目 シュミット トリガ入力 電圧 ポート1*6、ポート2*6、 P32～P35*2、 P50～P53*2、 入力 High レベル電圧 P14～P17*5 P24～P26*5 ポート3*3、P50～P53*3 ポート6*3、ポート8*3、 ポートA～J*3 入力Low レベル電圧 ポートA～J*3 【注】 *5 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1 として使用した場合です。 *6 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1 以外として使用した場合です。 表27.13 フラッシュメモ リ特性の電気的特性 表27.25 フラッシュメモ リ特性の電気的特性 表27.38 フラッシュメモ リ特性の電気的特性 表27.51 フラッシュメモ リ特性の電気的特性 表27.64 フラッシュメモ リ特性の電気的特性 表27.76 フラッシュメモ リ特性の電気的特性 27-14 27-26 27-40 27-52 27-93 27-104 削除、修正 規格値 項目 記号 測定条件 対象領域 最大 ユーザROM ユーザブートROM 書き込み／消去回数*1 データフラッシュ ― ユーザROM ユーザブートROM 4,000 書き込み時間 （4バイト当たり） データフラッシュ 4,000 ユーザROM ユーザブートROM 3,000 消去時間（1 ブロック当たり） データフラッシュ 3,000 ユーザROM ユーザブートROM 書き込み／消去電圧 データフラッシュ 3.6 ユーザROM ユーザブートROM 読み出し電圧 データフラッシュ 3.6 ユーザROM ユーザブートROM アクセスステート データフラッシュ ―

改訂-15 項目 ページ 修正個所 表27.15 DC 特性（1） 表27.40 DC 特性（1） 表27.66 DC 特性（1） 27-16、 27-17 27-42、 27-43 27-95、 27-96 修正、追加 項 目 シュミット トリガ入力 電圧 ポート1*6、ポート2*6、 ポートB*2、ポートC*2、 入力 High レベル電圧 P24～P26*5、 ポート3*3、P50～P53*3 ポート8*3、ポートA～G*3 入力Low レベル電圧 P24～P26*5、 ポートA～G*3 【注】 *5 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1、DREQ として使用した場合です。 *6 SSO 、SSI、SSCK、SCS、WAIT、ADTRG1、DREQ 以外として使用した場合です。

27.3 H8S/2427 グルー

プ、H8S/2427R グループ の電気的特性（2.7V 版） 27-27～ 27-40 節を追加

27.4 H8S/2425 グループ

の電気的特性（2.7V 版） 27-41～ 27-52 節を追加

改訂-16

索引-1 索引 【数字／記号】 【Ａ】 【Ｂ】 【Ｃ】 【Ｄ】 【Ｅ】 【Ｆ】 【Ｉ】 【Ｍ】 【Ｎ】 【Ｏ】 【Ｐ】 【Ｒ】 【Ｓ】

索引-2 【Ｔ】 【Ｗ】 【あ】 【か】

索引-3 【さ】 シンクロナスシリアルコミュニケーション 【た】 【な】 【は】

索引-4 ポートファンクションコントロール 【ま】 【や】 【ら】 レジスタ

索引-5 PDDR

索引-6 【わ】

奥付 H8S/2427、H8S/2427R、H8S/2425グループ ユーザーズマニュアル ハードウェア編 発行年月日 2010年 3月12日 Rev.1.00 2012年 9月14日 Rev.3.00 発行 ルネサス エレクトロニクス株式会社 〒211-8668 神奈川県川崎市中原区下沼部1753

奥付 ޕߙ߁ߤ߳ ⓹ญ㧦http://japan.renesas.com/contact/ © 2012 Renesas Electronics Corporation. All rights reserved. Colophon 1.1 http://www.renesas.com ޕ޿ߐߛߊ

裏表紙 H8S/2427、H8S/2427R、H8S/2425 グループ R01UH0311JJ0300 (旧番号：RJJ09B0591-0100)