74HC595

MC74HC595A ONSEMI | Alldatasheet

Document overview

Manufacturer or author: Provided By ALLDATASHEET.COM(FREE DATASHEET DOWNLOAD SITE)
PDF pages: 12

Technical content

 Semiconductor Components Industries, LLC, 2000 March, 2000 – Rev. 8

1 Publication Order Number:

/C0077/C0067/C0055/C0052/C0072/C0067/C0053/C0057/C0053/C0065 /C0056/C0045/C0066/C0105/C0116 /C0083/C0101/C0114/C0105/C0097/C0108/C0045/C0073/C0110/C0112/C0117/C0116/C0047/C0083/C0101/C0114/C0105/C0097/C0108 /C0111/C0114 /C0080/C0097/C0114/C0097/C0108/C0108/C0101/C0108/C0045/C0079/C0117/C0116/C0112/C0117/C0116 /C0083/C0104/C0105/C0102/C0116 /C0082/C0101/C0103/C0105/C0115/C0116/C0101/C0114 /C0119/C0105/C0116/C0104 /C0076/C0097/C0116/C0099/C0104/C0101/C0100 /C0051/C0045/C0083/C0116/C0097/C0116/C0101 /C0079/C0117/C0116/C0112/C0117/C0116/C0115 High–Performance Silicon–Gate CMOS The MC74HC595A consists of an 8–bit shift register and an 8–bit D–type latch with three–state parallel outputs. The shift register accepts serial data and provides a serial output. The shift register also provides parallel data to the 8–bit latch. The shift register and latch have independent clock inputs. This device also has an asynchronous reset for the shift register. The HC595A directly interfaces with the SPI serial data port on CMOS MPUs and MCUs.

Output Drive Capability: 15 LSTTL Loads
Outputs Directly Interface to CMOS, NMOS, and TTL
Operating V oltage Range: 2.0 to 6.0 V
Low Input Current: 1.0 µA
High Noise Immunity Characteristic of CMOS Devices
In Compliance with the Requirements Defined by JEDEC Standard No. 7A
Chip Complexity: 328 FETs or 82 Equivalent Gates
Improvements over HC595 — Improved Propagation Delays — 50% Lower Quiescent Power — Improved Input Noise and Latchup Immunity LOGIC DIAGRAM SERIAL DATA INPUT SHIFT CLOCK RESET LATCH CLOCK OUTPUT ENABLE SHIFT REGISTER LATCH QA QB QC QD QE QF QG QH SQH A VCC = PIN 16 GND = PIN 8 PARALLEL DATA OUTPUTS SERIAL DATA OUTPUT SO–16 D SUFFIX CASE 751B http://onsemi.com TSSOP–16 DT SUFFIX CASE 948F PDIP–16 N SUFFIX CASE 648 MARKING DIAGRAMS MC74HC595AN AWLYYWW HC595A AWLYWW A = Assembly Location WL = Wafer Lot YY = Year WW = Work Week HC 595A ALYW Device Package Shipping

ORDERING INFORMATION

MC74HC595AN PDIP–16 2000 / Box MC74HC595AD SOIC–16 48 / Rail MC74HC595ADR2 SOIC–16 2500 / Reel MC74HC595ADT TSSOP–16 96 / Rail MC74HC595ADTR2 TSSOP–16 2500 / Reel PIN ASSIGNMENT 125 LATCH CLOCK OUTPUT ENABLE A QA VCC SQH RESET SHIFT CLOCK QE QD QC QB GND QH QG QF

http://onsemi.com ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ MAXIMUM RATINGS* ÎÎÎÎ ÎÎÎÎ Symbol ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Parameter ÎÎÎÎÎ ÎÎÎÎÎ Value ÎÎÎ ÎÎÎ Unit ÎÎÎÎ ÎÎÎÎ VCC ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ DC Supply Voltage (Referenced to GND) ÎÎÎÎÎ ÎÎÎÎÎ – 0.5 to + 7.0 ÎÎÎ ÎÎÎ V ÎÎÎÎ ÎÎÎÎ Vin ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ DC Input Voltage (Referenced to GND) ÎÎÎÎÎ ÎÎÎÎÎ – 0.5 to VCC + 0.5 ÎÎÎ ÎÎÎ V ÎÎÎÎ ÎÎÎÎ Vout ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ DC Output Voltage (Referenced to GND) ÎÎÎÎÎ ÎÎÎÎÎ – 0.5 to VCC + 0.5 ÎÎÎ ÎÎÎ V ÎÎÎÎ ÎÎÎÎ Iin ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ DC Input Current, per Pin ÎÎÎÎÎ ÎÎÎÎÎ ± 20 ÎÎÎ ÎÎÎ mA ÎÎÎÎ ÎÎÎÎ Iout ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ DC Output Current, per Pin ÎÎÎÎÎ ÎÎÎÎÎ ± 35 ÎÎÎ ÎÎÎ mA ÎÎÎÎ ÎÎÎÎ ICC ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ DC Supply Current, VCC and GND Pins ÎÎÎÎÎ ÎÎÎÎÎ ± 75 ÎÎÎ ÎÎÎ mA ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ PD ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Power Dissipation in Still Air, Plastic DIP† ÎÎÎÎÎ Î ÎÎÎ Î ÎÎÎÎÎ 750 500 450 ÎÎÎ Î Î Î ÎÎÎ mW ÎÎÎÎ ÎÎÎÎ Tstg ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Storage Temperature ÎÎÎÎÎ ÎÎÎÎÎ – 65 to + 150 ÎÎÎ ÎÎÎ /C0095C ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ TL ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Lead Temperature, 1 mm from Case for 10 Seconds (Plastic DIP, SOIC or TSSOP Package) ÎÎÎÎÎ Î ÎÎÎ Î ÎÎÎÎÎ 260 ÎÎÎ Î Î Î ÎÎÎ /C0095C *Maximum Ratings are those values beyond which damage to the device may occur. Functional operation should be restricted to the Recommended Operating Conditions. †Derating — Plastic DIP: – 10 mW//C0095C from 65/C0095 to 125/C0095C For high frequency or heavy load considerations, see Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book (DL129/D). RECOMMENDED OPERATING CONDITIONS ÎÎÎÎ ÎÎÎÎ Symbol ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Parameter ÎÎÎ ÎÎÎ Min ÎÎ ÎÎ Max ÎÎÎ ÎÎÎ Unit ÎÎÎÎ ÎÎÎÎ VCC ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ DC Supply Voltage (Referenced to GND) ÎÎÎ ÎÎÎ 2.0 ÎÎ ÎÎ 6.0 ÎÎÎ ÎÎÎ V ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ Vin, Vout ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ DC Input Voltage, Output Voltage (Referenced to GND) ÎÎÎ Î Î Î ÎÎÎ ÎÎ ÎÎ ÎÎ VCC ÎÎÎ Î Î Î ÎÎÎ V ÎÎÎÎ ÎÎÎÎ TA ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Operating Temperature, All Package Types ÎÎÎ ÎÎÎ – 55 ÎÎ ÎÎ + 125 ÎÎÎ ÎÎÎ /C0095C ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ tr, tf ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Input Rise and Fall Time V CC = 2.0 V (Figure 1) V CC = 4.5 V VCC = 6.0 V ÎÎÎ Î Î Î ÎÎÎ ÎÎ ÎÎ ÎÎ 1000 500 400 ÎÎÎ Î Î Î ÎÎÎ ns DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND) ÎÎÎÎ ÎÎÎÎ ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ ÎÎÎÎ ÎÎÎÎ ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Guaranteed Limit ÎÎÎ ÎÎÎ ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ Symbol ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Parameter ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Test Conditions ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ VCC V ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ – 55 to 25/C0095C ÎÎÎ Î Î Î ÎÎÎ /C0118 85/C0095C ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ /C0118 125/C0095C ÎÎÎ Î Î Î ÎÎÎ Unit ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ VIH ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Minimum High–Level Input Voltage ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Vout = 0.1 V or VCC – 0.1 V |Iout| /C0118 20 µA ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 1.5 2.1 3.15 4.2 ÎÎÎ Î Î Î Î Î Î ÎÎÎ 1.5 2.1 3.15 4.2 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 1.5 2.1 3.15 4.2 ÎÎÎ Î Î Î Î Î Î ÎÎÎ V ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ VIL ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Maximum Low–Level Input Voltage ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Vout = 0.1 V or VCC – 0.1 V |Iout| /C0118 20 µA ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 0.5 0.9 1.35 1.8 ÎÎÎ Î Î Î Î Î Î ÎÎÎ 0.5 0.9 1.35 1.8 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 0.5 0.9 1.35 1.8 ÎÎÎ Î Î Î Î Î Î ÎÎÎ V ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ VOH ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Minimum High–Level Output Voltage, QA – QH ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Vin = VIH or VIL |Iout| /C0118 20 µA ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 2.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 1.9 4.4 5.9 ÎÎÎ Î Î Î ÎÎÎ 1.9 4.4 5.9 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 1.9 4.4 5.9 ÎÎÎ Î Î Î ÎÎÎ V ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Vin = VIH or VIL |Iout| /C0118 2.4 mA |Iout| /C0118 6.0 mA |Iout| /C0118 7.8 mA ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 2.48 3.98 5.48 ÎÎÎ Î Î Î ÎÎÎ 2.34 3.84 5.34 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 2.2 3.7 5.2 ÎÎÎ Î Î Î ÎÎÎ ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ VOL ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Maximum Low–Level Output Voltage, QA – QH ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Vin = VIH or VIL |Iout| /C0118 20 µA ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 0.1 0.1 0.1 ÎÎÎ Î Î Î Î Î Î ÎÎÎ 0.1 0.1 0.1 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 0.1 0.1 0.1 ÎÎÎ Î Î Î Î Î Î ÎÎÎ V ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Vin = VIH or VIL |Iout| /C0118 2.4 mA |Iout| /C0118 6.0 mA |Iout| /C0118 7.8 mA ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 0.26 0.26 0.26 ÎÎÎ Î Î Î ÎÎÎ 0.33 0.33 0.33 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 0.4 0.4 0.4 ÎÎÎ Î Î Î ÎÎÎ This device contains protection circuitry to guard against damage due to high static voltages or electric fields. However, precautions must be taken to avoid applications of any voltage higher than maximum rated voltages to this high–impedance cir- cuit. For proper operation, Vin and Vout should be constrained to the range GND /C0118 (Vin or Vout) /C0118 VCC . Unused inputs must always be tied to an appropriate logic voltage level (e.g., either GND or VCC ). Unused outputs must be left open.

http://onsemi.com DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND) ÎÎÎ ÎÎÎ Unit ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Guaranteed Limit ÎÎÎÎ ÎÎÎÎ VCC V ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Test Conditions ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Parameter ÎÎÎÎ ÎÎÎÎ Symbol ÎÎÎ ÎÎÎ Unit ÎÎÎÎ ÎÎÎÎ /C0118 125/C0095C ÎÎÎ ÎÎÎ /C0118 85/C0095C ÎÎÎÎ ÎÎÎÎ – 55 to 25/C0095C ÎÎÎÎ ÎÎÎÎ VCC V ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Test Conditions ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Parameter ÎÎÎÎ ÎÎÎÎ Symbol ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ VOH ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Minimum High–Level Output Voltage, SQH ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Vin = VIH or VIL IIoutI /C0118 20 µA ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 1.9 4.4 5.9 ÎÎÎ Î Î Î Î Î Î ÎÎÎ 1.9 4.4 5.9 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 1.9 4.4 5.9 ÎÎÎ Î Î Î Î Î Î ÎÎÎ V ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Vin = VIH or VIL |Iout| /C0118 2.4 mA IIoutI /C0118 4.0 mA II outI/C0118 5.2 mA ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 2.98 3.98 5.48 ÎÎÎ Î Î Î ÎÎÎ 2.34 3.84 5.34 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 2.2 3.7 5.2 ÎÎÎ Î Î Î ÎÎÎ ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ VOL ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Maximum Low–Level Output Voltage, SQH ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Vin = VIH or VIL IIoutI /C0118 20 µA ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 2.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 0.1 0.1 0.1 ÎÎÎ Î Î Î ÎÎÎ 0.1 0.1 0.1 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 0.1 0.1 0.1 ÎÎÎ Î Î Î ÎÎÎ V ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Vin = VIH or VIL |Iout| /C0118 2.4 mA IIoutI /C0118 4.0 mA II outI/C0118 5.2 mA ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 0.26 0.26 0.26 ÎÎÎ Î Î Î ÎÎÎ 0.33 0.33 0.33 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 0.4 0.4 0.4 ÎÎÎ Î Î Î ÎÎÎ ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ Iin ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Maximum Input Leakage Current ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Vin = VCC or GND ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 6.0 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ ± 0.1 ÎÎÎ Î Î Î ÎÎÎ ± 1.0 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ ± 1.0 ÎÎÎ Î Î Î ÎÎÎ µA ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ IOZ ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Maximum Three–State Leakage Current, QA – QH ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Output in High–Impedance State Vin = VIL or VIH Vout = VCC or GND ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 6.0 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ ± 0.5 ÎÎÎ Î Î Î ÎÎÎ ± 5.0 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ ± 10 ÎÎÎ Î Î Î ÎÎÎ µA ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ ICC ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Maximum Quiescent Supply Current (per Package) ÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎ Vin = VCC or GND lout = 0 µA ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 6.0 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 4.0 ÎÎÎ Î Î Î ÎÎÎ ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 160 ÎÎÎ Î Î Î ÎÎÎ µA NOTE: Information on typical parametric values can be found in Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book (DL129/D). AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6.0 ns) ÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Guaranteed Limit ÎÎÎÎÎÎÎÎ Î ÎÎÎ Î ÎÎÎÎÎ Symbol ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Parameter ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ VCC V ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ – 55 to 25/C0095C ÎÎÎ Î Î Î ÎÎÎ /C0118 85/C0095C ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ /C0118 125/C0095C ÎÎÎ Î Î Î ÎÎÎ Unit ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î ÎÎÎÎÎ fmax ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Maximum Clock Frequency (50% Duty Cycle) (Figures 1 and 7) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 6.0 ÎÎÎ Î Î Î Î Î Î ÎÎÎ 4.8 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 4.0 8.0 ÎÎÎ Î Î Î Î Î Î ÎÎÎ MHz ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î tPLH , tPHL ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Maximum Propagation Delay, Shift Clock to SQH (Figures 1 and 7) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î 140 100 ÎÎÎ Î Î Î Î Î Î 175 125 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î 210 150 ÎÎÎ Î Î Î Î Î Î ns ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î ÎÎÎÎÎ tPHL ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Maximum Propagation Delay, Reset to SQH (Figures 2 and 7) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 145 100 ÎÎÎ Î Î Î Î Î Î ÎÎÎ 180 125 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 220 150 ÎÎÎ Î Î Î Î Î Î ÎÎÎ ns ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î ÎÎÎÎÎ tPLH , tPHL ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Maximum Propagation Delay, Latch Clock to QA – QH (Figures 3 and 7) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 140 100 ÎÎÎ Î Î Î Î Î Î ÎÎÎ 175 125 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 210 150 ÎÎÎ Î Î Î Î Î Î ÎÎÎ ns ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î ÎÎÎÎÎ tPLZ , tPHZ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Maximum Propagation Delay, Output Enable to QA – QH (Figures 4 and 8) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 150 100 ÎÎÎ Î Î Î Î Î Î ÎÎÎ 190 125 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 225 150 ÎÎÎ Î Î Î Î Î Î ÎÎÎ ns ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î ÎÎÎÎÎ tPZL , tPZH ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Maximum Propagation Delay, Output Enable to QA – QH (Figures 4 and 8) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 135 ÎÎÎ Î Î Î Î Î Î ÎÎÎ 170 110 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 205 130 ÎÎÎ Î Î Î Î Î Î ÎÎÎ ns ÎÎÎÎÎ Î ÎÎÎ Î ÎÎÎÎÎ tTLH , tTHL ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Maximum Output Transition Time, QA – QH (Figures 3 and 7) ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ ÎÎÎ Î Î Î ÎÎÎ ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ ÎÎÎ Î Î Î ÎÎÎ ns

http://onsemi.com AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6.0 ns) ÎÎÎ ÎÎÎ Unit ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Guaranteed Limit ÎÎÎÎ ÎÎÎÎ VCC V ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Parameter ÎÎÎÎÎ ÎÎÎÎÎ Symbol ÎÎÎ ÎÎÎ Unit ÎÎÎÎ ÎÎÎÎ /C0118 125/C0095C ÎÎÎ ÎÎÎ /C0118 85/C0095C ÎÎÎÎ ÎÎÎÎ – 55 to 25/C0095C ÎÎÎÎ ÎÎÎÎ VCC V ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Parameter ÎÎÎÎÎ ÎÎÎÎÎ Symbol ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î ÎÎÎÎÎ tTLH , tTHL ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Maximum Output Transition Time, SQH (Figures 1 and 7) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ ÎÎÎ Î Î Î Î Î Î ÎÎÎ ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 110 ÎÎÎ Î Î Î Î Î Î ÎÎÎ ns ÎÎÎÎÎ ÎÎÎÎÎ C in ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Maximum Input Capacitance ÎÎÎÎ ÎÎÎÎ ÎÎÎÎ ÎÎÎÎ ÎÎÎ ÎÎÎ ÎÎÎÎ ÎÎÎÎ ÎÎÎ ÎÎÎ pF ÎÎÎÎÎ ÎÎÎÎÎ C out ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Maximum Three–State Output Capacitance (Output in High–Impedance State), QA – QH ÎÎÎÎ ÎÎÎÎ ÎÎÎÎ ÎÎÎÎ ÎÎÎ ÎÎÎ ÎÎÎÎ ÎÎÎÎ ÎÎÎ ÎÎÎ pF NOTE: For propagation delays with loads other than 50 pF, and information on typical parametric values, see Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book (DL129/D). Typical @ 25°C, VCC = 5.0 V C PD Power Dissipation Capacitance (Per Package)* 300 pF * Used to determine the no–load dynamic power consumption: PD = CPD VCC 2f + ICC VCC . For load considerations, see Chapter 2 of the ON Semiconductor High–Speed CMOS Data Book (DL129/D). TIMING REQUIREMENTS (Input tr = tf = 6.0 ns) ÎÎÎÎÎ ÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎ ÎÎÎÎ ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ Guaranteed Limit ÎÎÎ ÎÎÎ ÎÎÎÎÎ Î ÎÎÎ Î ÎÎÎÎÎ Symbol ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Parameter ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ VCC V ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 25/C0095C to – 55/C0095C ÎÎÎ Î Î Î ÎÎÎ /C0118 85/C0095C ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ /C0118 125/C0095C ÎÎÎ Î Î Î ÎÎÎ Unit ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î ÎÎÎÎÎ tsu ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Minimum Setup Time, Serial Data Input A to Shift Clock (Figure 5) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 9.0 ÎÎÎ Î Î Î Î Î Î ÎÎÎ ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ ÎÎÎ Î Î Î Î Î Î ÎÎÎ ns ÎÎÎÎÎ Î ÎÎÎ Î ÎÎÎÎÎ tsu ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Minimum Setup Time, Shift Clock to Latch Clock (Figure 6) ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ ÎÎÎ Î Î Î ÎÎÎ ÎÎÎÎ Î ÎÎ Î ÎÎÎÎ 110 ÎÎÎ Î Î Î ÎÎÎ ns ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î ÎÎÎÎÎ th ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Minimum Hold Time, Shift Clock to Serial Data Input A (Figure 5) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 5.0 5.0 5.0 5.0 ÎÎÎ Î Î Î Î Î Î ÎÎÎ 5.0 5.0 5.0 5.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 5.0 5.0 5.0 5.0 ÎÎÎ Î Î Î Î Î Î ÎÎÎ ns ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î ÎÎÎÎÎ trec ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Minimum Recovery Time, Reset Inactive to Shift Clock (Figure 2) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 9.0 ÎÎÎ Î Î Î Î Î Î ÎÎÎ ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ ÎÎÎ Î Î Î Î Î Î ÎÎÎ ns ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î ÎÎÎÎÎ tw ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Minimum Pulse Width, Reset (Figure 2) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ ÎÎÎ Î Î Î Î Î Î ÎÎÎ ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ ÎÎÎ Î Î Î Î Î Î ÎÎÎ ns ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î ÎÎÎÎÎ tw ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Minimum Pulse Width, Shift Clock (Figure 1) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 9.0 ÎÎÎ Î Î Î Î Î Î ÎÎÎ ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ ÎÎÎ Î Î Î Î Î Î ÎÎÎ ns ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î ÎÎÎÎÎ tw ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Minimum Pulse Width, Latch Clock (Figure 6) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 9.0 ÎÎÎ Î Î Î Î Î Î ÎÎÎ ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ ÎÎÎ Î Î Î Î Î Î ÎÎÎ ns ÎÎÎÎÎ Î ÎÎÎ Î Î ÎÎÎ Î ÎÎÎÎÎ tr, tf ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Maximum Input Rise and Fall Times (Figure 1) ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 2.0 3.0 4.5 6.0 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 1000 800 500 400 ÎÎÎ Î Î Î Î Î Î ÎÎÎ 1000 800 500 400 ÎÎÎÎ Î ÎÎ Î Î ÎÎ Î ÎÎÎÎ 1000 800 500 400 ÎÎÎ Î Î Î Î Î Î ÎÎÎ ns

http://onsemi.com FUNCTION TABLE Inputs Resulting Function Operation Reset Serial Input A Shift Clock Latch Clock Output Enable Shift Register

Q A – QH Reset shift register L X X L, H, ↓ L L U L U Shift data into shift register H D ↑ L, H, ↓ L D SR A; SR N SR N+1 U SR G SR H U Shift register remains unchanged H X L, H, ↓ L, H, ↓ L U U U U Transfer shift register contents to latch register H X L, H, ↓ ↑ L U SR N LR N U SR N Latch register remains unchanged X X X L, H, ↓ L * U * U Enable parallel outputsX X X X L * ** * Enabled Force outputs into high impedance state X X X X H * ** * Z SR = shift register contents D = data (L, H) logic level↑ = Low–to–High * = depends on Reset and Shift Clock inputs LR = latch register contents U = remains unchanged ↓ = High–to–Low ** = depends on Latch Clock input PIN DESCRIPTIONS INPUTS A (Pin 14) Serial Data Input. The data on this pin is shifted into the 8–bit serial shift register. CONTROL INPUTS Shift Clock (Pin 11) Shift Register Clock Input. A low– to–high transition on this input causes the data at the Serial Input pin to be shifted into the 8–bit shift register. Reset (Pin 10) Active–low, Asynchronous, Shift Register Reset Input. A low on this pin resets the shift register portion of this device only. The 8–bit latch is not affected. Latch Clock (Pin 12) Storage Latch Clock Input. A low–to–high transition on this input latches the shift register data. Output Enable (Pin 13) Active–low Output Enable. A low on this input allows the data from the latches to be presented at the outputs. A high on this input forces the outputs (QA –Q H ) into the high–impedance state. The serial output is not affected by this control unit. OUTPUTS Noninverted, 3–state, latch outputs. SQ H (Pin 9) Noninverted, Serial Data Output. This is the output of the eighth stage of the 8–bit shift register. This output does not have three–state capability.

http://onsemi.com D R Q SRA DQ LRA D Q SRB DQ LRB R D Q SRC DQ LRC R D Q SRD DQ LRD R D Q SRE DQ LRE R D Q SRF DQ LRF R D Q SRG DQ LRG R D Q SRH DQ LRH R EXPANDED LOGIC DIAGRAM OUTPUT ENABLE LATCH CLOCK SERIAL DATA INPUT A SHIFT CLOCK RESET QA QB QC QD QE QF QG QH SERIAL DATA OUTPUT SQH PARALLEL DATA OUTPUTS

http://onsemi.com TIMING DIAGRAM SHIFT CLOCK SERIAL DATA INPUT A RESET LATCH CLOCK OUTPUT ENABLE QA QB QC QD QE QF QG QH SERIAL DATA OUTPUT SQH NOTE: implies that the output is in a high–impedance state.

http://onsemi.com PACKAGE DIMENSIONS PDIP–16 N SUFFIX CASE 648–08 ISSUE R MIN MIN MAX MAX INCHES MILLIMETERS DIM A B C D F G H J K L M S 18.80 6.35 3.69 0.39 1.02 0.21 2.80 7.50 0.51 19.55 6.85 4.44 0.53 1.77 0.38 3.30 7.74 10° 1.01 0.740 0.250 0.145 0.015 0.040 0.008 0.110 0.295 0.020 0.770 0.270 0.175 0.021 0.070 0.015 0.130 0.305 10° 0.040 NOTES: 1. DIMENSIONING AND TOLERANCING PER ANSI Y14.5M, 1982. 2. CONTROLLING DIMENSION: INCH. 3. DIMENSION L TO CENTER OF LEADS WHEN FORMED PARALLEL. 4. DIMENSION B DOES NOT INCLUDE MOLD FLASH. 5. ROUNDED CORNERS OPTIONAL.

2.54 BSC

1.27 BSC

0.100 BSC

0.050 BSC

B 916 F H G D 16 PL S C SEATING PLANE K J M L TA0.25 (0.010) M M 0.25 (0.010) T B AM S S MIN MIN MAX MAX MILLIMETERS INCHES DIM A B C D F G J K M P R 9.80 3.80 1.35 0.35 0.40 0.19 0.10 5.80 0.25 10.00 4.00 1.75 0.49 1.25 0.25 0.25 6.20 0.50 0.386 0.150 0.054 0.014 0.016 0.008 0.004 0.229 0.010 0.393 0.157 0.068 0.019 0.049 0.009 0.009 0.244 0.019 1.27 BSC 0.050 BSC NOTES: 1. DIMENSIONING AND TOLERANCING PER ANSI Y14.5M, 1982. 2. CONTROLLING DIMENSION: MILLIMETER. 3. DIMENSIONS A AND B DO NOT INCLUDE MOLD PROTRUSION. 4. MAXIMUM MOLD PROTRUSION 0.15 (0.006) PER SIDE. 5. DIMENSION D DOES NOT INCLUDE DAMBAR PROTRUSION. ALLOWABLE DAMBAR PROTRUSION SHALL BE 0.127 (0.005) TOTAL IN EXCESS OF THE D DIMENSION AT MAXIMUM MATERIAL CONDITION. 1 8 916 D 16 PL K C G –SEATING PLANE R X 45° M J F P 8 PL 0.25 (0.010) BM M SOIC–16 D SUFFIX CASE 751B–05 ISSUE J

http://onsemi.com PACKAGE DIMENSIONS TSSOP–16 DT SUFFIX CASE 948F–01 ISSUE O ÇÇÇ ÇÇÇ DIM MIN MAX MIN MAX INCHESMILLIMETERS A 4.90 5.10 0.193 0.200 B 4.30 4.50 0.169 0.177 D 0.05 0.15 0.002 0.006 F 0.50 0.75 0.020 0.030 G 0.65 BSC 0.026 BSC H 0.18 0.28 0.007 0.011 J 0.09 0.20 0.004 0.008 J1 0.09 0.16 0.004 0.006 K 0.19 0.30 0.007 0.012 K1 0.19 0.25 0.007 0.010 L 6.40 BSC 0.252 BSC M 0 8 0 8 NOTES: 1. DIMENSIONING AND TOLERANCING PER ANSI Y14.5M, 1982. 2. CONTROLLING DIMENSION: MILLIMETER. 3. DIMENSION A DOES NOT INCLUDE MOLD FLASH. PROTRUSIONS OR GATE BURRS. MOLD FLASH OR GATE BURRS SHALL NOT EXCEED 0.15 (0.006) PER SIDE. 4. DIMENSION B DOES NOT INCLUDE INTERLEAD FLASH OR PROTRUSION. INTERLEAD FLASH OR PROTRUSION SHALL NOT EXCEED 0.25 (0.010) PER SIDE. 5. DIMENSION K DOES NOT INCLUDE DAMBAR PROTRUSION. ALLOWABLE DAMBAR PROTRUSION SHALL BE 0.08 (0.003) TOTAL IN EXCESS OF THE K DIMENSION AT MAXIMUM MATERIAL CONDITION. 6. TERMINAL NUMBERS ARE SHOWN FOR REFERENCE ONLY. 7. DIMENSION A AND B ARE TO BE DETERMINED AT DATUM PLANE –W–. /C0095/C0095/C0095/C0095 SECTION N–N SEATING PLANE IDENT. PIN 1 1 8 16 9 DETAIL E J B C D A K H G ÉÉÉ ÉÉÉ DETAIL E F M L 2X L/2 –U– SU0.15 (0.006) T SU0.15 (0.006) T SUM0.10 (0.004) V ST 0.10 (0.004) –T– –V– –W– 0.25 (0.010) 16X REFK N N

http://onsemi.com Notes

http://onsemi.com ON Semiconductor and are trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changes without further notice to any products herein. SCILLC makes no warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does SCILLC assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation special, consequential or incidental damages. “Typical” parameters which may be provided in SCILLC data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including “Typicals” must be validated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rights nor the rights of others. SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applications intended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury or death may occur. Should Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and hold SCILLC and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claim alleges that SCILLC was negligent regarding the design or manufacture of the part. SCILLC is an Equal Opportunity/Affirmative Action Employer. PUBLICATION ORDERING INFORMATION CENTRAL/SOUTH AMERICA: Spanish Phone: 303–308–7143 (Mon–Fri 8:00am to 5:00pm MST) Email: ONlit–spanish@hibbertco.com ASIA/PACIFIC: LDC for ON Semiconductor – Asia Support Phone : 303–675–2121 (Tue–Fri 9:00am to 1:00pm, Hong Kong Time) Toll Free from Hong Kong & Singapore: 001–800–4422–3781 Email: ONlit–asia@hibbertco.com JAPAN : ON Semiconductor, Japan Customer Focus Center 4–32–1 Nishi–Gotanda, Shinagawa–ku, Tokyo, Japan 141–8549 Phone : 81–3–5740–2745 Email: r14525@onsemi.com ON Semiconductor Website: http://onsemi.com For additional information, please contact your local Sales Representative. MC74HC595A/D NORTH AMERICA Literature Fulfillment: Literature Distribution Center for ON Semiconductor P.O. Box 5163, Denver, Colorado 80217 USA Phone : 303–675–2175 or 800–344–3860 Toll Free USA/Canada Fax: 303–675–2176 or 800–344–3867 Toll Free USA/Canada Email: ONlit@hibbertco.com Fax Response Line: 303–675–2167 or 800–344–3810 Toll Free USA/Canada N. American Technical Support: 800–282–9855 Toll Free USA/Canada EUROPE: LDC for ON Semiconductor – European Support German Phone : (+1) 303–308–7140 (M–F 1:00pm to 5:00pm Munich Time) Email: ONlit–german@hibbertco.com French Phone : (+1) 303–308–7141 (M–F 1:00pm to 5:00pm Toulouse Time) Email: ONlit–french@hibbertco.com English Phone: (+1) 303–308–7142 (M–F 12:00pm to 5:00pm UK Time) Email: ONlit@hibbertco.com EUROPEAN TOLL–FREE ACCESS*: 00–800–4422–3781 *Available from Germany, France, Italy, England, Ireland

Summary

8-Bit Serial-Input/Serial or Parallel-Output Shift Register with Latched 3-State Outputs March, 2000 ??Rev. 8

Description

8-Bit Serial-Input/Serial or Parallel-Output Shift Register with Latched 3-State Outputs March, 2000 ??Rev. 8

Source title 74HC595 Datasheet(PDF) - ON Semiconductor

Read 74HC595 online.